JPH10173180A - Mos型半導体装置及びその製造方法 - Google Patents
Mos型半導体装置及びその製造方法Info
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Abstract
高集積度MOS型半導体装置を得る。 【解決手段】 ゲート電極13が形成されたp型の半導
体基板11の上に酸化膜を被着させた後、半導体基板1
1にp型不純物を注入して、p+領域を形成する。次
に、酸化膜の上にBPSGからなるリフロー膜を形成
し、酸化膜とリフロー膜とを異方性エッチングして、ゲ
ート電極13の側壁側に所定のプロファイルを有するス
ペーサ15を形成し、n型不純物をイオン注入する。ス
ペーサ15下においては、スペーサ15の厚さに対応し
た不純物プロファイルが得られ、p型不純物が注入され
た領域のうち、n型不純物が到達しない領域が残されて
p+ポケット領域16aが形成される。このp+ポケット
領域16aは、ソース領域14、ドレイン領域14から
ゲート電極13直下への空乏層の張出しを抑える。
Description
y Doped Drain)構造のソース・ドレインを有するMO
S型半導体装置及びその製造方法に関する。
伴って、MOSFETにおいては、ゲート長(チャネル
長)の短縮化が求められている。ところが、チャネル長
を短くして行くと、チャネル領域での電界強度が増加
し、ドレイン近傍でホットエレクトロンが生じ、これが
ゲート酸化膜中にトラップされたりする結果、しきい電
圧の変動等の特性劣化を引き起こす。また、チャネル長
の短縮化によって、ドレインとソースからの空乏層がゲ
ート直下に張り出して、チャネル部の電位障壁が下がる
結果、しきい電圧が下がり、ドレイン−ソース耐圧が悪
化する。こうしたホットエレクトロンの問題を含めたチ
ャネル長の短縮化に伴う種々の不都合な効果(以下一括
して、短チャネル効果という)を抑制するために、セル
フアラインポケットイオン注入(Self-aligned Pocket
Implantation)技術を用いて製造されたLDD構造のM
OSFETが提案されている。これは、ソース・ドレイ
ン−チャネル界面での電界強度を緩和し、かつ、耐圧を
向上させるために、ゲート近傍の低濃度不純物領域とこ
れに隣接する高濃度不純物領域とから構成されたソース
・ドレイン領域に接するゲート近傍の領域に選択的にイ
オン注入を行い、p型(又はn型)の不純物領域(ポケ
ット領域)を形成する技術である。
るには、図5(a)に示すように、まず、p型の半導体
基板101上にゲート酸化膜102を形成し、さらにこ
の上にポリシリコンからなるパターンニングされたゲー
ト電極103を形成する。次に、イオン注入法を用い
て、ゲート電極103をマスクとして、n型不純物イオ
ンによって、半導体基板101表面近傍の領域にn-領
域104を、p型不純物イオンによって、n-領域10
4の下側にp+領域105を形成する。次に、同図
(b)に示すように、CVDによってゲート電極103
及び露出しているゲート酸化膜102の上からシリコン
酸化膜を堆積させ、この後、ドライエッチング法によっ
て異方性エッチングしてゲート電極103の側壁側にス
ペーサ106を形成する。次に、このスペーサ106と
ゲート電極103とをマスクとして、イオン注入法を用
いて、n型不純物を注入して、半導体基板101表面近
傍の領域にn+領域107、n領域108を形成する。
ここで、p+領域105のうち、n-領域104下の領域
が、ドレイン・ソース領域からの空乏層の張り出しを抑
え、しきい電圧の降下を抑制する。
-領域104は、同一のマスクを用いてn型不純物及び
p型不純物が注入されることによって形成されるため
に、スペーサ106下のn-領域104の不純物濃度を
最適に制御することが困難であり、かつ、安定性も悪い
という欠点がある。また、n領域108下のp+領域1
05付近においては、n型不純物濃度とp型不純物濃度
との間の差が大きいため、この部分における耐圧やリー
ク特性が悪化するという問題点がある。
て、特開平6−326123号公報の半導体装置の製造
方法が提案されている。同公報記載の製造技術では、ま
ず、図6(a)に示すように、半導体基板201上に、
ゲート酸化膜202を形成し、この上にポリシリコン膜
203aとシリコン酸化膜203bとからなるパターン
ニングされたゲート電極203を形成する。次に、イオ
ン注入法を用いて、ゲート電極203をマスクとして、
n型不純物イオンによって、半導体基板201表面近傍
の領域にn-低濃度不純物領域204を形成する。この
際、LATI(Large Angle Tilt Implantation)技術
により、n-低濃度不純物領域204をゲート電極20
3にオーバラップさせる。
によってゲート電極203及び露出しているゲート酸化
膜202の上からシリコン酸化膜を堆積させ、この後、
ドライエッチング法によって異方性エッチングしてゲー
ト電極203の側壁側にスペーサ205を形成する。次
に、このスペーサ205とゲート電極203とをマスク
として、イオン注入法を用いて、半導体基板201表面
近傍の領域にn+高濃度不純物領域206を形成する。
さらに、図7(c)に示すように、CVD法によってポ
リシリコンを堆積させた後、ドライエッチング法によっ
てエッチバックすることにより、ソースドレイン領域の
形成部にのみ残存させてポリシリコン膜207を形成す
る。次に、同図(d)に示すように、スペーサ205を
選択的に除去し、この除去された箇所の直下の半導体基
板201表面近傍にのみp型不純物イオンを注入して、
p+ポケット領域208を形成する。このようにして、
p+ポケット領域208が必要な箇所のみに設けられた
LDD構造のMOSFETを得ることができる。ここ
で、同図中のn-低濃度不純物領域204のp+ポケット
領域208の真上の領域の不純物濃度は、最初に注入さ
れるn型不純物イオンによる不純物濃度とp+ポケット
領域208の形成時に注入されるp型不純物イオンによ
る不純物濃度との差によって容易に設定できる。また、
n+高濃度不純物領域206の底部の領域において、耐
圧やリーク特性がp+ポケット領域208によって悪化
することはない。
報記載のMOS型半導体装置の製造方法では、ゲート電
極203が多層構造であり、かつ、高さが必要であるた
めに、そのパターニングが困難であるという欠点があ
る。また、ポリシリコン膜207の形成及び除去の際の
制御が困難であり、かつ、スペーサ205を選択的に除
去する際に、ゲート電極203等の形状に影響を与えて
しまう。それ故、製造工程が複雑になってコストが嵩む
上に歩留まりが悪くなって信頼性が低下してしまうとい
う問題点がある。
もので、短チャネル効果を確実に抑え、信頼性の高いM
OS型半導体装置及びその製造方法を得ることを目的と
している。
に、請求項1記載の発明は、半導体基板上にゲート酸化
膜を介してゲート電極が設けられ、該ゲート電極の左右
の上記半導体基板中にソース及びドレインとしての不純
物ドープト領域が設けられてなるMOS型半導体装置の
製造方法に係り、第1導電型の半導体基板表面に予め形
成された上記ゲート酸化膜を介して上記ゲート電極を形
成する第1の工程と、上記ゲート電極の形成された上記
半導体基板の表面に第1の絶縁膜を被着する第2の工程
と、上記ゲート電極と、該ゲート電極の側壁に被着した
上記第1の絶縁膜とを自己整合性マスクとして、上記半
導体基板中に第1導電型の不純物をイオン注入する第3
の工程と、上記第1の絶縁膜上に第2の絶縁膜を被着す
る第4の工程と、上記第2及び第1の絶縁膜のうち、少
なくとも第2の絶縁膜を異方性エッチングして、上記ゲ
ート電極の側壁に、所定のプロファイルを有する絶縁膜
のスペーサを形成する第5の工程と、上記ゲート電極
と、該ゲート電極の側壁に形成された上記スペーサとを
自己整合性マスクとして、上記半導体基板中に第2導電
型の不純物イオンを注入する第6の工程とを含んでなる
ことを特徴としている。
載のMOS型半導体装置の製造方法に係り、上記第6の
工程の後に、上記ゲート電極と、該ゲート電極の側壁に
形成された上記スペーサとマスクとして、上記半導体基
板中に第2導電型の不純物をイオン注入する第7の工程
が付加されることを特徴としている。
は2記載のMOS型半導体装置の製造方法に係り、上記
第4の工程において、上記第2の絶縁膜として二酸化シ
リコンとリンガラスとボロンガラスとからなる混合物を
用い、上記第4の工程と上記第5の工程との間に、上記
第2の絶縁膜を600以上900℃以下の温度でリフロ
ーする第8の工程が挿入されることを特徴としている。
は3記載のMOS型半導体装置の製造方法に係り、上記
第6の工程においてイオン注入される第2導電型の不純
物の上記半導体基板中における飛程距離が、上記第7の
工程においてイオン注入される第2導電型の不純物の当
該半導体基板中における飛程距離よりも大きく設定され
ることを特徴としている。
2,3又は4記載の製造方法により製造されるMOS型
半導体装置であって、上記第1導電型の不純物がイオン
注入されてなる上記半導体基板中の不純物ドープト領域
のうち、上記ゲート電極の側壁に形成された上記スペー
サ下の領域では、上記第2導電型の不純物のイオン注入
が到達していないポケット領域が設けられていることを
特徴としている。
載のMOS型半導体装置に係り、上記スペーサ下の領域
以外の領域では、上記第2導電型の不純物が、上記第1
導電型の不純物よりも深くイオン注入されている領域が
設けられていることを特徴としている。
膜をエッチングしてスペーサを形成する際に、スペーサ
のプロファイルを、半導体基板中の第2導電型の不純物
がイオン注入されることとなる領域のうち、スペーサ下
の領域において、所望のプロファイルが得られるよう
に、予め略対応させておき、上記スペーサ下の領域につ
いてはスペーサを貫通させて第2の不純物イオンを注入
するので、所望の位置に所望の濃度分布を持たせたポケ
ット領域を形成し、短チャネル効果を確実に抑制するこ
とができる。また、ポケット領域のみの条件を独立に制
御することができるので、不純物プロファイルを容易に
最適化できる。また、ポケット領域を形成することによ
って拡散層の耐圧やリーク特性の悪化が招くこともな
い。しかも、困難な工程を含まず、また、工程数も抑え
られているので、コストを低減させ、歩留まりも向上さ
せることができる。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第1実施例 図1は、この発明の第1実施例であるMOSFETの積
層構成を示す部分断面図、また、図2及び図3は、同M
OSFETの製造方法を工程順に説明するための部分断
面図である。この例のMOSFET1は、図1に示すよ
うに、p型の半導体基板11上にゲート酸化膜12を介
してゲート電極13が設けられ、半導体基板11中のゲ
ート電極13の両側には、n型のソース領域14、ドレ
イン領域14が対称に形成され、かつ、ゲート電極13
の側壁に設けられたスペーサ15下のソース領域14、
ドレイン領域14内に、電界強度を緩和するための低濃
度のn-領域A,Aを有し、n-領域A,A下には、ソー
ス領域14、ドレイン領域14からゲート電極13直下
への空乏層の張出しを抑えるためのp+ポケット領域1
6a,16aが形成されて短チャネル効果を抑制する構
造を備え、素子領域以外には素子分離領域17,17が
形成され、ゲート電極13等が形成された半導体基板1
1の上に、保護のためのパッシベーション膜18が被着
され、さらにアルミニウムの蒸着による配線層19が形
成されて概略構成されている。なお、このMOSFET
1は、動作状態ではゲート電極13下の半導体基板11
表面にnチャネルが形成される。
のMOSFET1の製造方法を工程順に説明する。ま
ず、図2(a)に示すように、p型の半導体基板11表
面にゲート酸化膜12を形成し、さらにこの上に、厚さ
が略150nmのポリシリコン層からなるパターンニン
グされたゲート電極13を形成する。次に、略30nm
の厚さの酸化膜20を減圧CVD法によって被着させ
る。次に、同図(b)に示すように、イオン注入法によ
って、半導体基板11の表面付近にp型不純物Bを注入
して、p+領域16を形成する。ここで、p型不純物B
としてボロンを、略5×1012cm-2のドーズ量で、略
10keVの加速エネルギでイオン注入する。なお、こ
のp+領域16は、ゲート電極13と、ゲート電極13
の側壁に形成された酸化膜20とによってマスクされて
イオン注入されて形成されるので、同図に示すように、
ゲート電極13直下の領域の外側にオフセットして形成
される。
によってBPSG(Borophpsho Sillicate Glass)を酸
化膜20の上に堆積させた後、略900℃の温度で軟化
させてリフローさせ、リフロー膜21を形成する。ここ
で、略900℃の温度で略20分間のアニールを窒素雰
囲気中で行う。この際、同図に示すように、p+領域1
6は熱拡散によってやや拡がる。次に、図3(d)に示
すように、酸化膜20とリフロー膜21とに対して、異
方性エッチング法を用いたエッチバックを施して、ゲー
ト電極13の側壁側に、ゲート電極13の厚さ以下の、
リフローによって形成されたリフロー膜21のリフロー
形状に対応したなだらかな傾斜面を有するスペーサ15
を形成する。ここで、スペーサ15の傾斜面の形状は、
後の工程でp型半導体基板11にn型不純物Cがイオン
注入されることとなる領域のうち、スペーサ15下にお
いて所望のプロファイルが得られるように略対応させて
おく。次に、同図(e)に示すように、イオン注入法に
よって、p型半導体基板11にn型不純物Cを注入し
て、n領域14a、n+領域14b,14c、p+ポケッ
ト領域16aを形成する。この際、n型不純物Cとして
砒素イオンを、略2×1013cm-2のドーズ量で、略4
0keVの加速エネルギでイオン注入する。これらドー
ズ量や加速エネルギのイオン注入条件は、例えば、n領
域14aのうちp+ポケット領域16aの真上の領域
(図1中、n-領域Aの部分)が所望のn型不純物濃度
となるように設定される。加速エネルギは、注入される
n型不純物Cがゲート電極13を貫通しない程度のエネ
ルギに設定される。
うち、スペーサ15下のプロファイル、スペーサ15の
プロファイル(傾斜面の形状)に略対応したなだらかな
面であるので、先の工程でp型不純物Bが注入された領
域のうちスペーサ15下の領域は、このまま残って上記
p+ポケット領域16aとなる。このp+ポケット領域1
6aは、短チャネル効果によってゲート電極13直下へ
ソースドレイン領域から張り出してくる空乏層を抑える
働きをする。また、同図中、n+領域14b(ソース・
ドレイン領域14の下部)において、n型不純物Cの飛
程距離は、p型不純物Bの飛程距離よりも長く設定され
ており、これによって、上記領域において所定の厚さを
有したn+領域14bが形成される。
ーション膜18が被着され、熱処理によって平坦化さ
れ、ソース・ドレイン領域14上の所定の箇所にコンタ
クトホールが開口され、さらに、アルミニウムの蒸着に
よって配線層19が形成されてMOSFETを得る。
ーサ15を形成する際に、スペーサ15のプロファイル
(傾斜面の形状)を、p型半導体基板11のn型不純物
Cが注入されることとなる領域のスペーサ15下のプロ
ファイル(境界面の形状)が所望のプロファイルとなる
ように予め略対応させておくことができるので、所望の
位置に所望の濃度分布を持たせたp+ポケット領域16
aを容易に形成し、短チャネル効果を確実に抑制するこ
とができる。また、p+ポケット領域16aのみの条件
を独立に制御することができるので、不純物プロファイ
ルを容易に最適化できる。また、ソース・ドレイン領域
14においては、深さ方向への不純物濃度は穏やかであ
るので、耐圧やリーク特性の悪化を招くこともない。し
かも、困難な工程を含まず、また、工程数も抑えられて
いるので、コストを低減させ、歩留まりも向上させるこ
とができる。
造方法を説明するための部分断面図である。この第2実
施例が上述の第1実施例と大きく異なるところは、p+
ポケット領域16aを形成した後に、さらにn型不純物
Dをイオン注入する工程を加えた点である。これ以外は
第1実施例と略同一であるのでその説明を簡略にする。
図4に示すように、図3(e)に示すp+ポケット領域
形成工程の後に、さらに、イオン注入法によって、p型
半導体基板11にn型不純物Dを注入して、n+領域1
4d,14eを形成する。ここで、n型不純物Dとして
砒素を、略1×1013cm-2のドーズ量で、略15ke
Vの加速エネルギでイオン注入する。この例では、上記
加速エネルギは、スペーサ15の高さの2分の1を貫通
しないエネルギに設定されているが、スペーサ15の下
方の領域の不純物プロファイル調整を目的として任意に
設定することが可能である。
た第1実施例と略同様の効果を得ることができる。加え
て、さらなるイオン注入を行うことによって、p+ポケ
ット領域16a以外のp型不純物Bが注入された領域に
おけるp型不純物Bの影響を低減させることができる。
また、p+ポケット領域16a以外のp型不純物Bが注
入された領域を完全に中和するようにイオン注入を行う
ことによって、最適な不純物プロファイルを得ることが
できる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、上述した
実施例では、リフロー膜として二酸化シリコンとリンガ
ラスとボロンガラスとからなるBPSGを用いたが、亜
鉛ガラスや砒素ガラス等であっても良い。また、nチャ
ネルMOSFETに限らずpチャネルMOSFETにつ
いても、導電型を反対にすることで上述したと同様の製
造方法によって得ることができる。
よれば、第1及び第2の絶縁膜をエッチングしてスペー
サを形成する際に、スペーサのプロファイルを、半導体
基板中の第2導電型の不純物がイオン注入されることと
なる領域のうち、スペーサ下の領域において、所望のプ
ロファイルが得られるように、予め略対応させておき、
上記スペーサ下の領域についてはスペーサを貫通させて
第2の不純物イオンを注入するので、所望の位置に所望
の濃度分布を持たせたポケット領域を形成し、短チャネ
ル効果を確実に抑制することができる。また、ポケット
領域のみの条件を独立に制御することができるので、不
純物プロファイルを容易に最適化できる。また、ポケッ
ト領域を形成することによって拡散層の耐圧やリーク特
性の悪化が招くこともない。しかも、困難な工程を含ま
ず、また、工程数も抑えられているので、コストを低減
させ、歩留まりも向上させることができる。
層構成を概略示す部分断面図である。
ための部分断面図である。
ための部分断面図である。
造方法を説明するための部分断面図である。
Claims (6)
- 【請求項1】 半導体基板上にゲート酸化膜を介してゲ
ート電極が設けられ、該ゲート電極の左右の前記半導体
基板中にソース及びドレインとしての不純物ドープト領
域が設けられてなるMOS型半導体装置を製造する方法
において、 第1導電型の半導体基板表面に予め形成された前記ゲー
ト酸化膜を介して前記ゲート電極を形成する第1の工程
と、 前記ゲート電極の形成された前記半導体基板の表面に第
1の絶縁膜を被着する第2の工程と、 前記ゲート電極と、該ゲート電極の側壁に被着した前記
第1の絶縁膜とを自己整合性マスクとして、前記半導体
基板中に第1導電型の不純物をイオン注入する第3の工
程と、 前記第1の絶縁膜上に第2の絶縁膜を被着する第4の工
程と、 前記第2及び第1の絶縁膜のうち、少なくとも第2の絶
縁膜を異方性エッチングして、前記ゲート電極の側壁
に、所定のプロファイルを有する絶縁膜のスペーサを形
成する第5の工程と、 前記ゲート電極と、該ゲート電極の側壁に形成された前
記スペーサとを自己整合性マスクとして、前記半導体基
板中に第2導電型の不純物イオンを注入する第6の工程
とを含んでなることを特徴とするMOS型半導体装置の
製造方法。 - 【請求項2】 前記第6の工程の後に、前記ゲート電極
と、該ゲート電極の側壁に形成された前記スペーサとマ
スクとして、前記半導体基板中に第2導電型の不純物を
イオン注入する第7の工程が付加されてなることを特徴
とする請求項1記載のMOS型半導体装置の製造方法。 - 【請求項3】 前記第4の工程において、前記第2の絶
縁膜として二酸化シリコンとリンガラスとボロンガラス
とからなる混合物を用い、前記第4の工程と前記第5の
工程との間に、前記第2の絶縁膜を600以上900℃
以下の温度でリフローする第8の工程が挿入されてなる
ことを特徴とする請求項1又は2記載のMOS型半導体
装置の製造方法。 - 【請求項4】 前記第6の工程においてイオン注入され
る第2導電型の不純物の前記半導体基板中における飛程
距離が、前記第7の工程においてイオン注入される第2
導電型の不純物の当該半導体基板中における飛程距離よ
りも大きく設定されていることを特徴とする請求項2又
は3記載のMOS型半導体装置の製造方法。 - 【請求項5】 請求項1,2,3又は4記載の製造方法
により製造されるMOS型半導体装置であって、 前記第1導電型の不純物がイオン注入されてなる前記半
導体基板中の不純物ドープト領域のうち、前記ゲート電
極の側壁に形成された前記スペーサ下の領域では、前記
第2導電型の不純物のイオン注入が到達していないポケ
ット領域が設けられていることを特徴とするMOS型半
導体装置。 - 【請求項6】 前記スペーサ下の領域以外の領域では、
前記第2導電型の不純物が、前記第1導電型の不純物よ
りも深くイオン注入されている領域が設けられているこ
とを特徴とする請求項5記載のMOS型半導体装置。
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