KR100270420B1 - 반도체장치를제조하는방법및상기방법에의해제조된반도체장치 - Google Patents

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Abstract

소스와 드레인으로서 작용하는 불순물 도핑된(doped) 영역을 갖는 반도체 장치를 제조하는 방법과 상기 방법의 응용에 의해서 얻어지는 반도체 장치가 기술되어 있다. 상기 방법에서 게이트 산화막(gate oxide)을 갖는 반도체 기판이 제공되고, 게이트 전극은 게이트 산화막 위에 형성된다. 게이트 전극과 제1 유전체막이 셀프-얼라인 마스크(self-aligning masks)로 작용하는 게이트 전극의 측벽(side-walls) 상에 형성되면서, 제1 유전체막은 반도체 기판 내부로 제1 도전형(conductive type)의 불순물 이온이 주입된 반도체 기판 위에 형성된다. 이때, 제1 유전체막 위에 제2 유전체막이 피착되고, 이방성 에칭(anisotropic etching)은 소정 프로파일을 갖는 게이트 전극 스페이서들(spacers)의 측벽 상에 형성시키기 위해 최소한 제2 유전체막 위에서 실시된다. 그 후, 게이트 전극과 스페이서들이 셀프-얼라인 마스크(self-aligning masks)로 작용하게 하면서, 제2 도전형의 불순물 이온들은 반도체 기판 내부로 주입된다.

Description

반도체 장치를 제조하는 방법 및 상기 방법에 의해 제조된 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURED BY SAME METHOD}
본 발명은 반도체를 제조하기 위한 방법에 관한 것으로서, 특히 저농도 도핑된 드레인(lightly doped drain, LDD) 구조의 소스(source)와 드레인(drain)을 갖는 금속 산화막 반도체(MOS) 장치를 제조하기 위한 새로운 방법에 관한 것이다. 또한, 본 발명은 상기 방법에 의해 제조된 반도체 장치 그 자체에 관한 것이다.
최근 MOS 메모리의 고집적화를 향한 증가된 요구에 기인하여, MOSFET 내의 게이트(gate) 길이 또는 채널(channel) 길이를 단축시키는 것이 요망되어왔다. 그러나, 채널 길이가 단축될 때, 채널 영역 내의 전계의 강도가 증가하여 드레인의 부근에 핫 전자들이 발생되는데, 핫 전자들은 게이트 산화막내에 포획되어 임계 전압의 변동 등 성능의 악화를 일으킬 수 있다. 더우기, 채널 길이의 단축에 기인해서, 드레인과 소스로부터 연장된 공핍(depletion)층들은 게이트 바로 아래 위치까지 도달하여 채널 영역 내의 전위 장벽(potential barrier)을 더 낮출 수 있다. 그 결과, 임계 전압이 감소되어 드레인-소스 내압(pressure resistance)을 악화시킬 수 있다. 채널 길이들의 단축에 수반되는 핫 전자에 의한 문제를 포함해서 이들 다양한 바람직하지 않은 현상(이후로는, 일괄해서 “쇼트 채널 효과들”라 한다)을 피하기 위해, 셀프-얼라인 포켓 기술(self-aligned pocket technique)에 의해 제조되는 LDD 구조의 MOSFET가 제안되어왔다. 상기 기술은 소스와 드레인 채널 경계면에 전계의 강도를 완화시키고 내압을 향상시키기 위하여, 소스와 드레인 영역들과 접촉하며, 저농도(low concentration)를 갖는 불순물의 영역과 그곳에 인접한 고농도를 갖는 불순물의 영역으로 구성되는 게이트 근처에 있는 영역들 내로 선택적으로 이온을 주입하여 p-형(또는 n-형)의 불순물 영역(포켓 영역들)을 형성하는 것이다.
예를 들어, n-채널 MOSFET를 제조하는 경우에, 게이트 산화막(102)은 첫번째로, p-형 반도체 기판(101)상에 피착되고, 그위에는 패터닝(patterning)을 갖는 폴리실리콘(polysilicon)의 게이트 전극(103)이 도 1(a)에 도시된 것 처럼 형성된다. 상기 과정 후에, 게이트 전극(103)이 마스크(mask)로서 작용하면서, n-형 불순물 이온들은 반도체 기판(101)의 표면에 인접한 영역에 n-영역들(104)을 한정하기 위해 반도체 기판(101) 내부로 주입되고, p-형 불순물 이온들은 n- 영역들(104) 하부의 p+ 영역들(105)을 한정하기 위해 반도체 기판(101) 내부로 주입된다.
그 직후에, 도 1(b)에 도시된 바와 같이, 화학 기상 성장(CVD; chemical vapor deposition) 공정에 의해 실리콘 산화막은 게이트 전극(103)과 노출된 게이트 산화막(102) 위에 피착된 다음, 게이트 전극(103)의 반대 측벽에 스페이서들(106)을 형성하기 위해 드라이 에칭 공정(dry etching process)에 의해 이방성 에칭이 실시된다. 상기 과정 후에, 상기 스페이서들(106)과 상기 게이트 전극(103)이 마스크들(masks)로 작용하면서 n-형 불순물을 주입함에 의해, n+영역들(107)과 n영역들(108)은 반도체 기판(101)의 표면에 인접한 영역에 형성된다. 이와 같이, 각각의 n-영역(104)의 아래의 영역에 있는 각 p+영역들(105)의 부분은 드레인과 소스영역의 공핍층이 연장되는 것을 방지하며, 그것에 의하여 임계 전압들의 강하를 억제한다.
그러나, 상기 공정에서 n-영역들(104)은 상기와 같은 마스크를 사용하는 n-형 불순물과 p-형 불순물의 주입에 의해 형성된다. 따라서, 스페이서들(106) 아래의 n-영역들(104) 내의 불순물 농도를 최적으로 제어하는 것은 곤란하므로, 그것의 안정도는 불량하다. 더군다나, 각각의 n영역(108) 아래의 각 p+영역 부근에서 n-형 불순물 농도와 p-형 불순물 농도 사이에 상당한 차이가 있어서 내압과 누설 특성(leakage performance)이 악화된다.
상기 문제들을 해결하기 위해, 일본 공개공보 제 6-326123호에서는 종래의 반도체 제조 방법에서의 개량을 제안하였다.
상기 공보에 기재된 제조 기술에서, 도 2(a)에 도시된 바와 같이, 게이트 산화막(202)은 반도체 기판(201) 위에 피착되고, 폴리실리콘막(203a; polysilicon film)과 실리콘 산화막(203b)을 포함하는 패터닝된(patterned) 게이트 전극(203)은 그 위에 형성된다. 그 직후에, 게이트 전극(203)이 마스크로서 작용하게 하면서, 반도체 기판(201)의 표면에 인접한 영역의 n- 저농도 불순물 영역들(204)을 한정하기 위해, n-형 불순물 이온들이 반도체 기판(201) 내부로 주입된다. 상기 주입 동안, 게이트 전극과 n-저농도 불순물 영역들(204)을 중첩시키기 위해 LATI(large angle tilt implantation)기술이 이용된다.
상기 과정 후에, 도 2(b)에 도시된 바와 같이, 실리콘 산화막은 CVD 공정에 의해 실리콘 산화막은 게이트 전극(203)과 노출된 게이트 산화막(202) 위에 피착되고, 이 때, 게이트 전극(203)의 반대 측벽에 스페이서들(205)을 제공하기 위해 이방성 에칭이 드라이 에칭 공정(dry etching process)에 의해 실시된다. 상기 과정 후에, 상기 스페이서들(205)과 상기 게이트 전극(203)이 마스크로 작동하게 하는 이온-주입법에 의해, n+고농도 불순물 영역들(206)은 반도체 기판(201)의 표면에 인접한 영역에 형성된다. 더우기, 도 2(c)에 도시된 바와 같이, 폴리실리콘이 CVD 공정에 의해 피착된 후에, 소스와 드레인이 형성된 영역에만 잔류하도록 폴리실리콘막(207)을 제한하기 위해 에칭이 드라이 에칭법에 의해 실시된다. 이 때, 도 2(d)에 도시된 바와 같이, 스페이서들(205)은 선택적으로 제거되고, p-형 불순물 이온들은 스페이서가 제거된 영역 바로 아래 영역들 내의 p+포켓 영역들(208)을 제한하기 위해 반도체 기판(201) 내로 주입된다.
이렇게 해서 단지 요구된 부분들에만 p+포켓 영역들(208)을 갖는 LDD 구조의 MOSFET를 얻을 수 있다. 상술한 과정에서, p+포켓 영역들(208) 바로 위의 n-저농도 불순물 영역들(204)을 위한 불순물 농도는 처음으로 주입되는 n-형 불순물 이온들의 불순물 농도와 p+포켓 영역들(208)의 형성시에 주입되는 p-형 불순물 이온들의 불순물 농도 사이의 차이로 쉽게 정해질 수 있다. 더우기, n+고농도 불순물 영역들(206)의 하단부에 위치한 영역들에 대한 내압과 누설 특성은 p+포켓 영역에 의해 악화되지 않을 것이다.
그러나, 상술한 MOS 장치의 제조법에서, 상기의 게이트 전극(203)은 상당한 높이를 요구하는 다층(multi-layered) 구조이다. 따라서, 그것의 패터닝은 곤란하다. 게다가, 상기 폴리실리콘막(207)의 형성과 제거를 제어하는 것은 곤란하고, 상기 스페이서들(205)을 선택적 제거할 때에, 게이트 전극(203) 등의 형태가 영향받는다. 그러므로, 제조 공정은 복잡하게 되고, 따라서 그 비용이 증가하며, 수율은 악화되고, 신뢰성이 저하된다.
그러므로, 본 발명의 목적은 불리한 쇼트 채널 효과(short channel effect)를 확실히 억제하는 반면에, 반도체 장치(특히, MOS 형)의 새롭고 신뢰성있는 제조 방법을 제공하는 것이다. 또한, 본 발명의 목적은 상기 방법의 응용에 의해 얻어지는 반도체 장치 그 자체에 있다.
본 발명의 첫번째 관점에 따르면, 소스와 드레인으로서 작용하는 불순물이 도핑된 영역들을 갖는 반도체 장치를 제조하기 위한 방법을 제공하는 데에 있는데, 이 방법은:
(a) 상부에 게이트 산화막을 갖는 제1 전도형의 반도체 기판을 제공하는 단계;
(b) 상기 게이트 산화막 위에 대향 측벽들을 갖는 게이트 전극을 형성하는 단계;
(c) 상기 게이트 전극을 포함하는 반도체 기판 위에 제1 유전체막을 형성하는 단계;
(d) 상기 게이트 전극과 상기 게이트 전극의 측벽들 상에 형성된 상기 제1 유전체막이 셀프-얼라인 마스크들(self-aligning masks)로서 작용하게 하면서 상기 반도체 기판 내로 제1 전도형의 불순물 이온들을 주입하는 단계;
(e) 상기 제1 유전체막 위에 제2 유전체막을 피착시키는 단계;
(f) 상기 제1 유전체막과 상기 제2 유전체막 중에 최소한 상기 제2 유전체막 위에 이방성 에칭을 행하여 상기 게이트 전극의 측벽들 위에 소정 프로파일을 갖고 있는 스페이서들을 형성하는 단계; 및
(g) 상기 게이트 전극과 상기 스페이서들이 셀프-얼라인 마스크들로서 작용하게 하면서 상기 반도체 기판 내부로 제2 전도형의 불순물 이온들을 주입하는 단계를 포함한다.
상술한 과정에서, 주입 단계 (g) 이후에 상기 게이트 전극과 상기 스페이서들이 마스크들로서 작용하게 하면서, 상기 반도체 기판 내부로 제2 전도형의 불순물 이온들을 주입하는 단계 (h)가 부가될 수 있다.
또한, 단계 (e)에서는 이산화 실리콘(silicon dioxide), 인을 함유한 유리(phosphoric glass)와 붕소 유리(boron glass)의 혼합물을 상기 제2 유전체막을 위한 물질로 사용되고, 상기 단계 (e)와 상기 단계 (f) 사이에는 600 내지 900。C의 온도에서 제2 유전체막을 리플로잉(reflowing) 하는 부가적인 단계가 더 삽입되는 것이 바람직하다.
더우기, 제2 전도형의 불순물 이온들을 주입하는 상기 단계들 (g)와 (h)에서, 상기 단계 (g)에서 주입되는 불순물이 상기 단계 (h)에서 주입되는 불순물 이온들 보다 더 큰 투사 범위를 갖도록 정해질 수 있다.
본 발명의 두번째 관점에 따라서, 제공된 반도체 장치는;
상부에 게이트 산화막을 갖는 제1 전도형의 반도체 기판과;
상기 게이트 산화막 위에 제공되며, 대향 측벽들을 갖는 게이트 전극과;
소스와 드레인으로서 작용하기 위해 반도체 기판 내에 제공되며, 상기 게이트 전극의 상기 각각의 측벽들로부터 연장되도록 배치되는 한쌍의 불순물 도핑 영역;
상기 게이트 전극의 상기 각각의 측벽들에 인접시키기 위해 상기 게이트 전극의 상기 측벽들 상에 배치된 한쌍의 스페이서; 및
제2 전도형으로 주입된 불순물을 갖지 않으며, 상기 각각의 스페이서들 하부에 배치된 한쌍의 포켓 영역들로 구성된다.
상기 기재에서는, 포켓 영역들보다 다른 영역에서 제2 전도형의 상기한 불순물들이 제1 전도형의 불순물들 보다 더 깊게 주입된 영역이 제공되는 것은 바람직하다.
상기의 공정및 구성들과 함께, 스페이서들을 생성하기 위해 제1 유전체막과 제2 유전체막 위에 에칭을 실시할 때, 상기 스페이서 프로파일이 미리 결정되어 제2 전도형의 불순물 이온들이 주입되는 상기 반도체 기판 영역들 중 스페이서 아래 영역에서 바람직한 프로파일이 얻어지고, 그리고 스페이서들 아래의 영역에 대해 제2 전도형의 불순물 이온들이 스페이서들을 관통함에 의해 주입되도록 하여, 그로인해, 쇼트 채널(short channel) 현상들이 나타나는 것을 확실히 막기 위해 바람직한 농도 분포가 소정의 위치들 내에서 얻어지는 포켓 영역들을 형성하는 것이 가능해진다.
더우기, 포켓 영역에 대한 조건을 독립적으로 제어하는 것만이 가능하기 때문에, 불순물 프로파일들을 매우 쉽게 최적화시키는 것이 가능하다. 게다가, 포켓 영역들의 형성에 기인하여 확산층들(diffusion layers)에 대한 내압 과 누설 특성의 저하를 방지할 수 있다.
부가해서, 어떠한 복잡한 제조 공정도 포함되지 않았고 공정의 수도 감소될 수 있기 때문에, 제조 단가는 뚜렷하게 감소될 수 있고, 고수율을 얻을 수 있다.
본 발명의 특징들과 이익들, 그리고 다른 목적들은 첨부된 도면들과 함께 다음의 상세한 설명으로 부터 더 뚜렷해질 것이다.
도 1(a)와 1(b)는 종래의 반도체 장치의 제조 방법을 도시한 부분 단면도.
도 2(a) 내지 2(d)는 도 1(a)와 1(b)와 유사한 도면으로서, 종래의 반도체 장치의 다른 제조 방법을 도시한 부분 단면도.
도 3은 본 발명의 제1 실시예에 따른 MOSFET 구조를 도시한 부분 단면도.
도 4(a) 내지 4(e)는 도 3의 MOSFET를 제조하는데 적용된 본 발명의 제1 실시예에 따른 제조 방법을 설명하기 위한 부분 단면도.
도 5는 본 발명에 제2 실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 도식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : MOSFET(MOS형 반도체 장치)
11 : 반도체 기판
12 : 게이트 산화막
13 : 게이트 전극
14 : 소스(드레인) 영역
15 : 스페이서
16a : p+포켓 영역
20 : 산화막
21 : 리플로막
B : p형 불순물
C, D : n형 불순물
도 3은 본 발명의 제1 실시예에 따른 MOSFET의 적층 구조를 부분적으로 도시한 횡단면도이며, 도 4(a) 내지 도 4(e)는 상기에 따른 제조 공정들을 도시한 횡단면도이다.
도 3에 도시된 것 처럼, 본 실시예에 따른 상기 MOSFET은 p-형 반도체 기판(11)과 사이에 게이트 산화막(12)이 개재된 상태로 상기 기판(11) 위에 제공된 게이트 전극(13)으로 구성된다. n-형의 소스와 드레인 영역들(14)는 대칭적인 방식으로 반도체 기판(11)의 게이트 전극(13)의 대항측 상에 형성되며, 전계의 강도의 감소를 위한 n- 저농도 영역들(A)은 게이트 전극(13)의 측벽들에 인접하게 제공되는 스페이서들(14)의 아래에 위치한 소스와 드레인 영역들(14)에 해당하는 부분들에 제공된다. 공핍층들이 소스와 드레인 영역들(14)로부터 게이트 전극(13)의 바로 밑의 위치 내로 연장되는 것을 방지하기 위한 n- 영역들(A와 A)의 아래에 한쌍의 p+ 포켓 영역들(16a와 16a)이 형성되어 쇼트 채널 현상들을 방지하는 구조를 제공한다. 또한, 분리 영역들(17과 17)은 상기 소자 영역들과는 다른 영역들에 형성되는데, 보호용 패시베이션막(18, passivation film)은 게이트 전극(13)등이 형성된 반도체 기판(11)의 표면에 피착된다. 또한, 배선층(19)은 AVD(aluminum vapor deposition)에 의해 형성된다. 상기 설명된 MOSFET에서, n-채널은 자신이 활성화된 상태(activated state)에서 게이트 전극(13) 아래의 반도체 기판(11)의 표면 위에 형성된다.
다음, 도 4(a) 내지 도 4(e)를 참조하여, 상술한 MOSFET에 대한 제조 공정 단계들이 설명하기로 한다.
먼저, 도 4(a)에 도시된 것 처럼, 게이트 산화막(12)은 p-형 반도체 기판(11)의 표면상에 피착되고, 약 150nm의 두께를 갖는 폴리실리콘층위에서 패터닝이 실시되는 게이트 전극(13)은 상기 게이트 산화막(12)상에 형성된다. 그 후, 약 30nm의 두께를 갖는 산화막(20)이 CVD공정에 의해 상기 최종 구조상에 피착된다.
그 후, 도 4(b)에 도시된 것 처럼, p-형 불순물들(B)은 p+ 영역들(16)을 형성하기 위해 반도체 기판(11)의 표면에 인접한 영역들 내부로 이온-주입 기술에 의해 주입된다. 더 상세하게는, 붕소가 약 5×1012cm-2의 도즈(dose)와 약 10keV의 가속 에너지를 가지고 p-형 불순물로써 주입된다. 상기 설명에서, 상술한 p+ 영역(16)은 상기 측벽들에 인접해서 형성된 상기 게이트 전극(13)과 상기 산화막(20)에 의해 마스크되면서 이온-주입에 의해 형성되며, 도 4(b)에 도시된 것 처럼, 최종 p+ 영역은 게이트 전극(13)의 바로 밑 영역 외부로 형성된다.
그 후, 도 4(c)에 도시된 것 처럼, BPSG(boron phosphosilicate glass)는 산화막(20)상에 피착되고, 최종적으로 피착되는 층은 리플로막(21)을 제공하는 리플로잉(reflowing)을 실시하기 위해 약 900。C의 온도에서 연화된다. 상기 단계에서, 어닐링(annealing)은 질소 대기중에서 약 20분 동안 약 900。C에서 실시된다. 그래서, 도 4(c)에 도시된 것 처럼, 상기 p+ 영역은 열확산에 의해서 다소간 확장된다.
그다음에는, 도 4(d)에 도시된 것 처럼, 게이트 전극(13)의 상기 측벽들에 인접한 스페이서들(15)를 제공하기 위해 상기 리플로막(21) 뿐만 아니라 산화막(20) 위에서 이방성 에칭 공정에 의해 에칭이 실시되며, 이때 각 스페이서는 게이트 전극(13)의 두께보다 작은 두께를 갖고 리플로막의 상기 리플로 형태에 대응하여 완만한 경사진 면을 갖는다.
상술한 설명에서, n-형 불순물들(C)이 다음 단계에서 주입되어질 상기 p-형 반도체 기판(11)의 영역 중에서, 상기 스페이서(15)의 하부에 위치한 부분이 원하는 프로파일을 갖도록 각 스페이서(15)의 경사진 면의 형태가 결정된다.
이 후, 도 4(e)에 도시된 것 처럼, n-형 불순물들(C)은 이온-주입 공정에 의해 p-형 반도체 기판(11) 내부로 주입되어 n영역들(14a), n+ 영역들(14b와 14c)및 p+포켓 영역들(16a)를 형성한다.
상기 단계에서, 약 2×1013cm-2의 도즈(dose)와 약 40keV의 가속 에너지에서 p-형 불순물로써 비소 이온들이 이온-주입된다. 상기의 도즈와 가속 에너지와 같은 상기 이온-주입 조건들은 ,예를 들어, n+ 영역들(14a) 중에서, p+포켓 영역들(16a)의 바로 위에 있는 영역들(즉, 도 3에서 n- 영역들)이 소정의 n-형 불순물 농도를 갖도록 선택된다. 상기 가속 에너지는 상기 n-형 불순물들(C)가 상기 게이트 전극(13)을 관통하지 않을 정도의 에너지로 설정된다.
상술한 설명에서, n-형 불순물들(C)이 내부로 주입되는 영역들 중에서, 전 단계에서 p-형 불순물들(B)가 내부로 주입된 영역들의 스페이서들(15) 하부의 영역들은 전술한 p+ 포켓 영역들(16a)로서 작용하도록 남아있는데, 이것은 상기 스페이서들(15)의 프로파일들(상기 경사진 면들의 프로파일)에 일반적으로 대응하는 완만한 표면을 갖기 때문이다. 상기 p+ 포켓 영역들은 상기 소스와 드레인 영역들의 공핍층이 상기 쇼트 채널 현상에 기인하여 게이트 전극(13)의 바로 하부의 위치로 연장되는 것을 막도록 작동한다. 더우기, 도 4(e)에서, 상기 n+ 영역들(14b, 소스와 드레인 영역(14) 보다 더 아래 부분들) 내에서, n-형 불순물들(C)의 투사 범위들은 p-형 불순물들(B)의 것 보다 더 길고, 그래서 원하는 두께를 갖는 n+ 영역들(14b)이 상기 영역들 내에서 형성될 수 있다.
상기 과정 후에, 패시베이션막(18)은 전체 표면 위에 CVD 공정에 의해 피착되고, 열처리에 의해 평탄해진다. 그 후, 콘택홀들(contact holes)은 상기 소스와 드레인 영역(14) 위에 선정된 위치들에 형성되고, 배선층(19)은 AVD(aluminum vapor deposition)에 의해 형성되어 MOSFET 을 제공한다.
상술한 것 처럼, 본 발명의 구성에 따르면, n-형 불순물들(C)이 내부로 주입되는 p-형 반도체 기판(11)의 영역 중에서,상기 스페이서(15)의 하부에 위치하는 부분이 소정의 프로파일을 갖도록 각 스페이서(15)의 경사진 표면의 구성이 결정될 정도로, 요구되는 농도 분포를 갖는 상기 p+ 포켓 영역들(16a)은 상기 쇼트 채널 효과들을 확실하게 방지하도록 소정의 위치에 쉽게 형성될 수 있다.
또한, p+ 포켓 영역들의 형성에 대한 조건이 독립적으로 제어하는 것이 가능하기 때문에, 상기 불순물 분포는 용이하게 최적화할 수 있다. 부가하여, 깊이의 방향에서의 불순물 농도의 변동은 느리고, 내압과 누설 특성이 악화되는 것을 방지할 수 있다.
부가해서, 어떠한 복잡한 제조 공정도 포함되지 않고 공정의 수도 감소될 수 있기 때문에, 제조 단가는 실질적으로 감소될 수 있고, 고수율을 얻을 수 있다.
도 5는 본 발명의 제 2실시예에 따른 MOSFET의 제조 방법을 설명하기 위한 횡단면도이다.
제 2실시예는 p+ 포켓 영역(16a, 도 4(e))의 형성 이후에 n-형 불순물들(D)의 이온-주입을 실시하는 다음 단계가 부가된다는 점에서 제 1실시예와 주요한 차이가 있다. 상기 단계 이상의 단계는 일반적으로 유사하기 때문에, 간단한 설명만이 이하에서 설명하기로 한다.
도 5에 도시한것 처럼, 도 4(e)에 보이는 p+ 포켓 영역(16a)의 형성 단계 이후에 n-형 불순물들(D)은 이온-주입 공정에 의해 n+ 영역들(14d와 14e)을 제공하기 위해 p-형 반도체 기판(11)내부로 주입된다. 이 단계에서, 약 1×1013cm-2의 도즈과 약 15keV의 가속 에너지를 가지고 n-형 불순물들(D)로써 비소 이온들이 이온-주입된다.
상기 실시예에서, 상기 가속 에너지는 상기 스페이서(15) 높이의 2분의 1의 범위를 관통하지 않는 범위를 갖도록 설정된다. 그러나, 상기 스페이서들(15)의 하부 영역들에 대한 상기 불순물 분포를 조절하기 위하여 임의로 에너지를 설정하는 것이 가능하다.
상기 제 2실시예에서, 상기 제 1실시예에 의해 얻어진 것과 같은 장점이 또한 얻어질 수 있다. 게다가, 추가의 이온-주입을 하는 단계로, p-형 불순물들(B)이 p+ 포켓 영역(16a)과는 다르게 주입된 영역들 내에서의 p-형 불순물들(B)의 영향을 감소시키는 것이 가능하다. 또한, p-형 불순물들(B)가 주입된 영역 내의 상기 p+ 포켓 영역과 다른 영역들을 완벽하게 중성화시키기 위하여 이온-주입을 실시함에 의해 최적의 불순물 분포를 얻는 것이 가능하다.
분명히, 상술한 기술들에 비추어 보면 많은 수정과 변화가 가능하다. 예를 들어, 상기 실시예들에서 이산화 실리콘, 인산을 함유한 유리와 붕소 유리로 구성된 BPSG 는 리플로막으로써 사용될 수 있고, 아연 유리나 비소유리 등도 역시 사용될 수 있다. 부가하여, 반전된 전도형태를 가진 상기 방법의응용에 의해서 p-채널 MOSFET이 또한 획득될 수 있다. 따라서, 본 발명은 상기 실시예들에 제한되지 않고,본 발명의 사상과 범위에 벗어나지 않는 범위에서 변경과 수정이 가능하다는 것은 자명하다.

Claims (7)

  1. 소스와 드레인으로서 작용하는 불순물 도핑 영역들을 구비한 반도체 장치의 제조 방법에 있어서,
    (a) 상부에 게이트 산화막을 갖는 제1 전도형의 반도체 기판을 제공하는 단계;
    (b) 상기 게이트 산화막 위에 대향 측벽들을 갖는 게이트 전극을 형성하는 단계;
    (c) 상기 게이트 전극을 포함하는 상기 반도체 기판 위에 제1 유전체막을 형성하는 단계;
    (d) 상기 게이트 전극과 상기 게이트 전극의 측벽들 상에 형성된 상기 제1 유전체막이 셀프-얼라인 마스크들(self-aligning masks)로서 작용하게 하면서 상기 반도체 기판 내로 제1 전도형의 불순물 이온들을 주입하는 단계;
    (e) 상기 제1 유전체막 위에 제2 유전체막을 피착시키는 단계;
    (f) 상기 제1 유전체막과 상기 제2 유전체막 중에 최소한 상기 제2 유전체막 위에 이방성 에칭을 행하여 상기 게이트 전극의 측벽들 위에 소정 프로파일을 갖고 있는 스페이서들을 형성하는 단계; 및
    (g) 상기 게이트 전극과 상기 스페이서들이 셀프-얼라인 마스크들로서 작용하게 하면서 상기 반도체 기판 내부로 제2 전도형의 불순물 이온들을 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 주입 단계 (g) 이후에 상기 게이트 전극과 상기 스페이서들이 마스크들로서 작용하게 하면서 상기 반도체 기판 내부로 제2 전도형의 불순물 이온들을 주입하는 단계 (h)를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 단계 (e)는 이산화 실리콘(silicon dioxide), 인을 함유한 유리(phosphoric glass)와 붕소 유리(boron glass)의 혼합물이 상기 제2 유전체막을 위한 물질로 사용되게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 단계 (e)와 상기 단계 (f) 사이에, 600 내지 900。C의 온도에서 상기 제2 유전체막을 리플로잉(reflowing) 하는 부가적인 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 단계 (g)에서 주입된 제2 전도형의 불순물 이온은 상기 단계 (h)에서 주입된 제2 전도형의 불순물 이온들 보다 더 큰 투사 범위를 갖도록 설정되는 것을 특징으로 하는 반도체 제조 방법.
  6. 상부에 게이트 산화막을 갖는 제1 전도형의 반도체 기판과;
    상기 게이트 산화막 위에 제공되며, 대향 측벽들을 갖는 게이트 전극과;
    소스와 드레인으로서 작용하기 위해 상기 반도체 기판 내에 제공되며, 상기 게이트 전극의 상기 각각의 측벽들로부터 연장되도록 배치되는 한쌍의 불순물 도핑 영역;
    상기 게이트 전극의 상기 각각의 측벽들에 인접시키기 위해 상기 게이트 전극의 상기 측벽들 상에 배치된 한쌍의 스페이서; 및
    제2 전도형으로 주입된 불순물을 갖지 않으며, 각기 상기 각각의 스페이서들 하부에 배치된 한쌍의 포켓 영역들을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 포켓 영역들과는 다른 영역에서, 제2 전도형의 불순물들이 제1 전도형의 불순물들 보다 더 깊게 주입된 영역으로 구성되는 것을 특징으로하는 반도체 장치.
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