KR100232206B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

반도체 소자의 제조방법에 대한 것으로 특히 숏채널 효과를 개선하고 문턱전압은 조절기에 유리하며 항복전압의 특성도 향상된 안정된 소자를 제조하기 위한 것으로 그 제조방밥은 제1도전형 반도체 기판에 게이트 절연막과 캡게이트 절연막을 구비한 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 제1도전형 반도체 기판에 비활성 상태의 이온으로써 Ge, Si, N, F, Ar 중 하나이상의 이온을 주입하여서 반도체기판 내에 비정형화된 영역을 형성하는 공정과, 상기 비정형화된 영역 주변에 할로영역을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판에 불순물 영역을 형성하는 공정을 포함하여 제조한다.

Description

반도체 소자의 제조방법
본 발명은 숏채널 효과를 개선하고 전류 구동력을 증가시키기에 적당한 반도체 소자의 제조방법에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
제1(a)도 내지 제1(d)도는 종래 반도체 소자의 제조방법을 나타낸 공정단면도 이다.
종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
먼저 제1(a)도에 도시한 바와 같이 P형 반도체기판(1)에 활성영역과 필드영역을 정의하여 필드영역에 필드산화막(2)을 형성한다.
이어서, 전면에 제1산화막과 폴리실리콘과 제2산화막을 차례로 증착한다.
이후에 게이트 형성 마스크를 이용하여 상기 제1산화막과 폴리실리콘과 제2산화막을 패터닝하여 게이트 산화막(3)과 게이트 전극(4)과 게이트 캡 절연막(5)을 형성한다.
그리고 상기 게이트 전극(4) 양측의 반도체기판(1)에 7~20°로 P형 불순물 이온을 틸트 이온주입하여 제1할로영역(6)을 형성한다.
제1(b)도에 도시한 바와 같이 상기 게이트 전극(4) 양측의 반도체기판(10에 P형 불순물이온을 30~60°로 틸트 이온주입하여 제2할로영역(7)을 형성한다.
이때 제2할로영역(7)은 제1할로영역(6) 보다 상기 게이트 전극(4) 하부로 더 들어가고 또한 낮은 깊이를 갖도록 형성한다.
제1(c)도에 도시한 바와 같이 게이트 전극(4) 양측의 반도체기판(1)에 소오스/드레인용 저농도 N형 불순물 이온을 주입하여 LDD영역(8)을 형성한다.
제1(d)도에 도시한 바와 같이 화학기상 증착법으로 전면에 산화막을 증착한 후 에치백하여 게이트 전극(4) 양측면에 측벽절연막(9)을 형성한다.
그리고 게이트 전극(4)과 게이트 측벽절연막(9)을 마스크로 이용하여 반도체기판(1)에 고농도 N형 불순물 이온을 주입하여 게이트 전극(4)과 측벽절연막(9) 양측의 드러난 제1도전형 기판(1)에 소오스/드레인 영역(10)을 형성한다.
이때 제1할로영역(6)의 깊이는 소오스/드레인(10)의 깊이와 어느정도 일치하도록 형성하고, 제2할로영역(7)의 깊이는 LDD영역(8)의 깊이와 어느정도 일치하도록 형성하여 숏채널 효과를 개선한다.
이와 같은 과정을 거쳐서 종래에 따른 본 발명 반도체 소자의 제조를 완료한다.
상기와 같이 제작되는 본 발명 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 문턱전압(threshold voltage) 및 숏채널 효과(short channel effect)의 개선을 위하여 그리고 항복전압(breakdown voltage)의 특성을 조절하기 위한 할로영역을 형성하기 위하여 두 번 이온주입 공정을 실시하여야 하므로 서브 마이크론 이하의 고집적 소자에서는 주입되는 이온의 깊이가 더 낮아지고 이에 따라 제1할로영역과 제2할로영역이 겹치게 되는 현상이 나타난다.
둘째, 고집적의 소자에서 채널 길이가 더 작아짐에 따라 항복전압(breakdown voltage)을 조절하기 위하여 제1할로영역의 농도는 크게 요구되고 이에따라 게이트 전극 하부의 제1할로영역과 제2할로영역이 오버랩 되는 부분에서는 도핑농도가 상대적으로 더 커질 수 있다.
따라서 이렇게 도핑농도가 큰 부분에서의 문턱전압을 조절하기가 어려우므로 알맞은 이온 주입을 하는데 어려움이 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한것으로 숏채널 효과(short channel effect)를 개선하고 항복전압도 증가시키고 전류 구동력도 향상시키기에 적당한 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
제1(a)도 내지 제1(d)도는 종래 반도체 소자의 제조방법을 나타낸 공정단면도.
제2(a)도 내지 제2(e)도는 종래 반도체 소자의 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1도전형 기판 22 : 필드절연막
23 : 게이트 산화막 24 : 게이트 전극
25 : 게이트 캡 절연막 26 : 비정형화된 실리콘영역
27 : 할로영역 28 : LDD영역
29 : 측벽절연막 30 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 제조방법은 제1도전형 반도체 기판에 게이트 절연막과 캡게이트 절연막을 구비한 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 제1도전형 반도체 기판에 비활성 상태의 이온으로써 Ge, Si, N, F, Ar 중 하나이상의 이온을 주입하여서 반도체 기판내에 비정형화된 영역을 형성하는 공정과, 상기 비정형화된 영역 주변에 할로영역을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판에 불순물 영역을 형성하는 공정을 포함하여 제조함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 반도체 소자의 제조방법을 설명하면 다음과 같다.
제2(a)도 내지 제2(e)도는 종래 반도체 소자의 제조방법을 나타낸 공정단면도 이다.
본 발명 반도체 소자의 제조방법을 설명하면 다음과 같다.
먼저 제2(a)도에 도시한 바와 같이 P형 반도체기판(21)에 필드영역과 활성영역을 정의하여 필드영역에 필드산화막(22)을 형성한다.
이어서, 전면에 제1산화막과 폴리실리콘과 절연막을 차례로 형성한다.
여기서 절연막은 산화막이나 질화막 또는 도핑된 산화막 또는 티산화막과 질화막의 이중막 중 하나를 이루도록 증착한다.
그리고 게이트 형성 마스크를 이용하여 제1산화막과 폴리실리콘과 절연막을 패터닝하여 게이트 산화막(23)과 게이트 전극(24)과 게이트 캡 절연막(25)을 적층하여 형성한다.
제2(b)도에 도시한 바와 같이 게이트 전극(24)을 마스크로 Ge, Si, N, F 또는 Ar 중 하나이상의 이온을 게이트 전극(24) 하부의 소정 영역까지 주입되도록 상기 반도체기판(21)을 틸트 이온주입 하여 단결정 실리콘 기판을 깨뜨리고 비정형화된 실리콘영역(26)을 형성한다.
이때 틸트되는 각은 0°~60°로 하며 또한 5~500KeV의 에너지를 가하여 1*1012~1*1016/㎠의 도우즈를 갖도록 주입한다.
제2(c)도에 도시한 바와 같이 게이트 전극(24)을 마스크로 하여 상기 P형 기판(21)과 동일한 형을 갖는 이온을 반도체기판(21)에 0°~60°의 틸트각으로 주입하여 할로영역(27)을 형성한다.
이때 비정형화된 실리콘영역(26)은 상기 할로영역(27)을 형성하고 있는 이온들이 모이는 게더링 센터 역할을 하며 또한 상기 할로영역(27)을 미리 비정형화 시키므로 차후의 열공정에서 결정형 실리콘에서 처럼 빠르게 확산하지 못하게 하는 역할도 한다.
따라서 할로영역(27)의 도핑농도는 비정형화된 실리콘영역(26)으로 만든 경우에 더높게 형성된다.
제2(d)도에 도시한 바와 같이 게이트 전극(24)을 마스크로 하여 게이트 전극(24)양측의 드러난 반도체기판(21)에 저농도 N형 이온을 주입하여 LDD영역(28)을 형성한다.
제2(e)도에 도시한 바와 같이 화학기상 증착법으로 절연막을 증착한 후 에치백하여 게이트 전극(24) 양측면에 측벽절연막(27)을 형성한다.
그리고 게이트 전극(24)과 측벽절연막(27)을 마스크로 이용하여 드러난 P형 반도체기판(21)에 고농도 N형 이온을 주입하여 소오스/드레인 영역(30)을 형성한다.
다음으로 주입된 이온들을 열처리하여 활성화시키고 층간절연막을 형성하고 또한 콘택 패턴을 형성한 후 배선공정을 하는 등의 차후 공정을 거쳐서 본 발명에 따른 반도체 소자의 제조방법을 완료한다.
그리고 다음으로 모스 소자만이 아니라 서로다른 도전형으로 이루어진 다이오드에도 본 발명을 적용할 수 있는데 그 방법을 도면없이 설명하면 먼저 제1도전형 기판에 비활성 상태의 이온 즉 Ar, Ge, Si, F 또는 N 중 하나 이상을 주입하여 단결정의 제1도전형 기판에 비정형화된 영역을 형성한다.
그리고 비정형화된 영역 주변에 할로영역을 형성한다.
이때 상기 비활성 상태의 이온과 상기 할로영역 형성은 0°~60°로 틸트하여 주입하며 비활성 상태의 이온은 5~500KeV의 에너지를 가하여 1*1012~1*1016/㎠의 도우즈를 갖도록 형성한다.
여기서 상기 비활성 상태의 이온들을 주입하여 형성된 비정형화된 영역은 상기 할로영역을 형성하는 이온의 게더링 센터(gettering center)역할을 한다.
이어서 할로영역내의 반도체기판에 N형 불순물영역과 졍션을 이루도록 P형 불순물영역을 형성하므로써 p+/n 및 n+/p 졍션이 형성되어 역방향 항복전압과 누설전류의 특성 및 순방향 특성을 조절할 수 있다.
상기와 같이 제조되는 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 먼저 비정형화된 실리콘영역이 이후에 형성되는 할로영역의 불순물들의 게더링(gettering) 센터 역할을 하여 할로영역의 불순물들이 단결정의 실리콘 기판에서와 같이 빠르게 확산하지 못하게하므로써 할로영역의 농도를 높게 유지하여 숏채널 효과(short channel effect)를 개선하고 항복전압(breakdown voltage)의 특성도 개선하므로써 안정된 소자를 제조할 수 있다.
둘째, 반도체기판의 표면에 깊게 위치한 불순물들이 반도체기판의 채널영역으로 조금밖에 확산되지 못하므로 리버스 숏 채널 효과(reverse short channel effect)가 개선되며 또한 문턱전압(threshold voltage)의 조절도 쉽게할 수 있다.
셋째, 할로영역을 제외한 다른 영역의 도핑을 낮게 유지할 수 있으므로 전류의 구동력도 향상된다.

Claims (7)

  1. 제1도전형 반도체 기판에 게이트 절연막과 캡게이트 절연막을 구비한 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 제1도전형 반도체 기판에 비활성 상태의 이온으로써 Ge, Si, N, F, Ar 중 하나이상의 이온을 주입하여서 반도체기판내에 비정형화된 영역을 형성하는 공정과, 상기 비정형화된 영역 주변에 할로영역을 형성하는 공정과, 상기 게이트 전극 양측의 상기 기판에 불순물 영역을 형성하는 공정을 포함하여 제조함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 비활성 상태의 이온은 제1도전형 기판에서 억셉터(acceptor)나 도너(donor)로 동작하지 않는 원자 또는 분자 상태의 이온을 사용함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 비활성 상태의 이온 중 둘이상의 이온을 주입할 경우에 주입하는 각도를 서로 같게 형성함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 비활성 상태의 이온 중 둘이상의 이온을 주입할 경우에 주입하는 각도를 다르게 하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 비활성 상태의 이온과 상기 할로영역 형성은 0°~60°의 각을 갖고 주입함을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 할로영역은 기판과 동일형의 불순물을 주입하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 비활성 상태의 이온을 5~500KeV의 에너지를 가하여 1*1012~1*1016/㎠의 도우즈를 갖도록 주입함을 특징으로 하는 반도체 소자의 제조방법.
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