KR20030001942A - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, LDD(Lightly Doped Drain) 영역을 갖는 소오스/드레인영역(S/D)이 반도체기판의 게이트 전극을 사이에 두고 반도체기판의 액티브영역에 형성되고, 상기 소오스/드레인영역(S/D)의 접합으로부터 게이트전극의 양측단부로 연장하여 형성되며 게르마늄(Ge)과 같은 이온이 할로(Halo) 이온주입되어 확산된다. 또한, 상기 할로이온이 반도체기판의 표면의 수직축에 대해 임의의 틸트(Tilt Angle)각을 가지며 좌측에서 우측으로 하향 경사지게 이온주입되고 아울러 우측에서 좌측으로 하향 경사지게 이온주입된다. 따라서, 상기 할로이온의 확산영역은 상기 소오스/드레인영역(S/D)의 형성을 위한 열처리 때에 소오스/드레인영역(S/D) 내의 불순물이 채널 영역으로 확산하는 것을 방지한다. 이는 모스 트랜지스터의 문턱전압(VT)의 변화를 방지하여 모스트랜지스터의 턴온 및 턴오프 동작을 용이하게 구분하고 나아가 누설전류의 증가를 방지할 수 있다. 그 결과, 반도체소자의 전기적 특성이 향상된다.
또한, 할로이온주입에 의해 반도체기판의 액티브영역에 선비정질층이 미리 형성되므로 LDD의 접합 깊이 및 소오스/드레인영역(S/D)의 접합 깊이도 얕게 조절할 수 있다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 할로(Halo) 이온주입법을 이용하여 소오스/드레인영역의 불순물들이 채널영역으로 확산하는 것을 방지하고 아울러 소오스/드레인영역의 접합 깊이를 줄임으로써 전기적 특성을 향상시키도록 한 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 사이즈가 축소되고 반도체소자의 채널 길이 또한 축소된다. 그러나, 반도체소자의 채널 길이가 축소되면서 반도체소자의 원하지 않는 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect) 등이 나타난다.
상기 숏채널 효과를 제어하기 위해서는 소오스/드레인영역 내의 불순물들이 열처리 될 때 게이트 전극 아래의 채널 영역으로 확산되는 것을 방지하여야 한다. 이를 위한 방법으로는 반도체기판의 벌크(Bulk) 부분을 고농도로 도핑하는 방법, 즉 할로(Halo) 이온주입법이 주로 사용되어 왔다.
그러나, 종래의 할로 이온주입법에 의해 제조된 모스 트랜지스터와 같은 반도체소자의 경우, 모스 트랜지스터의 소오스/드레인영역의 접합을 형성하기 위한 열처리공정이 진행될 때 상기 소오스/드레인영역 내의 도핑된 불순물, 예를 들어 보론(B) 또는 인(P)도 열처리로 인하여 상기 채널 영역으로 확산하기 쉽다. 이는 상기 채널 영역에 악영향을 미쳐 모스 트랜지스터의 전기적 특성을 저하시킨다. 즉, 모스 트랜지스터의 문턱전압(Threshold Voltage: VT)이 당초의 정해진 값과 다르게 변화하므로 모스 트랜지스터의 턴온 및 턴오프 동작의 구분이 어려워져 모스 트랜지스터의 동작 불량이 다발하고 또한 누설전류(Leakage Current)가 증가한다.
따라서, 본 발명의 목적은 소오스/드레인영역의 불순물이 채널 영역으로 확산되는 것을 방지하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 소오스/드레인영역의 접합 깊이를 감소시키도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 전기적 특성의 저하를 방지하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
도 1은 본 발명에 의한 반도체소자를 나타낸 단면 구조도.
도 2 내지 도 7은 본 발명의 실시예에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
도 8 내지 도 10은 본 발명의 다른 실시예에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
도 11 내지 도 13은 본 발명의 또 다른 실시예에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는
액티브영역을 갖는 제 1 도전형 반도체기판; 상기 액티브영역 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극 및 게이트 절연막의 양 측벽에 형성된 절연 재질의 스페이서; 상기 게이트 전극을 사이에 두고 이격하며 상기 액티브영역에 형성된, LDD(Lightly Doped Drain) 영역을 갖는 제 2 도전형 소오스/드레인영역; 및 상기 소오스/드레인영역의 불순물이 상기 소오스/드레인영역 사이의 채널 영역으로 확산하는 것을 방지하기 위해 상기 소오스/드레인영역의 접합으로부터 각각 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 형성된 할로이온 확산영역을 포함하는 것을 특징으로 한다.
바람직하게는 상기 할로이온이 게르마늄(Ge), 실리콘(Si), 인(p) 및 인듐(In) 중 어느 하나일 수 있다.
이와 같은 목적을 달성하기 위한 본 발명의 실시예에 의한 반도체소자의 제조방법은
제 1 도전형 반도체기판의 액티브영역의 일부분 상에 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계; 하기의 열처리 때에 하기의 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 상기 게이트 전극과 상기 게이트 절연막을 마스크로 이용하여 할로(Halo) 이온을 제 1 틸트각과, 상기 제 1 틸트각의 방향과 반대되는 제 2 틸트각으로 하향 경사지게 상기 액티브영역에 이온주입하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계; 상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 및 상기 이온주입된 이온들을 열처리하여 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 할로이온을 상기 제 1 틸트각으로 이온주입하는 과정과 상기 제 2 틸트각으로 이온주입하는 과정을 순번으로 진행할 수 있다. 또한, 상기 할로이온을 상기 제 1 틸트각으로 이온주입하는 과정과 상기 제 2 틸트각으로 이온주입하는 과정을 교번으로 진행할 수 있다.
바람직하게는 상기 할로이온으로서 게르마늄(Ge), 실리콘(Si), 인(p) 및 인듐(In) 중 어느 하나를 이온주입할 수 있다.
바람직하게는 상기 제 1 틸트각과 상기 제 2 틸트각을 5∼30°의 범위로 결정할 수 있다.
이와 같은 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 반도체소자의 제조방법은
제 1 도전형 반도체기판의 액티브영역의 일부분 상에 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계; 상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 하기의 열처리 때에 상기 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 상기 게이트 전극과 상기 게이트 절연막 및 상기 스페이서를 마스크로 이용하여 할로(Halo) 이온을 제 1 틸트각과, 상기 제 1 틸트각의 방향과 반대되는 제 2 틸트각으로 하향 경사지게 상기 액티브영역에 이온주입하는 단계; 및 상기 이온주입된 이온들을 열처리하여 상기 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 또 다른 실시예에 의한 반도체소자의 제조방법은
하기의 열처리 때에 하기의 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 할로(Halo) 이온을 소정의 틸트각으로 제 1 도전형 반도체기판의 액티브영역에 이온주입하는 단계; 상기 액티브영역의 일부분 상에 상기 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계; 상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 상기 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 및 상기 이온주입된 이온들을 열처리하여 상기 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 틸트각이 0°로 결정할 수 있다.
이와 같은 목적을 달성하기 위한 본 발명의 또 다른 실시예에 의한 반도체소자의 제조방법은
제 1 도전형 반도체기판의 액티브영역의 일부분 상에 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계; 하기의 열처리 때에 하기의 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 상기 게이트 전극과 상기 게이트 절연막을 마스크로 이용하여 할로(Halo) 이온을 제 1 틸트각과, 상기 제 1 틸트각의 방향과 반대되는 제 2 틸트각으로 하향 경사지게 상기 액티브영역에 이온주입하는 단계; 상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계; 상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 및 상기 이온주입된 이온들을 열처리하여 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 1은 본 발명에 의한 반도체소자를 나타낸 단면 구조도이다. 도 1을 참조하면, 본 발명의 반도체소자에서는 제 1 도전형 반도체기판(10)의 액티브영역을 아이솔레이션하기 위해 반도체기판(10)의 필드영역에 아이솔레이션층(12)이 형성된다. 반도체기판(10)의 액티브영역 일부분 상에 게이트 절연막(14)의 패턴이 형성되고, 게이트 절연막(14)의 패턴 상에 게이트 전극(16)의 패턴이 형성되고, 게이트 절연막(14)과 게이트 전극(16)의 좌, 우 양측벽에 절연막 재질의 스페이서(18)가 형성된다. 채널 영역(11)을 사이에 두고 좌, 우 양측에 이격하여 위치하며 반도체기판(10)의 액티브영역에 모스 트랜지스터의 제 2 도전형 소오스/드레인영역(S/D)이 형성된다. 할로이온 확산영역(20)이 상기 소오스/드레인영역(S/D)의 접합으로부터 채널 영역(11)을 향해 반도체기판(10)의 벌크부분으로 확장하여 형성된다.
여기서, 상기 할로이온 확산영역(20)은 상기 소오스/드레인영역(S/D)의 불순물이 열처리 때에 채널 영역(11)으로 확산하는 것을 방지하기 위한 것으로, 게르마늄(Ge), 실리콘(Si), 인(P) 또는 인듐(In)과 같은 할로이온이 이온주입된다. 상기 소오스/드레인영역(S/D)은 저농도 도핑 드레인(Lightly doped Drain: LDD)영역을 포함한다. 상기 반도체기판으로는 단결정 실리콘기판이 사용될 수 있다.
이와 같이 구성된 본 발명의 반도체소자의 경우, 채널 영역(11)에 게르마늄(Ge), 실리콘(Si), 인(P) 또는 인듐(In)과 같은 할로이온이 반도체기판(10)의 표면의 수직축에 대해 좌측으로부터 우측으로 하향 경사각(Tilt Angle) 및 우측으로부터 좌측으로 하향 경사각으로 함께 이온주입되므로 반도체기판(10)의 벌크부분의 불순물 농도가 증가한다. 이는 소오스/드레인영역(S/D)의 접합을 형성하기 위해 열처리공정을 진행하더라도 상기 소오스/드레인영역(S/D)의 불순물이 채널 영역(11)으로 확산하는 것을 방지함으로써 모스 트랜지스터의 채널 영역(11)에 악영향을 주지 않고 나아가 모스 트랜지스터의 전기적 특성을 향상시킬수 있다. 즉, 모스트랜지스터의 문턱전압(VT)을 당초의 정해진 값으로 유지함으로써 모스트랜지스터의 턴온 및 턴오프 동작을 용이하게 구분하여 모스트랜지스터의 동작불량을 방지하고 또한 누설전류(Leakage Current)를 감소시킬 수 있다.
또한, 상기 소오스/드레인영역(S/D)을 위한 이온주입 이전에 할로 이온주입을 먼저 진행하여 액티브영역을 단결정 실리콘층에서 선비정질층으로 변형시킴으로써 상기 소오스/드레인영역(S/D)의 접합 깊이가 감소될 수 있다.
이하, 본 발명의 실시예에 의한 반도체소자의 제조방법을 도 2 내지 도 7을 참조하여 설명하기로 한다. 도 1의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2를 참조하면, 먼저, 단결정실리콘기판과 같은 반도체기판(10)의 액티브영역을 아이솔레이션하기 위해 아이솔레이션공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 반도체기판(10)의 필드영역에 아이솔레이션층(12)을 형성한다. 여기서, 반도체기판(10)으로는 제 1 도전형 단결정 실리콘기판이 사용될 수 있고, 제 1 도전형은 n 형 또는 p형이 될 수 있다. 본 발명은 설명의 편의상 제 1 도전형이 n 형인 경우를 기준으로 설명하기로 한다.
상기 아이솔레이션층(12)의 형성이 완료되고 나면, 상기 반도체기판(10)의 액티브영역 상에 게이트 절연막(14), 예를 들어 게이트 산화막을 열산화공정으로 성장시킨다. 이후, 도면에 도시되지 않았으나 채널 영역의 문턱전압(VT)을 원하는값으로 조정하기 위해 예를 들어 BF2 이온을 반도체기판(10)의 표면 근처에 이온주입하여 놓는다.
이어서, 상기 게이트 절연막(14) 상에 게이트 전극(16)을 위한 도전층을 적층한다. 상기 도전층으로는 고농도의 다결정 실리콘층만으로 구성되거나 그 위의 실리사이드층과 함께 구성될 수 있다.
도 3을 참조하면, 상기 게이트 전극(16)을 위한 도전층이 적층되고 나면, 통상의 사진식각공정을 이용하여 상기 게이트 전극(16)이 형성될 영역의 상기 도전층 상에 게이트 전극(16)의 패턴에 해당하는 식각 마스크용 감광막(도시 안됨)의 패턴을 형성한다. 이후, 상기 감광막의 패턴 아래의 상기 도전층 및 그 아래의 게이트 절연막(14)을 남기고 나머지 영역의 상기 도전층 및 게이트 절연막(14)을 그 아래의 반도체기판(10)의 액티브영역이 노출될 때까지 식각한다. 따라서, 게이트 전극(16) 및 게이트 절연막(14)의 패턴이 상기 액티브영역의 일부분 상에 형성된다.
도 4를 참조하면, 상기 게이트 전극(16)의 패턴이 형성되고 나면, 게이트 전극(16)의 패턴을 마스크로 이용하여 할로이온, 예를 들어 게르마늄(Ge) 이온을 10∼50 KeV의 에너지와 1E13∼5E14 ions/cm2의 도즈량의 조건으로 제 1 할로 이온주입하여 반도체기판(10)의 노출된 액티브영역을 단결정실리콘층에서 선비정질층으로 변형시킨다. 여기서, 할로 이온주입은 향후 형성될 소오스/드레인영역(S/D) 내의 불순물이 채널영역으로 확산하는 것을 사전에 방지하여 줌으로써 모스 트랜지스터의 문턱전압(VT)의 변화를 방지하기 위함이다. 또한, 상기 할로 이온주입은 상기 액티브영역을 단결정실리콘층에서 선비정질층으로 변형시킴으로써 향후 형성될 LDD영역의 접합 깊이를 감소시킬 수 있다. 물론, 상기 게르마늄(Ge) 대신에 실리콘(Si), 인(P) 또는 인듐(In) 이온이 사용될 수 있다.
이때, 상기 게르마늄(Ge) 이온을 제 1 틸트각(Tilt Angle), 예를 들어 반도체기판(10)의 표면의 수직축에 대하여 좌측에서 우측으로 하향 경사진 5∼30°의 틸트각의 조건에서 할로 이온주입한다. 따라서, 상기 소오스/드레인영역의 형성을 위한 (S/D)후속의 열처리공정 때에 게르마늄(Ge) 이온의 확산에 의한 접합이 점선으로 도시된 바와 같이 게이트 전극(18)의 좌측부와 일부 오버랩된다. 이는 상기 열처리공정 때에 LDD영역 및 소오스/드레인영역(S/D)의 불순물이 채널 영역으로 확산되는 것을 방지한다.
도 5를 참조하면, 상기 제 1 할로 이온주입이 완료되고 나면, 상기 게르마늄(Ge) 이온을 제 2 틸트각, 예를 들어 반도체기판(10)의 표면의 수직축에 대하여 우측에서 좌측으로 하향 경사진 5∼30°의 틸트각의 조건에서 이온주입하는 것을 제외하고는 도 4의 방법과 동일한 방법으로 제 2 할로 이온주입을 한다. 따라서, 향후 형성될 소오스/드레인영역(S/D)을 위한 열처리공정 때에 게르마늄(Ge) 이온의 확산에 의한 접합이 점선으로 도시된 바와 같이 게이트 전극(18)의 우측부와 일부 오버랩된다. 이는 상기 열처리공정 때에 LDD영역 및 소오스/드레인영역(S/D)의 불순물이 채널 영역으로 확산되는 것을 방지한다.
한편, 도 4와 도 5의 할로 이온주입이 구분하여 순번으로 실시되는 것으로 도시되어 있으나, 도 4와 도 5의 할로 이온주입이 반대의 순번으로 실시되는 것도 가능하며 또한 도 4와 도 5의 할로 이온주입이 교번하여 실시될 수 있다.
도 6을 참조하면, 상기 제 2 할로 이온주입이 완료되고 나면, 상기 LDD영역을 형성하기 위해 상기 게이트 전극(16)의 패턴을 마스크로 이용하여 제 2 도전형인 p형 불순물, 예를 들어 보론(B)을 5∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(10)의 노출된 액티브영역에 이온주입한다. 여기서, 반도체기판(10)의 표면 근처의 액티브영역이 상기 할로 이온주입에 의해 단결정실리콘층에서 선비정질층으로 이미 변형되어 있으므로 LDD영역의 이온주입 깊이가 조절될 수 있다.
도 7을 참조하면, 상기 LDD영역을 위한 이온주입이 완료되고 나면, 상기 게이트 전극(16)을 포함한 반도체기판(10)의 전면 상에 절연막, 예를 들어 질화막을 두껍게 적층하고 나서 이방성 식각특성을 갖는 에치백공정을 이용하여 상기 절연막을 처리함으로써 게이트전극(16)과 게이트 절연막(14)의 측벽에 스페이서(18)를 형성한다.
이후, 고농도의 소오스/드레인영역(S/D)을 형성하기 위해 게이트전극(16) 및 스페이서(18)를 마스크로 이용하여 반도체기판(10)의 액티브영역을 예를 들어 보론(B)을 5∼50 KeV의 에너지와 5E14∼5E15 ions/cm2의 고농도 도즈량의 조건으로 이온주입한다. 여기서, 반도체기판(10)의 표면 근처의 액티브영역이 상기 할로 이온주입에 의해 선비정질층으로 변형되어 있으므로 소오스/드레인영역(S/D)의 이온주입 깊이가 얕게 조절될 수 있다.
그런 다음, 상기 이온주입된 할로이온 및 LDD를 위한 이온과 상기 소오스/드레인영역(S/D)을 위한 이온을 900∼1100℃의 온도에서 5∼60초의 시간동안 열처리공정으로 활성화하여 확산시킨다. 따라서, 도 1에 도시된 바와 같이, LDD영역을 갖는 고농도의 소오스/드레인영역(S/D)이 게이트 전극(16)을 사이에 두고 반도체기판(10)의 액티브영역에 이격하여 형성된다. 또한, 할로이온 확산영역(20)이 상기 소오스/드레인영역(S/D)의 접합으로부터 채널 영역(11)을 향해 연장하여 형성되며 상기 게이트 전극(16)의 양측부와 일부 오버랩하며 반도체기판(10)의 벌크부분에 형성된다.
따라서, 상기 할로이온 확산영역(20)은 열처리공정 때에 상기 소오스/드레인영역(S/D)의 불순물, 즉 보론이 채널 영역(11)으로 확산하는 것을 방지함으로써 모스트랜지스터의 문턱전압(VT)의 변화를 방지하여 모스트랜지스터의 턴온 및 턴오프 동작을 용이하게 구분하고 나아가 누설전류의 증가를 방지할 수 있다. 또한, 할로이온주입에 의해 반도체기판의 액티브영역에 선비정질층을 미리 형성하므로 LDD의 접합 깊이 및 소오스/드레인영역(S/D)의 접합 깊이도 얕게 조절할 수 있다.
한편, 본 발명은 도 6의 상기 LDD영역을 형성하기 위한 보론 이온주입공정을 먼저 실시한 후에 도 4 및 도 5의 할로이온주입을 나중에 실시하는 것도 가능하다.
이하, 본 발명의 다른 실시예에 의한 반도체소자의 제조방법을 도 8 내지 도 10을 참조하여 상세히 설명하기로 한다. 본 발명의 실시예와 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 8을 참조하면, 도 2 및 도 3의 과정을 동일하게 실시하여 반도체기판(10)의 필드영역에 아이솔레이션층(12)을 형성하고 반도체기판(10)의 액티브영역 일부분 상에 게이트 절연막(14)과 게이트 전극(16)의 패턴을 형성한다.
그런 다음, LDD영역을 형성하기 위해 도 6의 과정을 동일하게 실시한다. 즉, 상기 게이트 전극(16)의 패턴을 마스크로 이용하여 예를 들어 보론(B)을 5∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 반도체기판(10)의 노출된 액티브영역에 이온주입한다.
도 9를 참조하면, 상기 LDD영역을 위한 이온주입공정이 완료되고 나면, 도 7의 과정과 동일하게 상기 게이트전극(16)과 게이트 절연막(14)의 좌, 우 양측벽에 스페이서(18)를 형성한 후 고농도의 소오스/드레인영역(S/D)을 형성하기 위해 반도체기판(10)의 액티브영역을 보론(B)을 5∼50 KeV의 에너지와 5E14∼5E15 ions/cm2의 도즈량의 조건으로 이온주입한다.
도 10을 참조하면, 상기 소오스/드레인영역(S/D)을 위한 이온입공정이 완료되고 나면, 도 4 및 도 5의 과정을 동일하게 실시하여 할로이온, 예를 들어 게르마늄(Ge)을 반도체기판(10)의 표면의 수직축에 대해 좌측에서 우측으로의 방향 및 우측에서 좌측으로의 방향으로 하향 경사진 5∼30°의 틸트각의 조건에서 이온주입한다.
이후, 상기 이온주입된 할로이온 및 LDD를 위한 이온과 소오스/드레인영역(S/D)을 위한 이온을 900∼1100℃의 온도에서 5∼60초의 시간동안 열처리공정으로 활성화하여 확산시킨다. 따라서, 도 1에 도시된 바와 같은 반도체소자를 완성한다.
이하, 본 발명의 또 다른 실시예를 도 11 내지 도 13을 참조하여 상세히 설명하기로 한다. 본 발명의 실시예와 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 11을 참조하면, 먼저, 도 2에서 언급한 바와 같이, 상기 반도체기판(10)의 필드영역에 아이솔레이션층(12)을 형성한다. 상기 아이솔레이션층(12)의 형성이 완료되고 나면, 상기 반도체기판(10)의 액티브영역에 할로이온, 예를 들어 게르마늄(Ge) 이온을 10∼50 KeV의 에너지와 1E13∼5E14 ions/cm2의 도즈량의 조건으로 이온주입하여 반도체기판(10)의 노출된 액티브영역을 단결정실리콘층에서 선비정질층으로 변형시킨다. 이때, 상기 게르마늄(Ge) 이온을 액티브영역의 표면에 대하여 0°의 틸트각으로 이온주입한다.
도 12를 참조하면, 상기 게르마늄(Ge) 이온의 이온주입이 완료되고 나면, 상기 반도체기판(10)의 액티브영역 상에 게이트 절연막(14), 예를 들어 게이트 산화막을 성장시킨다.
이어서, 상기 게이트 절연막(14) 상에 게이트 전극(16)을 위한 도전층을 적층한 후 사진식각공정을 이용하여 게이트 전극(16) 및 게이트 절연막(14)의 패턴을 형성한다.
상기 게이트 전극(16)의 패턴이 형성되고 나면, LDD영역을 형성하기 위해 상기 게이트 전극(16)의 패턴을 마스크로 이용하여 반도체기판(10)의 노출된 액티브영역에 예를 들어 보론(B)을 5∼50 KeV의 에너지와 1E14∼1E15 ions/cm2의 도즈량의 조건으로 이온주입한다.
도 13을 참조하면, 상기 LDD영역을 위한 이온주입공정이 완료되고 나면, 상기 게이트 전극(16) 및 게이트 절연막(14)의 패턴 좌, 우 양측벽에 스페이서(18)를 형성한다.
상기 스페이서(18)가 형성되고 나면, 고농도의 소오스/드레인영역(S/D)을 형성하기 위해 도 7의 과정과 동일하게 실시하여 반도체기판(10)의 액티브영역을 보론(B)을 5∼50 KeV의 에너지와 5E14∼5E15 ions/cm2의 도즈량의 조건으로 이온주입한다. 그런 다음, 상기 이온주입된 할로이온 및 LDD를 위한 이온과 상기 소오스/드레인영역(S/D)을 위한 이온을 900∼1100℃의 온도에서 5∼60초의 시간동안 열처리공정으로 활성화하여 확산시킨다. 따라서, 도 1에 도시된 바와 같은 반도체소자가 완성된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자 및 그 제조방법은 LDD영역을 갖는 소오스/드레인영역(S/D)이 반도체기판의 게이트 전극을 사이에 두고 반도체기판의 액티브영역에 형성되고, 상기 소오스/드레인영역(S/D)의 접합으로부터 게이트전극의 양측단부로 연장하여 형성되며 게르마늄(Ge)과 같은 이온이 할로(Halo) 이온주입되어 확산된다. 또한, 상기 할로이온이 반도체기판의 표면의 수직축에 대해 틸트각을 가지며 좌측에서 우측으로 하향 경사지게 이온주입되고 아울러 우측에서 좌측으로 하향 경사지게 이온주입된다.
따라서, 상기 할로이온의 확산영역은 상기 소오스/드레인영역(S/D)의 형성을 위한 열처리 때에 소오스/드레인영역(S/D) 내의 불순물이 채널 영역으로 확산하는 것을 방지한다. 이는 모스 트랜지스터의 문턱전압(VT)의 변화를 방지하여 모스트랜지스터의 턴온 및 턴오프 동작을 용이하게 구분하고 나아가 누설전류의 증가를 방지할 수 있다. 그 결과, 반도체소자의 전기적 특성이 향상된다.
또한, 할로이온주입에 의해 반도체기판의 액티브영역에 선비정질층이 미리 형성되므로 LDD의 접합 깊이 및 소오스/드레인영역(S/D)의 접합 깊이도 얕게 조절할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (11)
- 액티브영역을 갖는 제 1 도전형 반도체기판;상기 액티브영역 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극 및 게이트 절연막의 양측벽에 형성된 절연 재질의 스페이서;상기 게이트 전극을 사이에 두고 이격하며 상기 액티브영역에 형성된, LDD(Lightly Doped Drain) 영역을 갖는 제 2 도전형 소오스/드레인영역; 및상기 소오스/드레인영역의 불순물이 상기 소오스/드레인영역 사이의 채널 영역으로 확산하는 것을 방지하기 위해 상기 소오스/드레인영역의 접합으로부터 각각 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 형성된 할로이온 확산영역을 포함하는 반도체소자.
- 제 1 항에 있어서, 상기 할로이온이 게르마늄(Ge), 실리콘(Si), 인(p) 및 인듐(In) 중 어느 하나인 것을 특징으로 하는 반도체소자.
- 제 1 도전형 반도체기판의 액티브영역의 일부분 상에 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계;하기의 열처리 때에 하기의 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 상기 게이트 전극과 상기 게이트 절연막을 마스크로 이용하여 할로(Halo) 이온을 제 1 틸트각과, 상기 제 1 틸트각의 방향과 반대되는 제 2 틸트각으로 하향 경사지게 상기 액티브영역에 이온주입하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계;상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계;상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 및상기 이온주입된 이온들을 열처리하여 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 할로이온을 상기 제 1 틸트각으로 이온주입하는 과정과 상기 제 2 틸트각으로 이온주입하는 과정을 순번으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 할로이온을 상기 제 1 틸트각으로 이온주입하는 과정과 상기 제 2 틸트각으로 이온주입하는 과정을 교번으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 할로이온으로서 게르마늄(Ge), 실리콘(Si), 인(p) 및 인듐(In) 중 어느 하나를 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 틸트각과 상기 제 2 틸트각을 5∼30°의 범위로 결정하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 도전형 반도체기판의 액티브영역의 일부분 상에 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계;상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계;상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계;하기의 열처리 때에 상기 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 상기 게이트 전극과 상기 게이트 절연막 및 상기 스페이서를 마스크로 이용하여 할로(Halo) 이온을 제 1 틸트각과, 상기 제 1 틸트각의 방향과 반대되는 제 2 틸트각으로 하향 경사지게 상기 액티브영역에 이온주입하는 단계; 및상기 이온주입된 이온들을 열처리하여 상기 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 하기의 열처리 때에 하기의 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 할로(Halo) 이온을 소정의 틸트각으로 제 1 도전형 반도체기판의 액티브영역에 이온주입하는 단계;상기 액티브영역의 일부분 상에 상기 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계;상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계;상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 상기 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 및상기 이온주입된 이온들을 열처리하여 상기 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제 9 항에 있어서, 상기 틸트각이 0°로 결정하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 도전형 반도체기판의 액티브영역의 일부분 상에 게이트 절연막의 패턴과 그 위의 게이트 절연막의 패턴을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 액티브영역에 LDD(Lightly Doped Drain) 영역을 위한 제 2 도전형 불순물을 이온주입하는 단계;하기의 열처리 때에 하기의 소오스/드레인영역의 제 2 도전형 불순물이 채널영역으로 확산하는 것을 사전에 방지하기 위해 상기 게이트 전극과 상기 게이트 절연막을 마스크로 이용하여 할로(Halo) 이온을 제 1 틸트각과, 상기 제 1 틸트각의 방향과 반대되는 제 2 틸트각으로 하향 경사지게 상기 액티브영역에 이온주입하는 단계;상기 게이트 전극 및 상기 게이트 절연막의 양측벽에 절연 재질의 스페이서를 형성하는 단계;상기 게이트 전극 및 상기 게이트 절연막과 상기 스페이서를 마스크로 이용하여 소오스/드레인영역을 위한 제 2 도전형 불순물을 고농도로 이온주입하는 단계; 및상기 이온주입된 이온들을 열처리하여 LDD영역과 소오스/드레인영역을 형성함과 아울러 상기 소오스/드레인영역의 접합으로부터 상기 게이트전극의 양측단부로 연장하며 상기 반도체기판의 벌크부분에 할로이온 확산영역을 형성하는 단계를 포함하는 반도체소자의 제조방법.
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