JPH09289315A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09289315A JPH09289315A JP10028296A JP10028296A JPH09289315A JP H09289315 A JPH09289315 A JP H09289315A JP 10028296 A JP10028296 A JP 10028296A JP 10028296 A JP10028296 A JP 10028296A JP H09289315 A JPH09289315 A JP H09289315A
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Abstract
(57)【要約】
【課題】 ポケット拡散層を形成することによるソース
・ドレインと半導体基板間の接合容量増加を軽減する半
導体装置の製造方法を提供する。 【解決手段】 ゲート電極部２を形成し、ゲート電極部
２に隣接した、大傾角イオン注入時のイオン注入マスク
とするフォトレジストパターン３１を形成し、ゲート電
極２とフォトレジストパターン３１とを大傾角イオン注
入時のマスクとして、大傾角イオン注入１８を行い、ポ
ケット拡散層３２ａを形成する。 【効果】 高速化、低消費電力化した半導体装置の作製
が可能となる。
・ドレインと半導体基板間の接合容量増加を軽減する半
導体装置の製造方法を提供する。 【解決手段】 ゲート電極部２を形成し、ゲート電極部
２に隣接した、大傾角イオン注入時のイオン注入マスク
とするフォトレジストパターン３１を形成し、ゲート電
極２とフォトレジストパターン３１とを大傾角イオン注
入時のマスクとして、大傾角イオン注入１８を行い、ポ
ケット拡散層３２ａを形成する。 【効果】 高速化、低消費電力化した半導体装置の作製
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、ＭＯＳトランジスタのソー
ス・ドレイン層の接合容量を低減した半導体装置の製造
方法に関する。
法に関し、さらに詳しくは、ＭＯＳトランジスタのソー
ス・ドレイン層の接合容量を低減した半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタの半導体装置
は益々微細化が進み、ＭＯＳトランジスタのゲート電極
長はハーフミクロン以下となってきている。このゲート
電極長がハーフミクロン以下となってくると、所謂ショ
ートチャネル効果が発生し、種々の特性上の問題が起こ
る。このショートチャネル効果の一つとして、ゲート電
極長が短くなるにつれて、しきい値電圧ＶTHが低下する
問題である。このショートチャネル効果によるしきい値
電圧ＶTHのゲート電極長依存性を抑える方法として、大
傾角イオン注入によるパンチスルー防止用拡散層、所謂
ポケット拡散層を形成する方法がある。このポケット拡
散層形成のための、大傾角イオン注入の角度、イオン注
入エネルギー、ドーズ量を最適化することで、ゲート電
極長がより短い範囲までしきい値電圧ＶTHのゲート電極
長依存性のほとんど無いＭＯＳトランジスタが形成でき
る。因みに、ポケット拡散層のドーズ量だけで見ると、
ドーズ量を増加させるとしきい値電圧ＶTHのゲート電極
長依存性のほとんど無い範囲が広がり、あまりドーズ量
を多くすると、ゲート電極長が短くなるほどしきい値電
圧ＶTHが大きくなり、しきい値電圧ＶTHのゲート電極長
依存性のほとんど無い範囲が逆に狭くなる。
は益々微細化が進み、ＭＯＳトランジスタのゲート電極
長はハーフミクロン以下となってきている。このゲート
電極長がハーフミクロン以下となってくると、所謂ショ
ートチャネル効果が発生し、種々の特性上の問題が起こ
る。このショートチャネル効果の一つとして、ゲート電
極長が短くなるにつれて、しきい値電圧ＶTHが低下する
問題である。このショートチャネル効果によるしきい値
電圧ＶTHのゲート電極長依存性を抑える方法として、大
傾角イオン注入によるパンチスルー防止用拡散層、所謂
ポケット拡散層を形成する方法がある。このポケット拡
散層形成のための、大傾角イオン注入の角度、イオン注
入エネルギー、ドーズ量を最適化することで、ゲート電
極長がより短い範囲までしきい値電圧ＶTHのゲート電極
長依存性のほとんど無いＭＯＳトランジスタが形成でき
る。因みに、ポケット拡散層のドーズ量だけで見ると、
ドーズ量を増加させるとしきい値電圧ＶTHのゲート電極
長依存性のほとんど無い範囲が広がり、あまりドーズ量
を多くすると、ゲート電極長が短くなるほどしきい値電
圧ＶTHが大きくなり、しきい値電圧ＶTHのゲート電極長
依存性のほとんど無い範囲が逆に狭くなる。
【０００３】上記のポケット拡散層を用いたしきい値電
圧ＶTHのゲート電極長依存性を抑える方法による、従来
の半導体装置の製造方法を図２を参照して説明する。ま
ず、図２（ａ）に示すように、素子分離領域のＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）膜１２、Ｎ型ＭＯＳトランジスタ部１等の素子
部のＰウェルやＮウェル（図示省略）を形成した半導体
基板１１にゲート酸化膜１３を形成する。その後ゲート
電極１４となるポリシリコン膜１４ａとタングステンシ
リサイド膜１４ｂおよびゲート電極１４上の絶縁膜１５
と堆積し、これら絶縁膜１５、タングステンシリサイド
膜１４ｂ、ポリシリコン膜１４ａおよび酸化膜１３をパ
ターニングして、ゲート電極部２を形成する。
圧ＶTHのゲート電極長依存性を抑える方法による、従来
の半導体装置の製造方法を図２を参照して説明する。ま
ず、図２（ａ）に示すように、素子分離領域のＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）膜１２、Ｎ型ＭＯＳトランジスタ部１等の素子
部のＰウェルやＮウェル（図示省略）を形成した半導体
基板１１にゲート酸化膜１３を形成する。その後ゲート
電極１４となるポリシリコン膜１４ａとタングステンシ
リサイド膜１４ｂおよびゲート電極１４上の絶縁膜１５
と堆積し、これら絶縁膜１５、タングステンシリサイド
膜１４ｂ、ポリシリコン膜１４ａおよび酸化膜１３をパ
ターニングして、ゲート電極部２を形成する。
【０００４】次に、半導体基板１１面に対してほぼ垂直
な角度で、Ａｓイオン注入１６をソース・ドレイン部３
に行い、後述するＬＤＤ層１７ａとなるＡｓイオン注入
層１７を形成する。続いて、ゲート電極部２の左右、即
ちソース・ドレイン部３のソース側やドレイン側より、
半導体基板１１面の垂直方向より約３０度程傾けた注入
角度を持つ、Ｂイオンによる大傾角イオン注入１８を行
い、後述するポケット拡散層１９ａとなるＢイオン注入
層１９を形成する。
な角度で、Ａｓイオン注入１６をソース・ドレイン部３
に行い、後述するＬＤＤ層１７ａとなるＡｓイオン注入
層１７を形成する。続いて、ゲート電極部２の左右、即
ちソース・ドレイン部３のソース側やドレイン側より、
半導体基板１１面の垂直方向より約３０度程傾けた注入
角度を持つ、Ｂイオンによる大傾角イオン注入１８を行
い、後述するポケット拡散層１９ａとなるＢイオン注入
層１９を形成する。
【０００５】次に、図２（ｂ）に示すように、ＣＶＤ法
によりＣＶＤ酸化膜を堆積し、その後異方性プラズマエ
ッチングによるＣＶＤ酸化膜のエッチバックをしてゲー
ト電極部２の側壁部にサイドウォール酸化膜２０を形成
する。その後、Ａｓイオンを用い、半導体基板１１面に
対してほぼ垂直のＡｓイオン注入２１を行い、ソース・
ドレイン部３に、後述するソース・ドレイン層２２ａと
なるＡｓイオン注入層２２を形成する。
によりＣＶＤ酸化膜を堆積し、その後異方性プラズマエ
ッチングによるＣＶＤ酸化膜のエッチバックをしてゲー
ト電極部２の側壁部にサイドウォール酸化膜２０を形成
する。その後、Ａｓイオンを用い、半導体基板１１面に
対してほぼ垂直のＡｓイオン注入２１を行い、ソース・
ドレイン部３に、後述するソース・ドレイン層２２ａと
なるＡｓイオン注入層２２を形成する。
【０００６】次に、上記の各イオン注入層の活性化を行
うため、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法を用いた熱処理を行う。この熱処理
後、上記の各イオン注入層は図２（ｃ）に示すような層
構造、即ちＡｓイオンのＮ型不純物によるＬＤＤ層１６
ａ部を持つソース・ドレイン層２２ａと、このソース・
ドレイン層２２ａを取り囲むＢイオンのＰ型不純物にる
パンチスルー防止用拡散層、所謂ポケット拡散層１９ａ
が形成される。この後は、図面を省略するが、層間絶縁
膜の堆積、コンタクトホールの形成、電極配線形成、パ
ッシベーション膜堆積、パッド部窓明け等を行って、半
導体装置を作製する。
うため、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法を用いた熱処理を行う。この熱処理
後、上記の各イオン注入層は図２（ｃ）に示すような層
構造、即ちＡｓイオンのＮ型不純物によるＬＤＤ層１６
ａ部を持つソース・ドレイン層２２ａと、このソース・
ドレイン層２２ａを取り囲むＢイオンのＰ型不純物にる
パンチスルー防止用拡散層、所謂ポケット拡散層１９ａ
が形成される。この後は、図面を省略するが、層間絶縁
膜の堆積、コンタクトホールの形成、電極配線形成、パ
ッシベーション膜堆積、パッド部窓明け等を行って、半
導体装置を作製する。
【０００７】しかし、上記のような製造方法で作製され
たＮ型ＭＯＳトランジスタは、ソース・ドレイン層２１
ａと半導体基板１１間に半導体基板１１の不純物濃度よ
り高濃度のポケット拡散層２３が挿入されるので、ソー
ス・ドレイン層２２と半導体基板１１間の接合容量が増
加するという問題が起こる。
たＮ型ＭＯＳトランジスタは、ソース・ドレイン層２１
ａと半導体基板１１間に半導体基板１１の不純物濃度よ
り高濃度のポケット拡散層２３が挿入されるので、ソー
ス・ドレイン層２２と半導体基板１１間の接合容量が増
加するという問題が起こる。
【０００８】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、ポケット拡散層を
形成することによるソース・ドレイン層と半導体基板間
の接合容量増加を軽減する半導体装置の製造方法を提供
することを目的とする。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、ポケット拡散層を
形成することによるソース・ドレイン層と半導体基板間
の接合容量増加を軽減する半導体装置の製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、大傾角イオン注入によりパンチスルー防止用拡散
層を形成する工程を有する半導体装置の製造方法におい
て、ゲート酸化膜、ゲート電極およびゲート電極上の絶
縁膜から成るゲート電極部を形成する工程と、ゲート電
極部に隣接した、大傾角イオン注入時のイオン注入マス
クとするフォトレジストパターンを形成する工程と、ゲ
ート電極部とフォトレジストパターンを、大傾角イオン
注入時のイオン注入マスクとしてイオン注入する工程と
を有することを特徴とするものである。
造方法は、上述の課題を解決するために提案するもので
あり、大傾角イオン注入によりパンチスルー防止用拡散
層を形成する工程を有する半導体装置の製造方法におい
て、ゲート酸化膜、ゲート電極およびゲート電極上の絶
縁膜から成るゲート電極部を形成する工程と、ゲート電
極部に隣接した、大傾角イオン注入時のイオン注入マス
クとするフォトレジストパターンを形成する工程と、ゲ
ート電極部とフォトレジストパターンを、大傾角イオン
注入時のイオン注入マスクとしてイオン注入する工程と
を有することを特徴とするものである。
【００１０】本発明によれば、大傾角イオン注入法によ
るポケット拡散層をゲート電極部とフォトレジストパタ
ーンとによるイオン注入のマスク効果を利用して、パン
チスルー防止用拡散層、所謂ポケット拡散層がＬＤＤ層
と高濃度のソース・ドレイン層とで成るソースとドレイ
ンの対向する部分のみを取り囲むように形成すること
で、ショートチャネル効果によるしきい値電圧低減抑止
の従来効果を保持しながら、ソース・ドレイン層領域内
にポケット拡散層が形成されない領域を持たせることが
できる。従って、ソース・ドレイン層と半導体基板間の
接合容量増加を軽減させることが可能となる。
るポケット拡散層をゲート電極部とフォトレジストパタ
ーンとによるイオン注入のマスク効果を利用して、パン
チスルー防止用拡散層、所謂ポケット拡散層がＬＤＤ層
と高濃度のソース・ドレイン層とで成るソースとドレイ
ンの対向する部分のみを取り囲むように形成すること
で、ショートチャネル効果によるしきい値電圧低減抑止
の従来効果を保持しながら、ソース・ドレイン層領域内
にポケット拡散層が形成されない領域を持たせることが
できる。従って、ソース・ドレイン層と半導体基板間の
接合容量増加を軽減させることが可能となる。
【００１１】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図２中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図２中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１２】本実施例は半導体装置の製造方法に本発明
を適用した例であり、これを図１を参照して説明する。
まず、図１（ａ）に示すように、素子分離領域のＬＯＣ
ＯＳ酸化膜１２、Ｎ型ＭＯＳトランジスタ部１ａ、１ｂ
等の半導体装置の素子部のＰウェールやＮウェール（図
示省略）を形成した半導体基板１１に膜厚約１０ｎｍの
ゲート酸化膜１３を形成する。その後ゲート電極１４と
する、例えば膜厚約１００ｎｍのポリシリコン膜１４ａ
と膜厚約１００ｎｍのタングステンシリサイド膜１４ｂ
とを堆積し、更にその後、ゲート電極１４上の絶縁膜と
して、例えばＣＶＤ法によるＣＶＤ酸化膜１５を膜厚約
３００ｎｍ程堆積する。
を適用した例であり、これを図１を参照して説明する。
まず、図１（ａ）に示すように、素子分離領域のＬＯＣ
ＯＳ酸化膜１２、Ｎ型ＭＯＳトランジスタ部１ａ、１ｂ
等の半導体装置の素子部のＰウェールやＮウェール（図
示省略）を形成した半導体基板１１に膜厚約１０ｎｍの
ゲート酸化膜１３を形成する。その後ゲート電極１４と
する、例えば膜厚約１００ｎｍのポリシリコン膜１４ａ
と膜厚約１００ｎｍのタングステンシリサイド膜１４ｂ
とを堆積し、更にその後、ゲート電極１４上の絶縁膜と
して、例えばＣＶＤ法によるＣＶＤ酸化膜１５を膜厚約
３００ｎｍ程堆積する。
【００１３】次に、フォトリソグラフィ技術を用いて上
記のＣＶＤ酸化膜１５、タングステンシリサイド膜１４
ｂ、ポリシリコン膜１４ａおよびゲート酸化膜１３をパ
ターニングして、ゲート電極部２を形成する。その後、
フォトレジストを塗布し、このフォトレジストをパター
ニングし、後述するポケット拡散層３２ａを形成するた
めの大傾角イオン注入用マスクとするフォトレジストパ
ターン３１を形成する。このフォトレジストパターン３
１は、フォトレジストパターン３１側壁がゲート電極部
２側壁より距離Ｌだけ離すように形成されており、この
距離Ｌとフォトレジストパターン３１の高さＨと大傾角
イオン注入の注入角度θの間に次式が成り立つようにす
る。 Ｌ≒Ｈ×ｔａｎθ なお、上式のより正確な近似式は次式となる。 Ｌ−ｗ≒Ｈ×ｔａｎθ ここで、ｗは後述するサイドウォール酸化膜５５底部の
幅である。なおここで、注入角度θとしては、より短い
ゲート電極長までショートチャネル効果によるしきい値
電圧ＶTHのゲート電極長依存性をほぼ一定に抑えるポケ
ット拡散層形成の最適イオン注入条件より得られる注入
角度とするのが通常である。従って、上記の式より明ら
かなように、フォトレジストパターン３１の高さＨ、即
ちフォトレジストの塗布膜厚が厚くなるほど、フォトレ
ジストパターン３１側壁とゲート電極部２側壁間の距離
Ｌは長くする必要がある。
記のＣＶＤ酸化膜１５、タングステンシリサイド膜１４
ｂ、ポリシリコン膜１４ａおよびゲート酸化膜１３をパ
ターニングして、ゲート電極部２を形成する。その後、
フォトレジストを塗布し、このフォトレジストをパター
ニングし、後述するポケット拡散層３２ａを形成するた
めの大傾角イオン注入用マスクとするフォトレジストパ
ターン３１を形成する。このフォトレジストパターン３
１は、フォトレジストパターン３１側壁がゲート電極部
２側壁より距離Ｌだけ離すように形成されており、この
距離Ｌとフォトレジストパターン３１の高さＨと大傾角
イオン注入の注入角度θの間に次式が成り立つようにす
る。 Ｌ≒Ｈ×ｔａｎθ なお、上式のより正確な近似式は次式となる。 Ｌ−ｗ≒Ｈ×ｔａｎθ ここで、ｗは後述するサイドウォール酸化膜５５底部の
幅である。なおここで、注入角度θとしては、より短い
ゲート電極長までショートチャネル効果によるしきい値
電圧ＶTHのゲート電極長依存性をほぼ一定に抑えるポケ
ット拡散層形成の最適イオン注入条件より得られる注入
角度とするのが通常である。従って、上記の式より明ら
かなように、フォトレジストパターン３１の高さＨ、即
ちフォトレジストの塗布膜厚が厚くなるほど、フォトレ
ジストパターン３１側壁とゲート電極部２側壁間の距離
Ｌは長くする必要がある。
【００１４】次に、Ａｓイオンを用い、イオン注入エネ
ルギーは約２５ｋｅＶ、ドーズ量は約５Ｅ１３／ｃｍ2
とし、半導体基板１１に対してほぼ垂直のＡｓイオン注
入１６を行い、後述するＬＤＤ層１７ａとなるＡｓイオ
ン注入層１７を形成する。その後、Ｂイオンを用い、エ
ネルギーは約３０ｋｅＶ、ドーズ量は約５Ｅ１２／ｃｍ
2 とし、大傾角イオン注入１８を、例えばイオン注入角
度約４５°と約−４５°としてソース側とドレイン側よ
り行い、Ｂイオン注入層３２を形成する。このＢイオン
注入層３２は、図１（ａ）に示す如く、フォトレジスト
パターン３１とゲート電極部２が大傾角イオン注入１８
のマスクとなるため、ゲート電極部２側壁下の半導体基
板１１部近傍にのみ形成される。
ルギーは約２５ｋｅＶ、ドーズ量は約５Ｅ１３／ｃｍ2
とし、半導体基板１１に対してほぼ垂直のＡｓイオン注
入１６を行い、後述するＬＤＤ層１７ａとなるＡｓイオ
ン注入層１７を形成する。その後、Ｂイオンを用い、エ
ネルギーは約３０ｋｅＶ、ドーズ量は約５Ｅ１２／ｃｍ
2 とし、大傾角イオン注入１８を、例えばイオン注入角
度約４５°と約−４５°としてソース側とドレイン側よ
り行い、Ｂイオン注入層３２を形成する。このＢイオン
注入層３２は、図１（ａ）に示す如く、フォトレジスト
パターン３１とゲート電極部２が大傾角イオン注入１８
のマスクとなるため、ゲート電極部２側壁下の半導体基
板１１部近傍にのみ形成される。
【００１５】次に、図１（ｂ）に示すように、フォトレ
ジストパターン３１を除去した後、従来例と同様にして
ＣＶＤ法によるＣＶＤ酸化膜を膜厚約２００ｎｍ程堆積
し、その後異方性プラズマエッチングによりＣＶＤ酸化
膜をエッチバックする。これにより、ゲート電極部２側
壁にサイドウォール酸化膜２０が形成される。その後Ａ
ｓイオンを用い、イオン注入エネルギーは約３０ｋｅ
Ｖ、ドーズ量は５Ｅ１５／ｃｍ2 とし、半導体基板１１
に対してほぼ垂直のＡｓイオン注入２１を行い、Ａｓイ
オン注入層２２を形成する。
ジストパターン３１を除去した後、従来例と同様にして
ＣＶＤ法によるＣＶＤ酸化膜を膜厚約２００ｎｍ程堆積
し、その後異方性プラズマエッチングによりＣＶＤ酸化
膜をエッチバックする。これにより、ゲート電極部２側
壁にサイドウォール酸化膜２０が形成される。その後Ａ
ｓイオンを用い、イオン注入エネルギーは約３０ｋｅ
Ｖ、ドーズ量は５Ｅ１５／ｃｍ2 とし、半導体基板１１
に対してほぼ垂直のＡｓイオン注入２１を行い、Ａｓイ
オン注入層２２を形成する。
【００１６】次に、上記の各イオン注入層の活性化を行
うため、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）法を用いた熱処理を、約１０００°Ｃで２０ｓ
ｅｃ程度行う。この熱処理後、イオン注入層は図１
（ｃ）に示すような層構造、即ちＡｓイオンのＮ型不純
物によるＬＤＤ層１８ａ部を持つソース・ドレイン層２
１が形成され、ＢイオンのＰ型不純物によるパンチスル
ー防止用拡散層、所謂ポケット拡散層３２ａが形成され
る。この熱処理後、図１（ｃ）に示す如く、ＬＤＤ層１
８ａ部を持つソース・ドレイン層２２ａの接合部には、
ポケット拡散層３２ａと接するＳ1 領域部と、半導体基
板１１と直接に接するＳ2 領域部とができる。ポケット
拡散層３２ａ部の濃度は半導体基板１１の濃度より高い
ので、Ｓ1 領域部の単位面積当たりの接合容量は、Ｓ2
領域部の単位面積当たりの接合容量より大きくなる。従
って、ポケット拡散層３２ａを用いたＮ型ＭＯＳトラン
ジスタ１のソース・ドレイン層２２ａの接合容量は、従
来のＭＯＳトランジスタ１のソース・ドレイン層２２ａ
（図２参照）に比較して減少する。
うため、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）法を用いた熱処理を、約１０００°Ｃで２０ｓ
ｅｃ程度行う。この熱処理後、イオン注入層は図１
（ｃ）に示すような層構造、即ちＡｓイオンのＮ型不純
物によるＬＤＤ層１８ａ部を持つソース・ドレイン層２
１が形成され、ＢイオンのＰ型不純物によるパンチスル
ー防止用拡散層、所謂ポケット拡散層３２ａが形成され
る。この熱処理後、図１（ｃ）に示す如く、ＬＤＤ層１
８ａ部を持つソース・ドレイン層２２ａの接合部には、
ポケット拡散層３２ａと接するＳ1 領域部と、半導体基
板１１と直接に接するＳ2 領域部とができる。ポケット
拡散層３２ａ部の濃度は半導体基板１１の濃度より高い
ので、Ｓ1 領域部の単位面積当たりの接合容量は、Ｓ2
領域部の単位面積当たりの接合容量より大きくなる。従
って、ポケット拡散層３２ａを用いたＮ型ＭＯＳトラン
ジスタ１のソース・ドレイン層２２ａの接合容量は、従
来のＭＯＳトランジスタ１のソース・ドレイン層２２ａ
（図２参照）に比較して減少する。
【００１７】この後は、図面を省略するが、層間絶縁膜
の堆積、コンタクトホールの形成、電極配線形成、パッ
シベーション膜堆積、パッド部窓明け等を行って、半導
体装置を作製する。
の堆積、コンタクトホールの形成、電極配線形成、パッ
シベーション膜堆積、パッド部窓明け等を行って、半導
体装置を作製する。
【００１８】なお、図面は省略するが、２個以上のゲー
ト電極部２が並んで配列され、一方のＭＯＳトランジス
タのドレインが他のＭＯＳトランジスタのソースとなる
ＭＯＳトランジスタ配置構成領域においても、並んで配
列された隣り合うゲート電極部２間の間隔Ｌ1 とゲート
電極部２の高さＨ1 と大傾角イオン注入１８の注入角度
θとの間に、Ｈ1 ×ｔａｎθ＜Ｌ1 ＜２Ｈ1 ×ｔａｎθ
の関係があれば、このようなＭＯＳトランジスタ配置構
成領域では、ポケット拡散層が形成されない領域がで
き、接合容量が軽減される。
ト電極部２が並んで配列され、一方のＭＯＳトランジス
タのドレインが他のＭＯＳトランジスタのソースとなる
ＭＯＳトランジスタ配置構成領域においても、並んで配
列された隣り合うゲート電極部２間の間隔Ｌ1 とゲート
電極部２の高さＨ1 と大傾角イオン注入１８の注入角度
θとの間に、Ｈ1 ×ｔａｎθ＜Ｌ1 ＜２Ｈ1 ×ｔａｎθ
の関係があれば、このようなＭＯＳトランジスタ配置構
成領域では、ポケット拡散層が形成されない領域がで
き、接合容量が軽減される。
【００１９】上記のようにしてＮ型ＭＯＳトランジスタ
を製作によれば、半導体基板１１部の不純物濃度より大
きな濃度であるポケット拡散層４１を、ソース・ドレイ
ン部３のソースとドレインとが対向する部分にのみ形成
するため、ソース・ドレイン層２２と半導体基板１１間
の接合容量が低減される。従って、半導体装置の高速化
と低消費電力化が可能となる。
を製作によれば、半導体基板１１部の不純物濃度より大
きな濃度であるポケット拡散層４１を、ソース・ドレイ
ン部３のソースとドレインとが対向する部分にのみ形成
するため、ソース・ドレイン層２２と半導体基板１１間
の接合容量が低減される。従って、半導体装置の高速化
と低消費電力化が可能となる。
【００２０】なお、上述した半導体装置の製造方法はＮ
型ＭＯＳトランジスタの形成に関して説明したが、Ｐ型
ＭＯＳトランジスタの形成に対しても、イオン注入時の
不純物を変えることでＰ型ＭＯＳトランジスタが形成で
き、Ｎ型とＰ型ＭＯＳトランジスタとが同時形成される
ＣＭＯＳ半導体装置の形成には上述したＮ型 ＭＯＳト
ランジスタの製造工程にＰ型ＭＯＳトランジスタの形成
工程を随時追加すれば、ＣＭＯＳ半導体装置が形成でき
る。
型ＭＯＳトランジスタの形成に関して説明したが、Ｐ型
ＭＯＳトランジスタの形成に対しても、イオン注入時の
不純物を変えることでＰ型ＭＯＳトランジスタが形成で
き、Ｎ型とＰ型ＭＯＳトランジスタとが同時形成される
ＣＭＯＳ半導体装置の形成には上述したＮ型 ＭＯＳト
ランジスタの製造工程にＰ型ＭＯＳトランジスタの形成
工程を随時追加すれば、ＣＭＯＳ半導体装置が形成でき
る。
【００２１】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、ゲート電極として、ポリシリコ膜とタングステン
シリサイド膜のポリサイド電極を用いたが、その他の高
融点金属を用いたポリサイド膜や高融点金属のシリサイ
ド膜、ポリシリコン膜等を用いたゲート電極としてもよ
い。その他、本発明の技術的思想の範囲内で、プロセス
条件は適宜変更が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、ゲート電極として、ポリシリコ膜とタングステン
シリサイド膜のポリサイド電極を用いたが、その他の高
融点金属を用いたポリサイド膜や高融点金属のシリサイ
ド膜、ポリシリコン膜等を用いたゲート電極としてもよ
い。その他、本発明の技術的思想の範囲内で、プロセス
条件は適宜変更が可能である。
【００２２】
【発明の効果】以上の説明から明らかなように、ポケッ
ト拡散層を形成したＭＯＳトランジスタのソース・ドレ
イン層と半導体基板間の接合容量低減が可能となり、従
って高速化、低消費電力化した半導体装置の作製が可能
となる。
ト拡散層を形成したＭＯＳトランジスタのソース・ドレ
イン層と半導体基板間の接合容量低減が可能となり、従
って高速化、低消費電力化した半導体装置の作製が可能
となる。
【図１】本発明を適用した実施例１の工程を工程順に説
明するための、ゲート電極長の異なるＮ型ＭＯＳトラン
ジスタの概略断面図で、（ａ）はフォトレジストパター
ンをマスクとして大傾角イオン注入によるポケット拡散
層を形成するためのＢイオン注入層を形成した状態、
（ｂ）はサイドウォール酸化膜を形成し、その後ソース
・ドレイン層を形成した状態、（ｃ）は各イオン注入層
のイオン活性化のための熱処理をした状態である。
明するための、ゲート電極長の異なるＮ型ＭＯＳトラン
ジスタの概略断面図で、（ａ）はフォトレジストパター
ンをマスクとして大傾角イオン注入によるポケット拡散
層を形成するためのＢイオン注入層を形成した状態、
（ｂ）はサイドウォール酸化膜を形成し、その後ソース
・ドレイン層を形成した状態、（ｃ）は各イオン注入層
のイオン活性化のための熱処理をした状態である。
【図２】従来例の工程を工程順に説明するための、Ｎ型
ＭＯＳトランジスタの概略断面図で、（ａ）は大傾角イ
オン注入によるポケット拡散層を形成するためのＢイオ
ン注入層を形成した状態、（ｂ）はサイドウォール酸化
膜を形成し、その後ソース・ドレイン層を形成した状
態、（ｃ）は各イオン注入層のイオン活性化のための熱
処理をした状態である。
ＭＯＳトランジスタの概略断面図で、（ａ）は大傾角イ
オン注入によるポケット拡散層を形成するためのＢイオ
ン注入層を形成した状態、（ｂ）はサイドウォール酸化
膜を形成し、その後ソース・ドレイン層を形成した状
態、（ｃ）は各イオン注入層のイオン活性化のための熱
処理をした状態である。
１…Ｎ型ＭＯＳトランジスタ部、２…ゲート電極部、１
１…半導体基板、１２…ＬＯＣＯＳ膜、１３…ゲート酸
化膜、１４…ゲート電極、１４ａ…ポリシリコン膜、１
４ｂ…タングステンシリサイド膜、１５…ＣＶＤ酸化
膜、１６…Ａｓイオン注入、１７…Ａｓイオン注入層、
１７ａ…ＬＤＤ層、１８…大傾角イオン注入、１９…Ｂ
イオン注入層、１９ａ…ポケット拡散層、２０…サイド
ウォール酸化膜、２１…Ａｓイオン注入、２２…Ａｓイ
オン注入層、２２ａ…ソース・ドレイン層、３１…フォ
トレジストパターン、３２…Ｂイオン注入層、３２ａ…
ポケット拡散層
１…半導体基板、１２…ＬＯＣＯＳ膜、１３…ゲート酸
化膜、１４…ゲート電極、１４ａ…ポリシリコン膜、１
４ｂ…タングステンシリサイド膜、１５…ＣＶＤ酸化
膜、１６…Ａｓイオン注入、１７…Ａｓイオン注入層、
１７ａ…ＬＤＤ層、１８…大傾角イオン注入、１９…Ｂ
イオン注入層、１９ａ…ポケット拡散層、２０…サイド
ウォール酸化膜、２１…Ａｓイオン注入、２２…Ａｓイ
オン注入層、２２ａ…ソース・ドレイン層、３１…フォ
トレジストパターン、３２…Ｂイオン注入層、３２ａ…
ポケット拡散層
Claims (2)
- 【請求項１】 大傾角イオン注入によりパンチスルー防
止用拡散層を形成する工程を有する半導体装置の製造方
法において、 ゲート酸化膜、ゲート電極およびゲート電極上の絶縁膜
から成るゲート電極部を形成する工程と、 前記ゲート電極部に隣接した、前記大傾角イオン注入時
のイオン注入マスクとするフォトレジストパターンを形
成する工程と、 前記ゲート電極部と前記フォトレジストパターンを、前
記大傾角イオン注入時のイオン注入マスクとしてイオン
注入する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記ゲート電極部側壁と前記フォトレジ
ストパターン側壁間の間隔Ｌと、前記フォトレジストパ
ターンの高さＨと、大傾角イオン注入の注入角度θとの
関係を、Ｌ≒Ｈ×ｔａｎθとしたことを特徴とする、請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10028296A JPH09289315A (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10028296A JPH09289315A (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289315A true JPH09289315A (ja) | 1997-11-04 |
Family
ID=14269848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10028296A Pending JPH09289315A (ja) | 1996-04-22 | 1996-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09289315A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001039273A1 (en) * | 1999-11-29 | 2001-05-31 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device using a halo implantation |
| US6312997B1 (en) * | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| KR20030001942A (ko) * | 2001-06-28 | 2003-01-08 | 동부전자 주식회사 | 반도체소자 및 그 제조방법 |
| KR100628241B1 (ko) * | 2004-12-31 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP2008218609A (ja) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2013527607A (ja) * | 2010-04-29 | 2013-06-27 | クアルコム，インコーポレイテッド | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 |
-
1996
- 1996-04-22 JP JP10028296A patent/JPH09289315A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6312997B1 (en) * | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
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| US6747326B2 (en) | 1998-08-12 | 2004-06-08 | Micron Technology, Inc. | Low voltage high performance semiconductor device having punch through prevention implants |
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| KR101522906B1 (ko) * | 2010-04-29 | 2015-05-26 | 퀄컴 인코포레이티드 | 개선된 디바이스 특성들을 갖는 네이티브 디바이스들 및 제조 방법들 |
| US9136382B2 (en) | 2010-04-29 | 2015-09-15 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
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