JP2003515931A - ハロ打込みを用いた半導体素子の製造方法 - Google Patents
ハロ打込みを用いた半導体素子の製造方法Info
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Abstract
(57)【要約】
半導体素子にハロ打込みを行うための方法およびシステムが開示される。この方法とシステムは、半導体素子に薄いフォトレジスト層を設けるステップを含む。この方法とシステムはさらに、半導体素子の適切な領域にハロ打込みを行うステップを含む。したがって、この発明に係るシステムと方法において、より薄いプロファイルを可能にするフォトレジスト、すなわちＤＵＶフォトレジストが使用される。このことにより、フォトレジストの厚みを計画された１０００Å（現場で）にまで、またはその処理において可能であるのなら、さらに薄くすることができるだろう。このフォトレジストの厚みで、他の高さの変数を考慮すると、ソース領域およびドレイン領域を必要なだけ開けることができる。４５°の角度で、打込みを目標とされる領域における回路内のすべてのトランジスタに加えることができ、さらに、トレンチのエッジ上にあるトランジスタのエッジに大量のドーズ（ドーズの最大３／４）をも得ることができる。このことによりさらに、ハロのプロセスの規定により必要とされる、逆の種でのソースドレインのカウンタドーピングは最小限になるであろう。０．１８μｍ以下の技術のより小さな形態では、ゲートの高さが実際には有利に働き、ソース／ドレイン領域の所望しないカウンタドーピングを減らす助けとなるであろう。このようにしてカウンタドーピングを絶対的最小に維持することができる。最後の利点は、より薄いフォトレジストにより、より小さな形態に打込みを行うことができる能力が高められることであろう。
Description
【０００１】
この発明は半導体素子に関し、さらに特定には半導体素子を製造する際にハロ
(halo)打込みを行うことに関する。
(halo)打込みを行うことに関する。
【０００２】
典型的に、ハロ打込みは半導体素子上にドーパントを打込むのに使用される。
インラインリソグラフィまたはＤＵＶ（遠紫外線）フォトレジストはハロ打込み
プロセスをマスクするのに典型的に使用される。典型的に、同じマスク（薄くド
ープされたドレイン）（ＬＤＤ）がハロ打込みに使用される。なぜならハロ打込
みはＬＤＤ打込み後に行なわれるからである。フォトレジストの化学的特性のた
めに、従来のプロセス（マスクとフォトレジストの組）を使用すると打込みのシ
ャドウイング問題が頻繁に起こる。これは製造プロセスがより小さな形態に移行
するに従って素子の歩留りと性能とに悪影響を及ぼす。
インラインリソグラフィまたはＤＵＶ（遠紫外線）フォトレジストはハロ打込み
プロセスをマスクするのに典型的に使用される。典型的に、同じマスク（薄くド
ープされたドレイン）（ＬＤＤ）がハロ打込みに使用される。なぜならハロ打込
みはＬＤＤ打込み後に行なわれるからである。フォトレジストの化学的特性のた
めに、従来のプロセス（マスクとフォトレジストの組）を使用すると打込みのシ
ャドウイング問題が頻繁に起こる。これは製造プロセスがより小さな形態に移行
するに従って素子の歩留りと性能とに悪影響を及ぼす。
【０００３】
第１の問題は、打込み領域のフォトレジストの厚みが、４５°の角度で打込み
を行うと、非対称の、リークするトランジスタを結果的に生じ得るような厚みを
有することである。第２の問題は、素子のトレンチ酸化領域に関連するフォトレ
ジストの厚みである。したがって、厚いフォトレジスト（０．５５μｍ以上）が
トレンチ酸化物上におかれると、フォトレジストの柔らかいゼリー状の性質のた
め、フォトレジストが崩れて打込まれるべき領域を覆うことがよくある。たとえ
フォトレジストが微細処理技術において直立しても、ハロ打込みは目標とされる
領域に到達しないであろう。さらに、従来のプロセスは、ソース／ドレイン領域
に対してドーピングを選択的に行う必要について一般には考慮していない。
を行うと、非対称の、リークするトランジスタを結果的に生じ得るような厚みを
有することである。第２の問題は、素子のトレンチ酸化領域に関連するフォトレ
ジストの厚みである。したがって、厚いフォトレジスト（０．５５μｍ以上）が
トレンチ酸化物上におかれると、フォトレジストの柔らかいゼリー状の性質のた
め、フォトレジストが崩れて打込まれるべき領域を覆うことがよくある。たとえ
フォトレジストが微細処理技術において直立しても、ハロ打込みは目標とされる
領域に到達しないであろう。さらに、従来のプロセスは、ソース／ドレイン領域
に対してドーピングを選択的に行う必要について一般には考慮していない。
【０００４】
したがって必要とされることは、微細処理の形態での上述の問題を克服するた
めのシステムと方法である。この発明はこのようなニーズに対処している。
めのシステムと方法である。この発明はこのようなニーズに対処している。
【０００５】
半導体素子にハロ打込みを行うための方法とシステムとが開示される。この方
法とシステムは、半導体素子に薄いフォトレジスト層を設けることを含む。この
方法とシステムはさらに、半導体素子の適切な領域にハロ打込みを行うことを含
む。
法とシステムは、半導体素子に薄いフォトレジスト層を設けることを含む。この
方法とシステムはさらに、半導体素子の適切な領域にハロ打込みを行うことを含
む。
【０００６】
したがって、この発明に係るシステムと方法では、より薄いプロファイルを可
能にする光フォトレジスト、すなわちＤＵＶフォトレジストが使用される。この
ことにより、フォトレジストの厚みを計画された１０００Å（現場で）にまで、
またはその処理において可能であるのなら、さらに薄くすることができるだろう
。このフォトレジストの厚みで、他の高さの変数を考慮すると、ソース領域およ
びドレイン領域を必要なだけ開けることができる。
能にする光フォトレジスト、すなわちＤＵＶフォトレジストが使用される。この
ことにより、フォトレジストの厚みを計画された１０００Å（現場で）にまで、
またはその処理において可能であるのなら、さらに薄くすることができるだろう
。このフォトレジストの厚みで、他の高さの変数を考慮すると、ソース領域およ
びドレイン領域を必要なだけ開けることができる。
【０００７】
４５°の角度では、打込みを、目標とされる領域における回路内のすべてのト
ランジスタに加えることができ、さらに、トレンチのエッジ上にあるトランジス
タのエッジに大量のドーズ（ドーズの最大３／４）をも得ることができる。この
ことにより、さらに、ハロのプロセスの規定により必要とされる、逆の種でのソ
ースドレインのカウンタドーピングは最小限になるであろう。
ランジスタに加えることができ、さらに、トレンチのエッジ上にあるトランジス
タのエッジに大量のドーズ（ドーズの最大３／４）をも得ることができる。この
ことにより、さらに、ハロのプロセスの規定により必要とされる、逆の種でのソ
ースドレインのカウンタドーピングは最小限になるであろう。
【０００８】
０．１８μｍ以下の技術のより小さな形態では、ゲートの高さが実際には有利
に働き、ソース／ドレイン領域の所望しないカウンタドーピングを減らす助けと
なる。このようにしてカウンタドーピングを絶対的最小に維持することができる
。最後の利点は、より薄いフォトレジストにより、より小さな形態に打込みを行
うことができる能力が高まる可能性があるということである。
に働き、ソース／ドレイン領域の所望しないカウンタドーピングを減らす助けと
なる。このようにしてカウンタドーピングを絶対的最小に維持することができる
。最後の利点は、より薄いフォトレジストにより、より小さな形態に打込みを行
うことができる能力が高まる可能性があるということである。
【０００９】
したがって、この発明に従ったプロセスとは、製造能力における改良に加え、
加工能力および素子の性能とスピードとを上げることである。
加工能力および素子の性能とスピードとを上げることである。
【００１０】
【詳細な説明】
この発明は半導体素子に関し、さらに特定には半導体素子を製造する際にハロ
打込みを行うことに関する。以下の記述は当業者がこの発明を行い、用いること
ができるように示され、特許出願およびその要件に関して提供される。ここに述
べられる好ましい実施例および包括的な原理と特徴へのさまざまな変形は、当業
者には容易に明らかになるであろう。したがって、この発明は示された実施例に
限定されるのではなく、ここに述べられる原理と特徴とに一貫した最も広い範囲
を与えられるように意図される。
打込みを行うことに関する。以下の記述は当業者がこの発明を行い、用いること
ができるように示され、特許出願およびその要件に関して提供される。ここに述
べられる好ましい実施例および包括的な原理と特徴へのさまざまな変形は、当業
者には容易に明らかになるであろう。したがって、この発明は示された実施例に
限定されるのではなく、ここに述べられる原理と特徴とに一貫した最も広い範囲
を与えられるように意図される。
【００１１】
図１はハロ打込みを行うための従来のプロセスを示すフローチャートである。
典型的に従来のプロセスでは、まずステップ１０２経由で厚いフォトレジストが
設けられる。その後、ステップ１０４経由でＬＤＤ打込みが行われる。従来のプ
ロセスでの厚いフォトレジストまたはＬＤＤマスクは、典型的に高さ０．５５μ
ｍのフォトレジストである。ＬＤＤ打込みが行われた後、ステップ１０６経由で
ハロ打込みと呼ばれる処理が行われる。ハロ打込みはゲート領域の下に打込みを
するよう、典型的に４５°の角度で行われる。ウエハに４５°の打込みで一貫し
て意図される領域に打込むように、ソース領域またはドレイン領域を覆わないＬ
ＤＤマスクが使用される。
典型的に従来のプロセスでは、まずステップ１０２経由で厚いフォトレジストが
設けられる。その後、ステップ１０４経由でＬＤＤ打込みが行われる。従来のプ
ロセスでの厚いフォトレジストまたはＬＤＤマスクは、典型的に高さ０．５５μ
ｍのフォトレジストである。ＬＤＤ打込みが行われた後、ステップ１０６経由で
ハロ打込みと呼ばれる処理が行われる。ハロ打込みはゲート領域の下に打込みを
するよう、典型的に４５°の角度で行われる。ウエハに４５°の打込みで一貫し
て意図される領域に打込むように、ソース領域またはドレイン領域を覆わないＬ
ＤＤマスクが使用される。
【００１２】
図２は従来のハロ打込み後の半導体素子２００を示す図である。したがって、
ハロ打込み２０２がソース領域２０４およびドレイン領域２０６全体にドーパン
トを与えてしまうことがよくある。打込みの対象領域はゲート２０８の直下の領
域だけなので、リークやそれに関連する他の問題がある。したがって、能動領域
２１２のすべては開いている。なぜなら、主としてはフォトレジストマスク２１
２の厚みが４５°の角度では紫外線がゲート領域の下へ正確に与えられないよう
なものであるからである。
ハロ打込み２０２がソース領域２０４およびドレイン領域２０６全体にドーパン
トを与えてしまうことがよくある。打込みの対象領域はゲート２０８の直下の領
域だけなので、リークやそれに関連する他の問題がある。したがって、能動領域
２１２のすべては開いている。なぜなら、主としてはフォトレジストマスク２１
２の厚みが４５°の角度では紫外線がゲート領域の下へ正確に与えられないよう
なものであるからである。
【００１３】
ここに見られるように、フォトレジストマスク２１２の０．５μｍの厚みによ
り、４５°の角度では必然的に、大部分の紫外線の放射が対象領域へ到達しない
。なぜならその角度でその厚いフォトレジストでは、不可能だからである。さら
に、厚いフォトレジスト（０．５μｍ以上）がトレンチ酸化物２０７上に置かれ
ると、フォトレジストの柔らかいゼリー状の性質により、フォトレジストがトレ
ンチ酸化領域上に垂れかかり、打込みされるべき領域を覆うことがよく起こり得
る。たとえフォトレジストがより小さな加工技術において直立しても、ハロ打込
みは目標とされる領域に到達しないであろう。
り、４５°の角度では必然的に、大部分の紫外線の放射が対象領域へ到達しない
。なぜならその角度でその厚いフォトレジストでは、不可能だからである。さら
に、厚いフォトレジスト（０．５μｍ以上）がトレンチ酸化物２０７上に置かれ
ると、フォトレジストの柔らかいゼリー状の性質により、フォトレジストがトレ
ンチ酸化領域上に垂れかかり、打込みされるべき領域を覆うことがよく起こり得
る。たとえフォトレジストがより小さな加工技術において直立しても、ハロ打込
みは目標とされる領域に到達しないであろう。
【００１４】
この発明に従ったシステムおよび方法では、打込み領域は一括打込みされる代
わりに選択的に定められる。これは従来のプロセスで使用される０．５５μｍか
ら０．８μｍのフォトレジストの代わりに、０．１μｍから０．２μｍの間の厚
みのより薄いフォトレジストマスクを用いることにより達成される。この発明の
特徴をさらに特定的に記載するために、図とともに以下の技術を今参照されたい
。
わりに選択的に定められる。これは従来のプロセスで使用される０．５５μｍか
ら０．８μｍのフォトレジストの代わりに、０．１μｍから０．２μｍの間の厚
みのより薄いフォトレジストマスクを用いることにより達成される。この発明の
特徴をさらに特定的に記載するために、図とともに以下の技術を今参照されたい
。
【００１５】
図３はこの発明に従ったシステムのフローチャートである。従来のプロセスで
は典型的なように、まずステップ３０２経由で厚いフォトレジストが設けられる
。その後、ＬＤＤ打込みがステップ３０４経由で行われる。次に厚いフォトレジ
ストがステップ３０６経由で除去される。その後、薄いフォトレジストがステッ
プ３０８経由で設けられる。その後、ハロ打込みがステップ３１０経由で行われ
る。ハロ打込みはゲート領域の下に打込みをするよう、典型的に４５°の角度で
行われる。ウエハに４５°のハロ打込みで一貫して意図される領域に打込むよう
、ソース領域またはドレイン領域の実質的な部分を覆うＬＤＤマスクが使用され
る。
は典型的なように、まずステップ３０２経由で厚いフォトレジストが設けられる
。その後、ＬＤＤ打込みがステップ３０４経由で行われる。次に厚いフォトレジ
ストがステップ３０６経由で除去される。その後、薄いフォトレジストがステッ
プ３０８経由で設けられる。その後、ハロ打込みがステップ３１０経由で行われ
る。ハロ打込みはゲート領域の下に打込みをするよう、典型的に４５°の角度で
行われる。ウエハに４５°のハロ打込みで一貫して意図される領域に打込むよう
、ソース領域またはドレイン領域の実質的な部分を覆うＬＤＤマスクが使用され
る。
【００１６】
図４はこの発明に従ったハロ打込み後の半導体素子４００を示す図である。こ
こに示されるように、フォトレジストマスク４０２は従来のプロセスにおけるも
のより低く（０．１μｍから０．２μｍ）、もっと多くのソース領域４０４およ
びドレイン領域４０６がフォトレジスト４０２によりマスクされ得る。
こに示されるように、フォトレジストマスク４０２は従来のプロセスにおけるも
のより低く（０．１μｍから０．２μｍ）、もっと多くのソース領域４０４およ
びドレイン領域４０６がフォトレジスト４０２によりマスクされ得る。
【００１７】
したがって、この発明に係るシステムと方法では、より薄いプロファイルが可
能なフォトレジスト、すなわちＤＵＶフォトレジストが使用される。このことに
より、フォトレジストの厚みを計画された１０００Å（現場で）にまで、または
その処理において可能であるのならば、さらに薄くすることが可能になるであろ
う。このフォトレジストの厚みで、他の高さを考慮すると、ソース領域およびド
レイン領域を必要なだけ開けることができる。４５°の角度で、打込みは目標と
される領域における回路内のすべてのトランジスタに加えられる上に、トレンチ
のエッジ上にあるトランジスタのエッジに大量のドーズ（ドーズの最大３／４）
をも得ることができる。このことにより、さらに、ハロのプロセスの規定により
必要とされる、逆の種でのソースドレインの、カウンタドーピングを最小限にす
ることができるだろう。
能なフォトレジスト、すなわちＤＵＶフォトレジストが使用される。このことに
より、フォトレジストの厚みを計画された１０００Å（現場で）にまで、または
その処理において可能であるのならば、さらに薄くすることが可能になるであろ
う。このフォトレジストの厚みで、他の高さを考慮すると、ソース領域およびド
レイン領域を必要なだけ開けることができる。４５°の角度で、打込みは目標と
される領域における回路内のすべてのトランジスタに加えられる上に、トレンチ
のエッジ上にあるトランジスタのエッジに大量のドーズ（ドーズの最大３／４）
をも得ることができる。このことにより、さらに、ハロのプロセスの規定により
必要とされる、逆の種でのソースドレインの、カウンタドーピングを最小限にす
ることができるだろう。
【００１８】
０．１８μｍ以下のより小さな形態では、ゲートの高さが実際には有利に働き
、ソース領域およびドレイン領域の所望しないカウンタドーピングを減らす助け
となる。このように、カウンタドーピングを絶対的最小に維持することができる
。最後の利点は、より薄いフォトレジストにより、より小さな形態に打込みを行
うことができる能力が高まる可能性があるということである。
、ソース領域およびドレイン領域の所望しないカウンタドーピングを減らす助け
となる。このように、カウンタドーピングを絶対的最小に維持することができる
。最後の利点は、より薄いフォトレジストにより、より小さな形態に打込みを行
うことができる能力が高まる可能性があるということである。
【００１９】
したがって、この発明に従ったプロセスとは、製造能力における改良に加え、
処理能力および素子の性能とスピードとを上げることである。
処理能力および素子の性能とスピードとを上げることである。
【００２０】
この発明は示された実施例に従って述べられてきたが、当業者はこの実施例に
変形が可能であることと、それらの変形はこの発明の精神および範囲内にあるこ
とを容易に認識するであろう。したがって、多くの変形が、添付の請求項の精神
および範囲から逸脱することなく、当業者によってなされてもよい。
変形が可能であることと、それらの変形はこの発明の精神および範囲内にあるこ
とを容易に認識するであろう。したがって、多くの変形が、添付の請求項の精神
および範囲から逸脱することなく、当業者によってなされてもよい。
【図１】 ハロ打込みを行うための従来のプロセスを示すフローチャート図
である。
である。
【図２】 従来のハロ打込み後の半導体素子を示す図である。
【図３】 この発明に従ったシステムのフローチャート図である。
【図４】 この発明に従ったハロ打込み後の半導体素子を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１２月１０日（２００１．１２．１０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【発明の概要】
半導体素子にハロ打込みを行なうための方法が開示される。この方法は、約０
．１から０．２μｍの厚さの薄いフォトレジスト層を半導体素子に設けることを
含む。この方法はさらに、薄いフォトレジスト層がハロ打込みに対しマスクとし
て用いられる半導体素子に、ハロ打込みを行なうことを含む。
．１から０．２μｍの厚さの薄いフォトレジスト層を半導体素子に設けることを
含む。この方法はさらに、薄いフォトレジスト層がハロ打込みに対しマスクとし
て用いられる半導体素子に、ハロ打込みを行なうことを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
したがって、この発明に係る方法では、より薄いプロファイルを可能にする光
フォトレジスト、すなわちＤＵＶフォトレジストが使用される。このことにより
、フォトレジストの厚みを計画された１０００Å（現場で）にまで、またはその
処理において可能であるのなら、さらに薄くすることができるだろう。このフォ
トレジストの厚みで、他の高さの変数を考慮すると、ソース領域およびドレイン
領域を必要なだけ空けることができる。
フォトレジスト、すなわちＤＵＶフォトレジストが使用される。このことにより
、フォトレジストの厚みを計画された１０００Å（現場で）にまで、またはその
処理において可能であるのなら、さらに薄くすることができるだろう。このフォ
トレジストの厚みで、他の高さの変数を考慮すると、ソース領域およびドレイン
領域を必要なだけ空けることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
したがって、この発明に従ったプロセスとは、製造能力における改良に加え、
加工能力および素子の性能とスピードとを上げることである。 添付の図は例としてのみ示される。
加工能力および素子の性能とスピードとを上げることである。 添付の図は例としてのみ示される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
図１はハロ打込みを行なうための従来のプロセスを示すフローチャートである
。典型的に従来のプロセスでは、まずステップ１０２経由で厚いフォトレジスト
が設けられる。その後、ステップ１０４経由でＬＤＤ打込みが行なわれる。従来
のプロセスでの厚いフォトレジストまたはＬＤＤマスクは、典型的に高さ０．５
５μｍのフォトレジストである。ＬＤＤ打込みが行なわれた後、ステップ１０６
経由でハロ打込みと呼ばれる処理が行なわれる。ハロ打込みはゲート領域の下に
打込みをするよう、典型的に４５°の角度で行なわれる。ウェハに４５°の打込
みで一貫して意図される領域に打込むように、ソース領域またはドレイン領域を
覆わないＬＤＤマスクが使用される。従来のハロ打込みのプロセスの例は、１９
９８年２月（１９９８−０２−２７）の日本特許抄録１９９８年巻第０３，２７
号およびＥＰ−Ａ−０ ８９９ ７９３に開示されている。
。典型的に従来のプロセスでは、まずステップ１０２経由で厚いフォトレジスト
が設けられる。その後、ステップ１０４経由でＬＤＤ打込みが行なわれる。従来
のプロセスでの厚いフォトレジストまたはＬＤＤマスクは、典型的に高さ０．５
５μｍのフォトレジストである。ＬＤＤ打込みが行なわれた後、ステップ１０６
経由でハロ打込みと呼ばれる処理が行なわれる。ハロ打込みはゲート領域の下に
打込みをするよう、典型的に４５°の角度で行なわれる。ウェハに４５°の打込
みで一貫して意図される領域に打込むように、ソース領域またはドレイン領域を
覆わないＬＤＤマスクが使用される。従来のハロ打込みのプロセスの例は、１９
９８年２月（１９９８−０２−２７）の日本特許抄録１９９８年巻第０３，２７
号およびＥＰ−Ａ−０ ８９９ ７９３に開示されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明に従った方法では、打込み領域は一括打込みされる代わりに選択的に
定められる。これは従来のプロセスで使用される０．５５μｍから０．８μｍの
フォトレジストの代わりに、０．１μｍから０．２μｍの間の厚みのより薄いフ
ォトレジストマスクを用いることにより達成される。この発明の特徴をさらに特
定的に記載するために、図とともに以下の技術を今参照されたい。
定められる。これは従来のプロセスで使用される０．５５μｍから０．８μｍの
フォトレジストの代わりに、０．１μｍから０．２μｍの間の厚みのより薄いフ
ォトレジストマスクを用いることにより達成される。この発明の特徴をさらに特
定的に記載するために、図とともに以下の技術を今参照されたい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
したがって、この発明に係る方法では、より薄いプロファイルが可能なフォト
レジスト、すなわちＤＵＶフォトレジストが使用される。このことにより、フォ
トレジストの厚みを計画された１０００Å（現場で）にまで、またはその処理に
おいて可能であるのならば、さらに薄くすることが可能になるであろう。このフ
ォトレジストの厚みで、他の高さを考慮すると、ソース領域およびドレイン領域
を必要なだけ空けることができる。４５°の角度で、打込みは目標とされる領域
における回路内のすべてのトランジスタに加えられるうえに、トレンチのエッジ
上にあるトランジスタのエッジに大量のドーズ（ドーズの最大３／４）をも得る
ことができる。このことにより、さらに、ハロのプロセスの規定により必要とさ
れる、逆の種でのソースドレインの、カウンタドーピングを最小限にすることが
できるだろう。
レジスト、すなわちＤＵＶフォトレジストが使用される。このことにより、フォ
トレジストの厚みを計画された１０００Å（現場で）にまで、またはその処理に
おいて可能であるのならば、さらに薄くすることが可能になるであろう。このフ
ォトレジストの厚みで、他の高さを考慮すると、ソース領域およびドレイン領域
を必要なだけ空けることができる。４５°の角度で、打込みは目標とされる領域
における回路内のすべてのトランジスタに加えられるうえに、トレンチのエッジ
上にあるトランジスタのエッジに大量のドーズ（ドーズの最大３／４）をも得る
ことができる。このことにより、さらに、ハロのプロセスの規定により必要とさ
れる、逆の種でのソースドレインの、カウンタドーピングを最小限にすることが
できるだろう。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】 ハロ打込みを行なうための従来のプロセスを示すフローチャート
図である。
図である。
【図２】 従来のハロ打込み後の半導体素子を示す図である。
【図３】 この発明に従った、ハロ打込みを行なうための方法のフローチャ
ート図である。
ート図である。
【図４】 この発明に従った、ハロ打込み後の半導体素子を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ
Ｒ，ＳＧ
(72)発明者 クリボカピク，ゾラン
アメリカ合衆国、95050 カリフォルニア
州、サンタ・クララ、デ・バローナ・プレ
イス、2321
(72)発明者 スワンソン，ブライアン
アメリカ合衆国、95125 カリフォルニア
州、サン・ノゼ、エレン・アベニュ、2131
Ｆターム(参考） 5F048 AC01 BA01 BB05 BC03 BC06
BC07 BD04 BG13 DA00
5F140 AA39 BH15 BH35 BK13 BK22
CB04
【要約の続き】
最小限になるであろう。０．１８μｍ以下の技術のより
小さな形態では、ゲートの高さが実際には有利に働き、
ソース／ドレイン領域の所望しないカウンタドーピング
を減らす助けとなるであろう。このようにしてカウンタ
ドーピングを絶対的最小に維持することができる。最後
の利点は、より薄いフォトレジストにより、より小さな
形態に打込みを行うことができる能力が高められること
であろう。
Claims (14)
- 【請求項１】 半導体素子にハロ打込みを行うための方法であって、 （ａ） 半導体素子に薄いフォトレジスト層を設けるステップと、 （ｂ） 半導体素子の適切な領域にハロ打込みを行うステップとを含む方法。
- 【請求項２】 薄いフォトレジスト層は半導体素子の実質的な量の能動領域
を覆う、請求項１に記載の方法。 - 【請求項３】 薄いフォトレジスト層は約０．１から０．２μｍの間の厚さ
である、請求項１に記載の方法。 - 【請求項４】 ハロ打込みは約４５°の角度である、請求項１に記載の方法
。 - 【請求項５】 ハロ打込みを行うステップ（ｂ）の前に、薄くドープされた
ドレインの打込みを行うステップを含む、請求項１に記載の方法。 - 【請求項６】 能動領域は半導体素子のソース領域およびドレイン領域を含
む、請求項２に記載の方法。 - 【請求項７】 フォトレジスト層は遠紫外線（ＤＵＶ）層を含む、請求項１
に記載の方法。 - 【請求項８】 半導体素子にハロ打込みを行うためのシステムであって、 半導体素子に薄いフォトレジスト層を設けるための手段と、 半導体素子の適切な領域にハロ打込みを行うための手段とを含むシステム。
- 【請求項９】 薄いフォトレジスト層は半導体素子の実質的な量の能動領域
を覆う、請求項８に記載のシステム。 - 【請求項１０】 薄いフォトレジスト層は約１から２μｍの間の厚さである
、請求項８に記載のシステム。 - 【請求項１１】 ハロ打込みは約４５°の角度である、請求項８に記載のシ
ステム。 - 【請求項１２】 ハロ打込みを行うステップ（ｂ）の前に、薄くドープされ
たドレインの打込みを行うステップを含む、請求項８に記載のシステム。 - 【請求項１３】 能動領域は半導体素子のソース領域およびドレイン領域を
含む、請求項９に記載のシステム。 - 【請求項１４】 フォトレジスト層は遠紫外線（ＤＵＶ）層を含む、請求項
８に記載のシステム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16815599P | 1999-11-29 | 1999-11-29 | |
| US60/168,155 | 1999-11-29 | ||
| US09/497,320 | 2000-02-03 | ||
| US09/497,320 US7192836B1 (en) | 1999-11-29 | 2000-02-03 | Method and system for providing halo implant to a semiconductor device with minimal impact to the junction capacitance |
| PCT/US2000/017271 WO2001039273A1 (en) | 1999-11-29 | 2000-06-23 | Method of manufacturing a semiconductor device using a halo implantation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003515931A true JP2003515931A (ja) | 2003-05-07 |
| JP2003515931A5 JP2003515931A5 (ja) | 2007-06-28 |
Family
ID=26863843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US8216903B2 (en) * | 2005-09-29 | 2012-07-10 | Texas Instruments Incorporated | SRAM cell with asymmetrical pass gate |
| KR100752173B1 (ko) * | 2005-12-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 포켓 이온 주입 감광막 패턴 및 그 형성방법 |
| KR101416316B1 (ko) | 2007-12-12 | 2014-07-08 | 삼성전자주식회사 | 국부적인 할로 이온 영역을 포함하는 전계 효과트랜지스터, 이를 포함하는 반도체 메모리, 메모리 카드 및시스템 |
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-
2000
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