JPH06196492A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06196492A JPH06196492A JP35767892A JP35767892A JPH06196492A JP H06196492 A JPH06196492 A JP H06196492A JP 35767892 A JP35767892 A JP 35767892A JP 35767892 A JP35767892 A JP 35767892A JP H06196492 A JPH06196492 A JP H06196492A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
(57)【要約】
【目的】 ポケット層を有するＬＤＤ構造において、Ｌ
ＤＤ層の長さを容易に且つ安定的に調整することができ
る様にする。 【構成】 ゲート電極３の両側に、ゲート電極３から所
定距離だけ離間したパターンにレジスト４を加工する。
そして、ゲート電極３とレジスト４とをマスクにしてＰ
型の不純物５を回転斜めイオン注入し、レジスト４を除
去した後、ゲート電極３のみをマスクにしてＮ型の不純
物７をイオン注入する。この結果、Ｐ型の不純物５のみ
がイオン注入された領域がポケット層になり、Ｐ型及び
Ｎ型の不純物５、７がイオン注入された領域がＬＤＤ層
になり、Ｎ型の不純物７のみがイオン注入された領域が
ソース／ドレイン層になる。従って、ＬＤＤ層を形成す
るための側壁スペーサが不要である。
ＤＤ層の長さを容易に且つ安定的に調整することができ
る様にする。 【構成】 ゲート電極３の両側に、ゲート電極３から所
定距離だけ離間したパターンにレジスト４を加工する。
そして、ゲート電極３とレジスト４とをマスクにしてＰ
型の不純物５を回転斜めイオン注入し、レジスト４を除
去した後、ゲート電極３のみをマスクにしてＮ型の不純
物７をイオン注入する。この結果、Ｐ型の不純物５のみ
がイオン注入された領域がポケット層になり、Ｐ型及び
Ｎ型の不純物５、７がイオン注入された領域がＬＤＤ層
になり、Ｎ型の不純物７のみがイオン注入された領域が
ソース／ドレイン層になる。従って、ＬＤＤ層を形成す
るための側壁スペーサが不要である。
Description
【０００１】
【産業上の利用分野】本発明は、所謂ポケット層を有す
るＬＤＤ構造の半導体装置及びその製造方法に関するも
のである。
るＬＤＤ構造の半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】高集積度のフラッシュＥＥＰＲＯＭ等に
は、チャネル領域のうちのチャネル長方向における両端
部に、半導体基板と同一導電型でポケット層と称される
不純物層を有するＬＤＤ構造のトランジスタが用いられ
ている（例えば、1991 IEEE International Electron D
evices Meeting Technical Digest,pp.303-306,Dec.199
1 ）。
は、チャネル領域のうちのチャネル長方向における両端
部に、半導体基板と同一導電型でポケット層と称される
不純物層を有するＬＤＤ構造のトランジスタが用いられ
ている（例えば、1991 IEEE International Electron D
evices Meeting Technical Digest,pp.303-306,Dec.199
1 ）。
【０００３】このポケット層は、トランジスタのパンチ
スルー耐性を向上させると共に、ドレイン層の端部にお
ける電界集中を増大させてゲート電極に注入するホット
エレクトロン（チャネルホットエレクトロン）の発生効
率を向上させるために設けられている。またＬＤＤ層
は、ドレインディスターブ耐性を向上させるために設け
られている。
スルー耐性を向上させると共に、ドレイン層の端部にお
ける電界集中を増大させてゲート電極に注入するホット
エレクトロン（チャネルホットエレクトロン）の発生効
率を向上させるために設けられている。またＬＤＤ層
は、ドレインディスターブ耐性を向上させるために設け
られている。
【０００４】図２は、この様なポケット層を有するＬＤ
Ｄ構造のトランジスタの製造方法の一従来例を示してい
る。この一従来例では、図２（ａ）に示す様に、Ｐ型の
半導体基板２１上にゲート絶縁膜２２とゲート電極２３
とをまず形成する。
Ｄ構造のトランジスタの製造方法の一従来例を示してい
る。この一従来例では、図２（ａ）に示す様に、Ｐ型の
半導体基板２１上にゲート絶縁膜２２とゲート電極２３
とをまず形成する。
【０００５】その後、ゲート電極２３をマスクにして、
半導体基板２１を回転させつつ、半導体基板２１の表面
に対して斜めの方向から、この半導体基板２１へＰ型の
不純物２４をイオン注入する。この結果、ゲート電極２
３の両側のみならずチャネル領域のうちのチャネル長方
向における両端部にも、半導体基板２１よりも高濃度の
Ｐ型の不純物層２５が形成される。
半導体基板２１を回転させつつ、半導体基板２１の表面
に対して斜めの方向から、この半導体基板２１へＰ型の
不純物２４をイオン注入する。この結果、ゲート電極２
３の両側のみならずチャネル領域のうちのチャネル長方
向における両端部にも、半導体基板２１よりも高濃度の
Ｐ型の不純物層２５が形成される。
【０００６】次に、図２（ｂ）に示す様に、ゲート電極
２３をマスクにして、半導体基板２１の表面に対して垂
直な方向から、半導体基板２１へＮ型の不純物２６をＰ
型の不純物２４よりも高濃度にイオン注入する。この結
果、不純物層２５中のＰ型の不純物２４がＮ型の不純物
２６に補償されて、ゲート電極２３の両側に低濃度のＮ
型の不純物層２７が形成される。
２３をマスクにして、半導体基板２１の表面に対して垂
直な方向から、半導体基板２１へＮ型の不純物２６をＰ
型の不純物２４よりも高濃度にイオン注入する。この結
果、不純物層２５中のＰ型の不純物２４がＮ型の不純物
２６に補償されて、ゲート電極２３の両側に低濃度のＮ
型の不純物層２７が形成される。
【０００７】次に、図２（ｃ）に示す様に、ゲート電極
２３の側部に側壁スペーサ２８を形成し、ゲート電極２
３と側壁スペーサ２８とをマスクにして、半導体基板２
１の表面に対して垂直な方向から、半導体基板２１へＮ
型の不純物２９をＮ型の不純物２６よりも更に高濃度に
イオン注入する。この結果、側壁スペーサ２８の両側に
高濃度のＮ型の不純物層３０が形成される。
２３の側部に側壁スペーサ２８を形成し、ゲート電極２
３と側壁スペーサ２８とをマスクにして、半導体基板２
１の表面に対して垂直な方向から、半導体基板２１へＮ
型の不純物２９をＮ型の不純物２６よりも更に高濃度に
イオン注入する。この結果、側壁スペーサ２８の両側に
高濃度のＮ型の不純物層３０が形成される。
【０００８】以上の様な一従来例で製造したトランジス
タでは、図２（ｃ）に示すＰ型の不純物層２５がポケッ
ト層になっており、その外側の低濃度のＮ型の不純物層
２７がＬＤＤ層になっており、更にその外側の高濃度の
Ｎ型の不純物層３０がソース／ドレイン層になってい
る。
タでは、図２（ｃ）に示すＰ型の不純物層２５がポケッ
ト層になっており、その外側の低濃度のＮ型の不純物層
２７がＬＤＤ層になっており、更にその外側の高濃度の
Ｎ型の不純物層３０がソース／ドレイン層になってい
る。
【０００９】
【発明が解決しようとする課題】ところが、上述の説明
からも明らかな様に、この従来例では、側壁スペーサ２
８が必要であるので、製造方法が複雑で、工程数も多
い。また、ＬＤＤ層である不純物層２７の長さは側壁ス
ペーサ２８の長さによって決められるが、側壁スペーサ
２８はエッチングによって形成するので、側壁スペーサ
２８の長さは容易に且つ安定的には調整することができ
ない。
からも明らかな様に、この従来例では、側壁スペーサ２
８が必要であるので、製造方法が複雑で、工程数も多
い。また、ＬＤＤ層である不純物層２７の長さは側壁ス
ペーサ２８の長さによって決められるが、側壁スペーサ
２８はエッチングによって形成するので、側壁スペーサ
２８の長さは容易に且つ安定的には調整することができ
ない。
【００１０】このため、上述の一従来例では、所望の特
性を有する半導体装置を簡易に且つ高い歩留りでは得る
ことができない。従って本発明は、ポケット層を有する
ＬＤＤ構造において、ＬＤＤ層の長さを容易に且つ安定
的に調整することができる様にして、所望の特性を有す
る半導体装置を簡易に且つ高い歩留りで得ることを目的
としている。
性を有する半導体装置を簡易に且つ高い歩留りでは得る
ことができない。従って本発明は、ポケット層を有する
ＬＤＤ構造において、ＬＤＤ層の長さを容易に且つ安定
的に調整することができる様にして、所望の特性を有す
る半導体装置を簡易に且つ高い歩留りで得ることを目的
としている。
【００１１】
【課題を解決するための手段】本発明による半導体装置
では、第１導電型の半導体基板のうちでこの半導体基板
上のゲート電極のゲート長方向における両方の側端部下
に、半導体基板よりも高濃度の第１導電型の不純物層が
形成されており、半導体基板のうちでゲート電極の両側
に、第１導電型の不純物層に接する相対的に低濃度の第
２導電型の不純物層が形成されており、この相対的に低
濃度の第２導電型の不純物層の第１導電型の不純物層と
は反対側に、相対的に低濃度の第２導電型の不純物層に
接する相対的に高濃度の第２導電型の不純物層が形成さ
れている。
では、第１導電型の半導体基板のうちでこの半導体基板
上のゲート電極のゲート長方向における両方の側端部下
に、半導体基板よりも高濃度の第１導電型の不純物層が
形成されており、半導体基板のうちでゲート電極の両側
に、第１導電型の不純物層に接する相対的に低濃度の第
２導電型の不純物層が形成されており、この相対的に低
濃度の第２導電型の不純物層の第１導電型の不純物層と
は反対側に、相対的に低濃度の第２導電型の不純物層に
接する相対的に高濃度の第２導電型の不純物層が形成さ
れている。
【００１２】また、本発明による半導体装置の製造方法
は、第１導電型の半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する第１の工程と、ゲート電極の両側
にこのゲート電極から離間させてイオン注入阻止材を形
成する第２の工程と、ゲート電極とイオン注入阻止材と
をマスクにして、半導体基板を回転させつつこの半導体
基板の表面に対して斜めの方向からこの半導体基板へ第
１導電型の不純物をイオン注入して、半導体基板のうち
でゲート電極のゲート長方向における両方の側端の各々
を横切る領域に、半導体基板よりも高濃度の第１導電型
の不純物層を形成する第３の工程と、イオン注入阻止材
を除去した後、ゲート電極をマスクにして、半導体基板
へ第２導電型の不純物を導入して、第１導電型の不純物
層のうちでゲート電極の両側の領域を相対的に低濃度の
第２導電型の不純物層にすると共に、この相対的に低濃
度の第２導電型の不純物層の第１導電型の不純物層とは
反対側に、相対的に高濃度の第２導電型の不純物層を形
成する第４の工程とを具備している。
は、第１導電型の半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する第１の工程と、ゲート電極の両側
にこのゲート電極から離間させてイオン注入阻止材を形
成する第２の工程と、ゲート電極とイオン注入阻止材と
をマスクにして、半導体基板を回転させつつこの半導体
基板の表面に対して斜めの方向からこの半導体基板へ第
１導電型の不純物をイオン注入して、半導体基板のうち
でゲート電極のゲート長方向における両方の側端の各々
を横切る領域に、半導体基板よりも高濃度の第１導電型
の不純物層を形成する第３の工程と、イオン注入阻止材
を除去した後、ゲート電極をマスクにして、半導体基板
へ第２導電型の不純物を導入して、第１導電型の不純物
層のうちでゲート電極の両側の領域を相対的に低濃度の
第２導電型の不純物層にすると共に、この相対的に低濃
度の第２導電型の不純物層の第１導電型の不純物層とは
反対側に、相対的に高濃度の第２導電型の不純物層を形
成する第４の工程とを具備している。
【００１３】
【作用】本発明による半導体装置及びその製造方法で
は、第１導電型の不純物層がポケット層になり、相対的
に低濃度の第２導電型の不純物層がＬＤＤ層になり、相
対的に高濃度の第２導電型の不純物層がソース／ドレイ
ン層になる。従って、ゲート電極に側壁スペーサを形成
することなく、ポケット層を有するＬＤＤ構造を実現す
ることができる。
は、第１導電型の不純物層がポケット層になり、相対的
に低濃度の第２導電型の不純物層がＬＤＤ層になり、相
対的に高濃度の第２導電型の不純物層がソース／ドレイ
ン層になる。従って、ゲート電極に側壁スペーサを形成
することなく、ポケット層を有するＬＤＤ構造を実現す
ることができる。
【００１４】しかも、ＬＤＤ層の長さはゲート電極とイ
オン注入阻止材との間隔、及び半導体基板の表面に対す
る第１導電型の不純物のイオン注入の方向によって調整
することができ、これらの調整の方がエッチングで形成
する側壁スペーサの長さの調整よりも容易である。従っ
て、ＬＤＤ層の長さを容易に且つ安定的に調整すること
ができる。
オン注入阻止材との間隔、及び半導体基板の表面に対す
る第１導電型の不純物のイオン注入の方向によって調整
することができ、これらの調整の方がエッチングで形成
する側壁スペーサの長さの調整よりも容易である。従っ
て、ＬＤＤ層の長さを容易に且つ安定的に調整すること
ができる。
【００１５】
【実施例】以下、本発明の一実施例を、図１を参照しな
がら説明する。本実施例でも、図１（ａ）に示す様に、
Ｐ型の半導体基板１上にゲート絶縁膜２とゲート電極３
とを形成するまでは、図２に示した一従来例と実質的に
同様の工程を実行する。しかし、本実施例では、その
後、レジスト４を全面に塗布し、ゲート電極３の両側に
このゲート電極３から所定距離だけ離間したパターンに
残す様に、フォトリソグラフィ法でレジスト４を加工す
る。
がら説明する。本実施例でも、図１（ａ）に示す様に、
Ｐ型の半導体基板１上にゲート絶縁膜２とゲート電極３
とを形成するまでは、図２に示した一従来例と実質的に
同様の工程を実行する。しかし、本実施例では、その
後、レジスト４を全面に塗布し、ゲート電極３の両側に
このゲート電極３から所定距離だけ離間したパターンに
残す様に、フォトリソグラフィ法でレジスト４を加工す
る。
【００１６】次に、図１（ｂ）に示す様に、ゲート電極
３とレジスト４とをマスクにして、半導体基板１を回転
させつつ、半導体基板１の表面に対して斜めの方向か
ら、この半導体基板１へボロン等のＰ型の不純物５をイ
オン注入する。この結果、半導体基板１のうちでゲート
電極２３のゲート長方向における両方の側端の各々を横
切る領域に、半導体基板１よりも高濃度のＰ型の不純物
層６が形成される。
３とレジスト４とをマスクにして、半導体基板１を回転
させつつ、半導体基板１の表面に対して斜めの方向か
ら、この半導体基板１へボロン等のＰ型の不純物５をイ
オン注入する。この結果、半導体基板１のうちでゲート
電極２３のゲート長方向における両方の側端の各々を横
切る領域に、半導体基板１よりも高濃度のＰ型の不純物
層６が形成される。
【００１７】次に、図１（ｃ）に示す様に、レジスト４
を除去した後、ゲート電極３をマスクにして、半導体基
板１の表面に対して垂直な方向から、半導体基板１へリ
ン等のＮ型の不純物７をＰ型の不純物５よりも高濃度に
イオン注入する。この結果、図１（ｂ）の工程で形成し
た時点の不純物層６の外側に、高濃度のＮ型の不純物層
８が形成される。また、不純物層６のうちでゲート電極
３の両側の領域では、Ｐ型の不純物５がＮ型の不純物７
で補償されて、この領域が低濃度のＮ型の不純物層９に
なる。
を除去した後、ゲート電極３をマスクにして、半導体基
板１の表面に対して垂直な方向から、半導体基板１へリ
ン等のＮ型の不純物７をＰ型の不純物５よりも高濃度に
イオン注入する。この結果、図１（ｂ）の工程で形成し
た時点の不純物層６の外側に、高濃度のＮ型の不純物層
８が形成される。また、不純物層６のうちでゲート電極
３の両側の領域では、Ｐ型の不純物５がＮ型の不純物７
で補償されて、この領域が低濃度のＮ型の不純物層９に
なる。
【００１８】以上の様な実施例で製造したトランジスタ
では、図１（ｃ）に示すＰ型の不純物層６がポケット層
になっており、その外側の低濃度のＮ型の不純物層９が
ＬＤＤ層になっており、更にその外側の高濃度のＮ型の
不純物層８がソース／ドレイン層になっている。
では、図１（ｃ）に示すＰ型の不純物層６がポケット層
になっており、その外側の低濃度のＮ型の不純物層９が
ＬＤＤ層になっており、更にその外側の高濃度のＮ型の
不純物層８がソース／ドレイン層になっている。
【００１９】
【発明の効果】本発明による半導体装置及びその製造方
法では、ゲート電極に側壁スペーサを形成することな
く、ポケット層を有するＬＤＤ構造を実現することがで
き、しかもＬＤＤ層の長さを容易に且つ安定的に調整す
ることができるので、所望の特性を有する半導体装置を
簡易に且つ高い歩留りで得ることができる。
法では、ゲート電極に側壁スペーサを形成することな
く、ポケット層を有するＬＤＤ構造を実現することがで
き、しかもＬＤＤ層の長さを容易に且つ安定的に調整す
ることができるので、所望の特性を有する半導体装置を
簡易に且つ高い歩留りで得ることができる。
【図１】本発明の一実施例を工程順に示す縦断面図であ
る。
る。
【図２】本発明の一従来例を工程順に示す縦断面図であ
る。
る。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ レジスト ５ 不純物 ６ 不純物層 ７ 不純物 ８ 不純物層 ９ 不純物層
Claims (2)
- 【請求項１】 第１導電型の半導体基板のうちでこの半
導体基板上のゲート電極のゲート長方向における両方の
側端部下に、前記半導体基板よりも高濃度の第１導電型
の不純物層が形成されており、 前記半導体基板のうちで前記ゲート電極の両側に、前記
第１導電型の不純物層に接する相対的に低濃度の第２導
電型の不純物層が形成されており、 前記相対的に低濃度の第２導電型の不純物層の前記第１
導電型の不純物層とは反対側に、前記相対的に低濃度の
第２導電型の不純物層に接する相対的に高濃度の第２導
電型の不純物層が形成されていることを特徴とする半導
体装置。 - 【請求項２】 第１導電型の半導体基板上にゲート絶縁
膜を介してゲート電極を形成する第１の工程と、 前記ゲート電極の両側に前記ゲート電極から離間させて
イオン注入阻止材を形成する第２の工程と、 前記ゲート電極と前記イオン注入阻止材とをマスクにし
て、前記半導体基板を回転させつつ前記半導体基板の表
面に対して斜めの方向から前記半導体基板へ第１導電型
の不純物をイオン注入して、前記半導体基板のうちで前
記ゲート電極のゲート長方向における両方の側端の各々
を横切る領域に、前記半導体基板よりも高濃度の第１導
電型の不純物層を形成する第３の工程と、 前記イオン注入阻止材を除去した後、前記ゲート電極を
マスクにして、前記半導体基板へ第２導電型の不純物を
導入して、前記第１導電型の不純物層のうちで前記ゲー
ト電極の両側の領域を相対的に低濃度の第２導電型の不
純物層にすると共に、前記相対的に低濃度の第２導電型
の不純物層の前記第１導電型の不純物層とは反対側に、
相対的に高濃度の第２導電型の不純物層を形成する第４
の工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35767892A JPH06196492A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35767892A JPH06196492A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196492A true JPH06196492A (ja) | 1994-07-15 |
Family
ID=18455351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35767892A Withdrawn JPH06196492A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001039273A1 (en) * | 1999-11-29 | 2001-05-31 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device using a halo implantation |
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| US8395197B2 (en) | 2009-12-15 | 2013-03-12 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
-
1992
- 1992-12-24 JP JP35767892A patent/JPH06196492A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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