JP2976513B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2976513B2 JP2976513B2 JP2267605A JP26760590A JP2976513B2 JP 2976513 B2 JP2976513 B2 JP 2976513B2 JP 2267605 A JP2267605 A JP 2267605A JP 26760590 A JP26760590 A JP 26760590A JP 2976513 B2 JP2976513 B2 JP 2976513B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- wiring
- diffusion layer
- impurity diffusion
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の能動素子の構造に関して、特
にMIS（Metal−Insulator−Semiconductor:金属−絶縁
膜−半導体）型トランジスタ素子とラテラル型（半導体
基板表面の平面に沿って形成した）バイポーラトランジ
スタ素子が混載された半導体装置の構造に関する。
にMIS（Metal−Insulator−Semiconductor:金属−絶縁
膜−半導体）型トランジスタ素子とラテラル型（半導体
基板表面の平面に沿って形成した）バイポーラトランジ
スタ素子が混載された半導体装置の構造に関する。
従来技術の半導体装置におけるMIS型トランジスタ素
子と半導体基板表面の平面に沿って形成したバイポーラ
トランジスタ素子（以下ラテラル型バイポーラと称す）
を同一半導体基板上に混載した構造は、第５図に示すよ
うに半導体基板１の表面の一部に薄い絶縁膜３を介して
ゲート電極４を形成し、その両端に半導体基板と異なる
導電型の不純物拡散層５よりなるソース及びドレイン電
極を形成した構造のMIS型トランジスタ（第５図・Ｍで
示す領域）と、半導体基板の表面の２ケ所に半導体基板
と異なる導電型の不純物拡散層を形成し、不純物拡散層
の片方をコレクタ電極10、他方の不純物拡散層をエミッ
タ電極12とし、コレクタとエミッタの間の領域をベース
11にした構造のラテラル型バイポーラ（第５図・Ｌで示
す領域）を同一半導体基板の別な部分にそれぞれ形成し
た構造を有していた。
子と半導体基板表面の平面に沿って形成したバイポーラ
トランジスタ素子（以下ラテラル型バイポーラと称す）
を同一半導体基板上に混載した構造は、第５図に示すよ
うに半導体基板１の表面の一部に薄い絶縁膜３を介して
ゲート電極４を形成し、その両端に半導体基板と異なる
導電型の不純物拡散層５よりなるソース及びドレイン電
極を形成した構造のMIS型トランジスタ（第５図・Ｍで
示す領域）と、半導体基板の表面の２ケ所に半導体基板
と異なる導電型の不純物拡散層を形成し、不純物拡散層
の片方をコレクタ電極10、他方の不純物拡散層をエミッ
タ電極12とし、コレクタとエミッタの間の領域をベース
11にした構造のラテラル型バイポーラ（第５図・Ｌで示
す領域）を同一半導体基板の別な部分にそれぞれ形成し
た構造を有していた。
ここでバイポーラトランジスタの電流増幅率はベース
領域の幅に影響され、バイポーラトランジスタの電流増
幅率（以下Hfeと称す）を大きくするためにはベース領
域の幅を小さくする必要がある。またトランジスタのサ
イズが微細化されるに伴いベース幅の均一性が素子特性
のばらつきに大きい影響を及ぼすようになる。
領域の幅に影響され、バイポーラトランジスタの電流増
幅率（以下Hfeと称す）を大きくするためにはベース領
域の幅を小さくする必要がある。またトランジスタのサ
イズが微細化されるに伴いベース幅の均一性が素子特性
のばらつきに大きい影響を及ぼすようになる。
しかしながら、前述の従来技術のMIS型トランジスタ
とラテラル型バイポーラを半導体基板上に混載した半導
体装置は、前述の従来技術の説明に用いた第５図でもわ
かるようにそれぞれの素子が半導体基板の別な部分に形
成されるため、半導体装置を高集積化しにくいという問
題を有していた。
とラテラル型バイポーラを半導体基板上に混載した半導
体装置は、前述の従来技術の説明に用いた第５図でもわ
かるようにそれぞれの素子が半導体基板の別な部分に形
成されるため、半導体装置を高集積化しにくいという問
題を有していた。
また従来技術のラテラル型バイポーラにおいては第１
導電型の不純物拡散層の不純物導入によりベース幅が決
定される。すなわちラテラル型バイポーラのベース幅は
フォトリソグラフィー技術の解像度の限界があるため微
細化することは難しい。またトランジスタの高性能化の
ためHfeを高くするため第１の導電型の不純物拡散層を
熱拡散により広げることは半導体プロセスのばらつきの
影響を受けやすい。以上の理由により微細なラテラル型
バイポーラ・高性能のラテラル型バイポーラを均一な素
子特性で制御性よく形成することができないという問題
を有していた。
導電型の不純物拡散層の不純物導入によりベース幅が決
定される。すなわちラテラル型バイポーラのベース幅は
フォトリソグラフィー技術の解像度の限界があるため微
細化することは難しい。またトランジスタの高性能化の
ためHfeを高くするため第１の導電型の不純物拡散層を
熱拡散により広げることは半導体プロセスのばらつきの
影響を受けやすい。以上の理由により微細なラテラル型
バイポーラ・高性能のラテラル型バイポーラを均一な素
子特性で制御性よく形成することができないという問題
を有していた。
またラテラル型バイポーラの素子能力を変化させるた
めにベース幅を変更する場合は第１導電型の不純物拡散
層を形成するためのフォトマスクの変更や大きなプロセ
ス条件の変更などが必要であった。
めにベース幅を変更する場合は第１導電型の不純物拡散
層を形成するためのフォトマスクの変更や大きなプロセ
ス条件の変更などが必要であった。
本発明の半導体装置は、MIS型半導体装置とバイポー
ラ型半導体装置が混載されている半導体装置において、
第１導電型の半導体基板上に薄い絶縁膜を介して形成し
た配線で且つ該配線は配線端膜厚が他の部分の配線膜厚
に比べ薄い形状を有する配線と、前記第１導電型の半導
体基板中で該配線の膜厚が薄くなった部分の下部及び前
記配線に隣接する領域に形成した第２導電型の不純物拡
散層と、該第２導電型の不純物拡散層表面で前記配線に
隣接する領域に形成した第１導電型の不純物拡散層を有
することを特徴とする。
ラ型半導体装置が混載されている半導体装置において、
第１導電型の半導体基板上に薄い絶縁膜を介して形成し
た配線で且つ該配線は配線端膜厚が他の部分の配線膜厚
に比べ薄い形状を有する配線と、前記第１導電型の半導
体基板中で該配線の膜厚が薄くなった部分の下部及び前
記配線に隣接する領域に形成した第２導電型の不純物拡
散層と、該第２導電型の不純物拡散層表面で前記配線に
隣接する領域に形成した第１導電型の不純物拡散層を有
することを特徴とする。
また、前記配線をMIS型半導体装置のゲート電極、第
１導電型の半導体基板をMIS型半導体装置のドレイン電
極且つバイポーラ型半導体装置のコレクタ電極、第２導
電型の不純物拡散層をMIS型半導体装置のサブストレー
ト電極且つバイポーラ型半導体装置のベース電極、前記
第１導電型の不純物拡散層をMIS型半導体装置のソース
電極且つバイポーラ型半導体装置のエミッタ電極として
用いることを特徴とし、前記第２導電型の不純物拡散層
の深さとその表面部分に形成された第１導電型の不純物
拡散層の深さの差を前記配線端の配線膜厚の薄い部分の
幅より大きくした構造を特徴とし、前記配線端の配線膜
厚の薄い部分の下部に形成した第２導電型の不純物拡散
層の幅を該配線膜厚の薄い部分の幅で制御する構造を特
徴とする。
１導電型の半導体基板をMIS型半導体装置のドレイン電
極且つバイポーラ型半導体装置のコレクタ電極、第２導
電型の不純物拡散層をMIS型半導体装置のサブストレー
ト電極且つバイポーラ型半導体装置のベース電極、前記
第１導電型の不純物拡散層をMIS型半導体装置のソース
電極且つバイポーラ型半導体装置のエミッタ電極として
用いることを特徴とし、前記第２導電型の不純物拡散層
の深さとその表面部分に形成された第１導電型の不純物
拡散層の深さの差を前記配線端の配線膜厚の薄い部分の
幅より大きくした構造を特徴とし、前記配線端の配線膜
厚の薄い部分の下部に形成した第２導電型の不純物拡散
層の幅を該配線膜厚の薄い部分の幅で制御する構造を特
徴とする。
さらに、前記配線の材料として多結晶シリコン、ある
いはシリコンと高融点金属の化合物からなることを特徴
とする。
いはシリコンと高融点金属の化合物からなることを特徴
とする。
第１図は本発明の半導体装置の構造を実施例として示
した半導体装置の断面図である。また第２図（ａ）〜
（ｄ）は本発明の半導体装置が形成されるまでを工程を
追って示した図である。以下これらの図に従って本発明
を実施例として説明する。
した半導体装置の断面図である。また第２図（ａ）〜
（ｄ）は本発明の半導体装置が形成されるまでを工程を
追って示した図である。以下これらの図に従って本発明
を実施例として説明する。
本発明の半導体装置はMIS型トランジスタとラテラル
型バイポーラトランジスタを混載した半導体装置であ
り、その構造を第１図に示す。すなわち第１導電型を示
す半導体基板１表面に能動素子領域と素子分離領域２が
形成されており、能動領域の一部に能動領域上に薄い絶
縁膜３を介して配線４が形成されている。この配線の端
４′は図に示されているように膜厚が薄くなっている。
この薄い膜厚の配線下部及び配線の側方に広がる領域の
半導体基板中に第２導電型の不純物拡散層５が形成され
ている。更に第２導電型の不純物拡散層表面の一部で前
記の配線の外側に広がる領域に第１導電型の不純物拡散
層６が形成されている。また第１導電型の不純物拡散層
と第１導電型を示す半導体基板領域との距離は前記配線
の膜厚が薄くなった部分下部が最も狭くなっており、深
さ方向では第１導電型の不純物拡散層の深さに対して第
２導電型の不純物拡散層は充分な深さをもって形成され
ている。従って本発明の半導体装置のラテラル型バイポ
ーラトランジスタのHfeは配線の膜厚が薄くなった部分
下部のもっとも狭くなった第２導電型の不純物拡散層す
なわちベース５の幅で制御されている。第１図では配線
の膜厚の薄い部分が自己整合的に形成されるように配線
の膜厚の薄い部分上に絶縁膜よりなるサイドウォールを
有している。以上の構造により第１導電型を示す半導体
基板１がコレクタ、第１導電型の不純物拡散層６がエミ
ッタ、第２導電型の不純物拡散層５がベースとなるラテ
ラル型のバイポーラ半導体装置となっている。またこれ
と同時に前記の配線の膜厚の薄い部分がゲート、第１導
電型の半導体基板がドレイン、第１導電型の不純物拡散
層がソース、第２導電型の不純物拡散層をサブストレー
トとなるMIS型半導体装置となっている。第１図ではこ
の構造を用いたラテラル型バイポーラとMIS型半導体装
置の混載された本発明の半導体装置の電極としてゲート
電極A,コレクタ兼ドレイン電極B,ベース兼サブストレー
ト電極C,エミッタ兼ソース電極Ｄを記入してある。
型バイポーラトランジスタを混載した半導体装置であ
り、その構造を第１図に示す。すなわち第１導電型を示
す半導体基板１表面に能動素子領域と素子分離領域２が
形成されており、能動領域の一部に能動領域上に薄い絶
縁膜３を介して配線４が形成されている。この配線の端
４′は図に示されているように膜厚が薄くなっている。
この薄い膜厚の配線下部及び配線の側方に広がる領域の
半導体基板中に第２導電型の不純物拡散層５が形成され
ている。更に第２導電型の不純物拡散層表面の一部で前
記の配線の外側に広がる領域に第１導電型の不純物拡散
層６が形成されている。また第１導電型の不純物拡散層
と第１導電型を示す半導体基板領域との距離は前記配線
の膜厚が薄くなった部分下部が最も狭くなっており、深
さ方向では第１導電型の不純物拡散層の深さに対して第
２導電型の不純物拡散層は充分な深さをもって形成され
ている。従って本発明の半導体装置のラテラル型バイポ
ーラトランジスタのHfeは配線の膜厚が薄くなった部分
下部のもっとも狭くなった第２導電型の不純物拡散層す
なわちベース５の幅で制御されている。第１図では配線
の膜厚の薄い部分が自己整合的に形成されるように配線
の膜厚の薄い部分上に絶縁膜よりなるサイドウォールを
有している。以上の構造により第１導電型を示す半導体
基板１がコレクタ、第１導電型の不純物拡散層６がエミ
ッタ、第２導電型の不純物拡散層５がベースとなるラテ
ラル型のバイポーラ半導体装置となっている。またこれ
と同時に前記の配線の膜厚の薄い部分がゲート、第１導
電型の半導体基板がドレイン、第１導電型の不純物拡散
層がソース、第２導電型の不純物拡散層をサブストレー
トとなるMIS型半導体装置となっている。第１図ではこ
の構造を用いたラテラル型バイポーラとMIS型半導体装
置の混載された本発明の半導体装置の電極としてゲート
電極A,コレクタ兼ドレイン電極B,ベース兼サブストレー
ト電極C,エミッタ兼ソース電極Ｄを記入してある。
さらにゲート電極となる配線端の形状としては第１図
で述べてきた構造の他に第２図（ａ）あるいは第２図
（ｂ）で示すような形状であってもかまわない。
で述べてきた構造の他に第２図（ａ）あるいは第２図
（ｂ）で示すような形状であってもかまわない。
第３図（ａ）は本発明の半導体装置を電気回路として
示した図である。第３図（ｂ）及び第３図（ｃ）は本発
明の半導体装置を用いて簡単な２入力論理回路を組んだ
ときの配線図とその論理表である。以上の図よりわかる
ように２入力NOR回路が簡単に組めるのがわかる。また
従来技術に比べ1/3から1/10の領域に形成することがで
きるため本発明の半導体装置は高集積化が可能であるこ
ともわかる。
示した図である。第３図（ｂ）及び第３図（ｃ）は本発
明の半導体装置を用いて簡単な２入力論理回路を組んだ
ときの配線図とその論理表である。以上の図よりわかる
ように２入力NOR回路が簡単に組めるのがわかる。また
従来技術に比べ1/3から1/10の領域に形成することがで
きるため本発明の半導体装置は高集積化が可能であるこ
ともわかる。
次に本発明の半導体装置を形成する過程を第４図によ
り実施例として工程をおって説明する。また本実施例で
は一例としてラテラル型バイポーラはNPN型トランジス
タ、同時にMIS型トランジスタはＮチャンネルトランジ
スタを形成する場合を例に取って説明する。
り実施例として工程をおって説明する。また本実施例で
は一例としてラテラル型バイポーラはNPN型トランジス
タ、同時にMIS型トランジスタはＮチャンネルトランジ
スタを形成する場合を例に取って説明する。
第４図（ａ）に示すように第１導電型を示す半導体基
板１上に素子分離絶縁膜２と能動素子領域を形成しその
上に薄い絶縁膜３を形成する。本実施例として第１導電
型の半導体基板としてシリコンの単結晶基板中にＮ型の
導電型の不純物である燐を1x1016cm-3の濃度に拡散した
基板を用い、素子分離絶縁膜としては１μｍの厚さのシ
リコン酸化膜を用いるものとする。また薄い絶縁膜とし
ては酸素雰囲気中での熱処理によりシリコン基板表面に
形成した300Å程度の厚さのシリコン酸化膜を用いる。
つぎに第４図（ｂ）に示すように薄い絶縁膜上に配線膜
４″を形成する。本実施例では薄い絶縁膜上に4000Åの
多結晶シリコン膜を形成した後配線としての導電性を持
たすために1x1220cm-3の濃度に燐を拡散した材料を用い
るものとする。配線材料として多結晶シリコンの他にモ
リブデンやタングステン等の高融点金属あるいは高融点
金属とシリコンの化合物であってもかまわない。ただし
アルミニウム等の低融点の金属を主成分とする導電材料
ではこの後半導体基板中に不純物拡散層を形成する際に
高温処理できないため注意を要する。つぎに第４図
（ｃ）で示すようにフォトリソ技術及びエッチング技術
により所望の箇所に配線を形成するために前記の配線材
料を部分的にエッチングする。またこのエッチングでは
配線の端に薄い配線部分を形成しMIS型トランジスタの
ゲート電極にするために薄く配線材料を残すようにす
る。本実施例としては500Åの膜厚を残すものとする。
つぎに第４図（ｄ）で示すように薄く残した配線下部の
能動素子領域の第１導電型半導体基板１中に第２の導電
型の不純物拡散層５を形成する。本実施例ではＰ型の導
電性を示す不純物であるホウ素を150KeVの加速エネルギ
ーで5x1014cm-2のドース量でシリコン基板中にイオン注
入した後、加熱処理により拡散し深さ0.6〜１μｍ程度
のＰ型の不純物拡散層５を形成する。この工程において
前記の配線４の下のシリコン基板と素子分離絶縁膜の下
のシリコン基板中へはイオン注入されないため自己整合
的に第２の導電型の不純物拡散層５が形成される。また
半導体基板１の電極を引き出すための能動領域７′は不
純物の注入が行われないようにフォトレジストによりマ
スクしておくものとする。この半導体基板表面全面に絶
縁膜を形成する。本実施例では化学的気相成長法（CVD
法）を用いて第４図（ｅ）のようにシリコン酸化膜を0.
5μｍ形成する。この半導体基板全面をRIE（Reactive
Ion Etch）等の異方性のドライエッチングを行うこと
により前記の配線側面に絶縁膜のサイドウォール９を形
成する。この異方性エッチングによりエッチングする膜
厚を6000Å程度にすることによりサイドウォールの幅を
3000Å程度にできる。この異方性エッチングに引き続い
て前述の配線のエッチングで残した薄い配線材料をサイ
ドウォールをマスクにエッチングすることにより、サイ
ドウォールの下部にMIS型半導体装置のゲート電極４′
となる薄い配線を自己整合的に形成する（第４図
（ｆ））。この薄い配線材料のエッチングと前述の配線
材料のエッチングは、配線材料として多結晶シリコンま
たはシリサイドを用いた場合フロン系ガスのプラズマに
よるドライエッチングを用いることができる。
板１上に素子分離絶縁膜２と能動素子領域を形成しその
上に薄い絶縁膜３を形成する。本実施例として第１導電
型の半導体基板としてシリコンの単結晶基板中にＮ型の
導電型の不純物である燐を1x1016cm-3の濃度に拡散した
基板を用い、素子分離絶縁膜としては１μｍの厚さのシ
リコン酸化膜を用いるものとする。また薄い絶縁膜とし
ては酸素雰囲気中での熱処理によりシリコン基板表面に
形成した300Å程度の厚さのシリコン酸化膜を用いる。
つぎに第４図（ｂ）に示すように薄い絶縁膜上に配線膜
４″を形成する。本実施例では薄い絶縁膜上に4000Åの
多結晶シリコン膜を形成した後配線としての導電性を持
たすために1x1220cm-3の濃度に燐を拡散した材料を用い
るものとする。配線材料として多結晶シリコンの他にモ
リブデンやタングステン等の高融点金属あるいは高融点
金属とシリコンの化合物であってもかまわない。ただし
アルミニウム等の低融点の金属を主成分とする導電材料
ではこの後半導体基板中に不純物拡散層を形成する際に
高温処理できないため注意を要する。つぎに第４図
（ｃ）で示すようにフォトリソ技術及びエッチング技術
により所望の箇所に配線を形成するために前記の配線材
料を部分的にエッチングする。またこのエッチングでは
配線の端に薄い配線部分を形成しMIS型トランジスタの
ゲート電極にするために薄く配線材料を残すようにす
る。本実施例としては500Åの膜厚を残すものとする。
つぎに第４図（ｄ）で示すように薄く残した配線下部の
能動素子領域の第１導電型半導体基板１中に第２の導電
型の不純物拡散層５を形成する。本実施例ではＰ型の導
電性を示す不純物であるホウ素を150KeVの加速エネルギ
ーで5x1014cm-2のドース量でシリコン基板中にイオン注
入した後、加熱処理により拡散し深さ0.6〜１μｍ程度
のＰ型の不純物拡散層５を形成する。この工程において
前記の配線４の下のシリコン基板と素子分離絶縁膜の下
のシリコン基板中へはイオン注入されないため自己整合
的に第２の導電型の不純物拡散層５が形成される。また
半導体基板１の電極を引き出すための能動領域７′は不
純物の注入が行われないようにフォトレジストによりマ
スクしておくものとする。この半導体基板表面全面に絶
縁膜を形成する。本実施例では化学的気相成長法（CVD
法）を用いて第４図（ｅ）のようにシリコン酸化膜を0.
5μｍ形成する。この半導体基板全面をRIE（Reactive
Ion Etch）等の異方性のドライエッチングを行うこと
により前記の配線側面に絶縁膜のサイドウォール９を形
成する。この異方性エッチングによりエッチングする膜
厚を6000Å程度にすることによりサイドウォールの幅を
3000Å程度にできる。この異方性エッチングに引き続い
て前述の配線のエッチングで残した薄い配線材料をサイ
ドウォールをマスクにエッチングすることにより、サイ
ドウォールの下部にMIS型半導体装置のゲート電極４′
となる薄い配線を自己整合的に形成する（第４図
（ｆ））。この薄い配線材料のエッチングと前述の配線
材料のエッチングは、配線材料として多結晶シリコンま
たはシリサイドを用いた場合フロン系ガスのプラズマに
よるドライエッチングを用いることができる。
次に第４図（ｇ）で示すように前記の半導体基板上に
フォトリソ技術により形成したレジストマスク及びサイ
ドウォールにより第２の導電型の不純物拡散層５表面部
分のサイドウォールに隣接する領域に第１の導電型の不
純物拡散層６を形成する。本実施例では砒素を5x1015cm
-2イオン注入した後熱処理する事により0.2μｍの深さ
のＮ型不純物拡散層６を形成する。
フォトリソ技術により形成したレジストマスク及びサイ
ドウォールにより第２の導電型の不純物拡散層５表面部
分のサイドウォールに隣接する領域に第１の導電型の不
純物拡散層６を形成する。本実施例では砒素を5x1015cm
-2イオン注入した後熱処理する事により0.2μｍの深さ
のＮ型不純物拡散層６を形成する。
以上の工程により前記配線下の第１導電型シリコン基
板１をコレクタ、第１導電型不純物拡散層（前記実施例
では砒素拡散層）６をエミッタ、サイドウォール下部の
第２導電型不純物拡散層（前記実施例ではホウ素の拡散
層）５の狭くなった部分をベースとするラテラル型バイ
ポーラトランジスタ（前記実施例ではNPN型ラテラルバ
イポーラ）が形成された。また同時に配線４端のサイド
ウォール９下部の薄い配線材料の部分４′をゲート、第
１導電型半導体基板１をドレイン、第１導電型不純物拡
散層６をソース、第２導電型不純物拡散層５をサブスト
レートとするMIS型半導体装置（前記実施例ではＮチャ
ンネルMIS型トランジスタ）も形成された。周知の通り
前述の実施例によりMIS型半導体装置とラテラル型バイ
ポーラ半導体装置が同時に形成されている。
板１をコレクタ、第１導電型不純物拡散層（前記実施例
では砒素拡散層）６をエミッタ、サイドウォール下部の
第２導電型不純物拡散層（前記実施例ではホウ素の拡散
層）５の狭くなった部分をベースとするラテラル型バイ
ポーラトランジスタ（前記実施例ではNPN型ラテラルバ
イポーラ）が形成された。また同時に配線４端のサイド
ウォール９下部の薄い配線材料の部分４′をゲート、第
１導電型半導体基板１をドレイン、第１導電型不純物拡
散層６をソース、第２導電型不純物拡散層５をサブスト
レートとするMIS型半導体装置（前記実施例ではＮチャ
ンネルMIS型トランジスタ）も形成された。周知の通り
前述の実施例によりMIS型半導体装置とラテラル型バイ
ポーラ半導体装置が同時に形成されている。
以上述べてきた本発明の半導体装置は前記の実施例で
もわかるようにサイドウォール９を形成するための異方
性エッチングで絶縁膜をエッチングする膜厚を変えるこ
とによりサイドウォール９の幅を変えることができる。
前記の実施例では6000Å程度エッチングする事により30
00Åの幅のサイドウォールを形成した。このとき形成め
れる第１の導電型の不純物拡散層によるラテラル型バイ
ポーラのベース幅かつMIS型トランジスタのチャンネル
幅は約4000Åであ。る。これに対し異方性エッチングで
絶縁膜を8000Å程度エッチングするとサイドウォール９
の幅は2000Åになる。このサイドウォールをマスクとし
て形成される第１の導電型不純物拡散層は広がりこの結
果ベース幅及びチャンネル幅は3000Åになる。すなわち
本発明の半導体装置の構造によればトランジスタの能力
を決めるバイポーラトランジスタのHfe及びMIS型トラン
ジスタのベータとして表わされる半導体装置の能力を容
易に制御できることがわかる。
もわかるようにサイドウォール９を形成するための異方
性エッチングで絶縁膜をエッチングする膜厚を変えるこ
とによりサイドウォール９の幅を変えることができる。
前記の実施例では6000Å程度エッチングする事により30
00Åの幅のサイドウォールを形成した。このとき形成め
れる第１の導電型の不純物拡散層によるラテラル型バイ
ポーラのベース幅かつMIS型トランジスタのチャンネル
幅は約4000Åであ。る。これに対し異方性エッチングで
絶縁膜を8000Å程度エッチングするとサイドウォール９
の幅は2000Åになる。このサイドウォールをマスクとし
て形成される第１の導電型不純物拡散層は広がりこの結
果ベース幅及びチャンネル幅は3000Åになる。すなわち
本発明の半導体装置の構造によればトランジスタの能力
を決めるバイポーラトランジスタのHfe及びMIS型トラン
ジスタのベータとして表わされる半導体装置の能力を容
易に制御できることがわかる。
またMIS型半導体装置のゲート電極の形成方法として
サイドウォールを用いた方法を工程を追っての実施例と
して述べてきたがゲート電極のエッチング方法を変える
ことにより第２図（ａ）や第２図（ｂ）の様な形状にす
ることが出来る。この形状を用いても以上述べてきたよ
うな本発明の半導体装置が形成できることは言うまでも
ない。
サイドウォールを用いた方法を工程を追っての実施例と
して述べてきたがゲート電極のエッチング方法を変える
ことにより第２図（ａ）や第２図（ｂ）の様な形状にす
ることが出来る。この形状を用いても以上述べてきたよ
うな本発明の半導体装置が形成できることは言うまでも
ない。
以上本発明の実施例としてNPN型のラテラル型バイポ
ーラとＮチャンネルMIS型トランジスタを混載した半導
体装置を例に取って説明してきたがそれぞれの不純物の
導電型を変えることにより同様の方法によりPNP型ラテ
ラル型バイポーラとＰチャンネルトランジスタを混載し
た半導体装置を形成することもできる。
ーラとＮチャンネルMIS型トランジスタを混載した半導
体装置を例に取って説明してきたがそれぞれの不純物の
導電型を変えることにより同様の方法によりPNP型ラテ
ラル型バイポーラとＰチャンネルトランジスタを混載し
た半導体装置を形成することもできる。
以上述べたように、本発明の半導体装置によれば以下
に列挙するような効果を有する。
に列挙するような効果を有する。
（１） ラテラル型バイポーラとMIS型トランジスタを
混載した半導体装置において、前述の実施例でも述べた
ように小さな領域に二つの半導体素子を形成でき、従来
技術の1/3から1/10の大きさで半導体装置を形成できる
ため従来技術では実現できなかった高集積な半導体装置
の実現を可能にした。
混載した半導体装置において、前述の実施例でも述べた
ように小さな領域に二つの半導体素子を形成でき、従来
技術の1/3から1/10の大きさで半導体装置を形成できる
ため従来技術では実現できなかった高集積な半導体装置
の実現を可能にした。
（２） サイドウォール幅またはエッチングにより形成
される配線端の配線材料の薄くなった部分の幅でラテラ
ルバイポーラ型トランジスタのベース幅とMIS型トラン
ジスタのチャンネル長をコントロールするためトランジ
スタ特性における性能（Hfe,β等）の合わせ込みが容易
でありまたその性能をエッチングの程度（エッチング膜
厚、エッチング形状など）を変えることにより制御性よ
く変化させることも可能である。特にサイドウォールは
プロセス上均一性がよい為このサイドウォールを用いて
トランジスタ特性を制御している本発明の半導体装置は
特性の均一性が向上している。
される配線端の配線材料の薄くなった部分の幅でラテラ
ルバイポーラ型トランジスタのベース幅とMIS型トラン
ジスタのチャンネル長をコントロールするためトランジ
スタ特性における性能（Hfe,β等）の合わせ込みが容易
でありまたその性能をエッチングの程度（エッチング膜
厚、エッチング形状など）を変えることにより制御性よ
く変化させることも可能である。特にサイドウォールは
プロセス上均一性がよい為このサイドウォールを用いて
トランジスタ特性を制御している本発明の半導体装置は
特性の均一性が向上している。
（３） また本発明の実施例でわかるように本半導体装
置を形成する工程は微細MIS型半導体装置を形成する工
程と類似するところが多いため工程を複雑にする事なく
MIS型半導体装置とラテラル型バイポーラを形成する事
を可能にし、半導体回路の集積化も可能である点につい
ても特筆するところである。
置を形成する工程は微細MIS型半導体装置を形成する工
程と類似するところが多いため工程を複雑にする事なく
MIS型半導体装置とラテラル型バイポーラを形成する事
を可能にし、半導体回路の集積化も可能である点につい
ても特筆するところである。
第１図は本発明の半導体装置の断面図。 第２図（ａ）および（ｂ）は、本発明の半導体装置を形
成するための配線材料の配線端の形状例を示した断面
図。 第３図（ａ）は、本発明の半導体装置の素子構造を示し
た配線図。 第３図（ｂ）および（ｃ）は、本発明の半導体装置を用
いて簡単な２入力NORの回路を形成した場合の配線図お
よびその入出力論理図。 第４図（ａ）〜（ｈ）は、本発明の半導体装置を形成す
る過程を工程を追って示した半導体装置の断面図。 第５図は従来技術の半導体装置の断面図。 １……第１導電型の半導体基板 ２……素子分離領域 ３……薄い絶縁膜（ゲート絶縁膜） ４……配 線 ４′……配線端の配線膜厚が薄くなった部分（ゲート電
極） ５……第２導電型の不純物拡散層 ６……第１導電型の不純物拡散層 ７……コレクタ電極とドレイン電極を引き出すための第
１導電型の濃い不純物拡散層 ８……ベース電極とサブストレート電極を引き出すため
の第２導電型の濃い不純物拡散層 ９……絶縁膜よりなるサイドウォール 10……従来技術のラテラル型バイポーラのコレクタ領域 11……従来技術のラテラル型バイポーラのベース領域 12……従来技術のラテラル型バイポーラのエミッタ領域 Ａ……ゲート引出し配線 Ｂ……ドレイン兼コレクタ引出し配線 Ｃ……ベース兼サブストレート引出し配線 Ｄ……ソース兼エミッタ引出し配線 Ｍ……従来技術におけるMIS型トランジスタ領域 Ｌ……従来技術におけるラテラル型バイポーラトランジ
スタ領域
成するための配線材料の配線端の形状例を示した断面
図。 第３図（ａ）は、本発明の半導体装置の素子構造を示し
た配線図。 第３図（ｂ）および（ｃ）は、本発明の半導体装置を用
いて簡単な２入力NORの回路を形成した場合の配線図お
よびその入出力論理図。 第４図（ａ）〜（ｈ）は、本発明の半導体装置を形成す
る過程を工程を追って示した半導体装置の断面図。 第５図は従来技術の半導体装置の断面図。 １……第１導電型の半導体基板 ２……素子分離領域 ３……薄い絶縁膜（ゲート絶縁膜） ４……配 線 ４′……配線端の配線膜厚が薄くなった部分（ゲート電
極） ５……第２導電型の不純物拡散層 ６……第１導電型の不純物拡散層 ７……コレクタ電極とドレイン電極を引き出すための第
１導電型の濃い不純物拡散層 ８……ベース電極とサブストレート電極を引き出すため
の第２導電型の濃い不純物拡散層 ９……絶縁膜よりなるサイドウォール 10……従来技術のラテラル型バイポーラのコレクタ領域 11……従来技術のラテラル型バイポーラのベース領域 12……従来技術のラテラル型バイポーラのエミッタ領域 Ａ……ゲート引出し配線 Ｂ……ドレイン兼コレクタ引出し配線 Ｃ……ベース兼サブストレート引出し配線 Ｄ……ソース兼エミッタ引出し配線 Ｍ……従来技術におけるMIS型トランジスタ領域 Ｌ……従来技術におけるラテラル型バイポーラトランジ
スタ領域
Claims (5)
- 【請求項１】MIS型半導体装置とバイポーラ型半導体装
置が混載されている半導体装置において、第１導電型の
半導体基板上に薄い絶縁膜を介して形成した配線で且つ
該配線は配線端膜厚が他の部分の配線膜厚に比べ薄い形
状を有する配線と、前記第１導電型の半導体基板中で該
配線の膜厚が薄くなった部分の下部及び前記配線に隣接
する領域に形成した第２導電型の不純物拡散層と、該第
２導電型の不純物拡散層表面で前記配線に隣接する領域
に形成した第１導電型の不純物拡散層を有することを特
徴とする半導体装置。 - 【請求項２】前記配線をMIS型半導体装置のゲート電
極、第１導電型の半導体基板をMIS型半導体装置のドレ
イン電極且つバイポーラ型半導体装置のコレクタ電極、
第２導電型の不純物拡散層をMIS型半導体装置のサブス
トレート電極且つバイポーラ型半導体装置のベース電
極、前記第１導電型の不純物拡散層をMIS型半導体装置
のソース電極且つバイポーラ型半導体装置のエミッタ電
極として用いることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】前記第２導電型の不純物拡散層の深さとそ
の表面部分に形成された第１導電型の不純物拡散層の深
さの差を前記配線端の配線膜厚の薄い部分の幅より大き
くした構造を特徴とする請求項１記載の半導体装置。 - 【請求項４】前記配線端の配線膜厚の薄い部分の下部に
形成した第２導電型の不純物拡散層の幅を該配線膜厚の
薄い部分の幅で制御する構造を特徴とする請求項１記載
の半導体装置。 - 【請求項５】前記配線の材料として多結晶シリコン、あ
るいはシリコンと高融点金属の化合物からなることを特
徴とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267605A JP2976513B2 (ja) | 1990-07-23 | 1990-10-05 | 半導体装置 |
| KR1019910012428A KR100200397B1 (ko) | 1990-07-23 | 1991-07-19 | 반도체장치 및 그 제조방법 |
| US07/818,717 US5281544A (en) | 1990-07-23 | 1992-01-09 | Method of manufacturing planar type polar transistors and combination bipolar/MIS type transistors |
| US08/139,608 US5404043A (en) | 1990-07-23 | 1993-10-20 | Semiconductor devices of the planar type bipolar transistors and combination bipolar/MIS type transistors |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2194235A JP3063122B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置およびその製造方法 |
| JP2267605A JP2976513B2 (ja) | 1990-07-23 | 1990-10-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144274A JPH04144274A (ja) | 1992-05-18 |
| JP2976513B2 true JP2976513B2 (ja) | 1999-11-10 |
Family
ID=26508387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267605A Expired - Fee Related JP2976513B2 (ja) | 1990-07-23 | 1990-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976513B2 (ja) |
-
1990
- 1990-10-05 JP JP2267605A patent/JP2976513B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04144274A (ja) | 1992-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US6596600B1 (en) | Integrated injection logic semiconductor device and method of fabricating the same | |
| JPH09102503A (ja) | 半導体装置およびその製造方法 | |
| JPH08125180A (ja) | 半導体装置およびその製造方法 | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| JP2976513B2 (ja) | 半導体装置 | |
| US5281544A (en) | Method of manufacturing planar type polar transistors and combination bipolar/MIS type transistors | |
| KR0172509B1 (ko) | 수평 구조의 바이폴라 트랜지스터 제조 방법 | |
| US5244822A (en) | Method of fabricating bipolar transistor using self-aligned polysilicon technology | |
| JP3063122B2 (ja) | 半導体装置およびその製造方法 | |
| JP3052347B2 (ja) | 半導体装置及びその製造方法 | |
| JP3309606B2 (ja) | 半導体装置の製造方法 | |
| JP3237116B2 (ja) | 半導体装置 | |
| US5404043A (en) | Semiconductor devices of the planar type bipolar transistors and combination bipolar/MIS type transistors | |
| JP3317289B2 (ja) | 半導体装置の製造方法 | |
| JPH06244365A (ja) | 半導体装置およびその製造方法 | |
| US5376563A (en) | Method of manufacturing an emitter base self alignment structure | |
| JP3333863B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH01155660A (ja) | 半導体装置の製造方法 | |
| JPH0712064B2 (ja) | 半導体集積回路の製造方法 | |
| KR0179182B1 (ko) | 바이폴라접합트랜지스터 및 그 제조 방법 | |
| JP2573303B2 (ja) | 半導体装置の製造方法 | |
| JPH07245313A (ja) | バイポーラトランジスタの製造方法 | |
| JPS6295871A (ja) | 半導体装置の製造方法 | |
| JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |