JP2573303B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2573303B2 JP2573303B2 JP63108353A JP10835388A JP2573303B2 JP 2573303 B2 JP2573303 B2 JP 2573303B2 JP 63108353 A JP63108353 A JP 63108353A JP 10835388 A JP10835388 A JP 10835388A JP 2573303 B2 JP2573303 B2 JP 2573303B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、特に、バイ
ポーラ型半導体素子を有する半導体装置の製造方法に関
する。
ポーラ型半導体素子を有する半導体装置の製造方法に関
する。
（従来の技術） 半導体基板上にBi素子（バイポーラ型半導体素子）と
CMOS素子（相補MOS型半導体素子）とを有する半導体集
積回路（以下、Bi-CMOS素子という。）がある。第３図
はそのBi-CMOS素子の代表的な一例を示すものである。
その第３図において、ＩはBi素子、IIはCMOS素子であ
る。さらに、CMOS素子IIはＰ−MOSFET（Ｐチャンネル型
MOSFET）ＡとＮ−MOSFET（Ｎチャンネル型MOSFET）Ｂと
を備える。同図に示すように、Bi素子Ｉの高速化を図る
ため、埋め込み層１及びコレクタ高濃度領域２を形成
し、それらによってコレクタの低抵抗化を図っている。
また、エミッタ領域３を多結晶シリコン４からの不純物
拡散によって形成し、それによりベース・エミッタ接合
によるベース・エミッタ間の接合容量の低減及び多結晶
シリコン４上に自己整合的にコンタクトを取ることによ
るエミッタサイズの微細化を可能としている。第３図の
Bi-CMOS素子は従来汎用型のものであるため、その他の
部分についての説明は省略する。
CMOS素子（相補MOS型半導体素子）とを有する半導体集
積回路（以下、Bi-CMOS素子という。）がある。第３図
はそのBi-CMOS素子の代表的な一例を示すものである。
その第３図において、ＩはBi素子、IIはCMOS素子であ
る。さらに、CMOS素子IIはＰ−MOSFET（Ｐチャンネル型
MOSFET）ＡとＮ−MOSFET（Ｎチャンネル型MOSFET）Ｂと
を備える。同図に示すように、Bi素子Ｉの高速化を図る
ため、埋め込み層１及びコレクタ高濃度領域２を形成
し、それらによってコレクタの低抵抗化を図っている。
また、エミッタ領域３を多結晶シリコン４からの不純物
拡散によって形成し、それによりベース・エミッタ接合
によるベース・エミッタ間の接合容量の低減及び多結晶
シリコン４上に自己整合的にコンタクトを取ることによ
るエミッタサイズの微細化を可能としている。第３図の
Bi-CMOS素子は従来汎用型のものであるため、その他の
部分についての説明は省略する。
第３図において、多結晶シリコン４は、CMOS素子IIの
ゲート電極５に用いられる多結晶シリコンと共通に形成
することもできる。而して、ベース領域６への不純物の
導入が、CMOS素子IIのゲート電極５の形成よりも前に行
われている。そのため、その後に行われる熱工程で不純
物がより深く拡散し、ベース領域６がより深いものとな
る。しかしながら、ベース領域６が深くなると、Bi素子
Ｉの高周波特性が劣化し、素子性能を著しく悪化する。
このような観点からすれば、Bi素子Ｉを高速なものとす
るには、上記とは逆に、CMOS素子IIを形成した後にBi素
子Ｉのベース領域６及びエミッタ領域３を形成するのが
望ましい。このためには、CMOS素子IIのゲート電極５の
ための多結晶シリコンと、Bi素子Ｉのエミッタ領域３の
ための多結晶シリコン４とを別々に形成する工程を用い
るのが望ましい。
ゲート電極５に用いられる多結晶シリコンと共通に形成
することもできる。而して、ベース領域６への不純物の
導入が、CMOS素子IIのゲート電極５の形成よりも前に行
われている。そのため、その後に行われる熱工程で不純
物がより深く拡散し、ベース領域６がより深いものとな
る。しかしながら、ベース領域６が深くなると、Bi素子
Ｉの高周波特性が劣化し、素子性能を著しく悪化する。
このような観点からすれば、Bi素子Ｉを高速なものとす
るには、上記とは逆に、CMOS素子IIを形成した後にBi素
子Ｉのベース領域６及びエミッタ領域３を形成するのが
望ましい。このためには、CMOS素子IIのゲート電極５の
ための多結晶シリコンと、Bi素子Ｉのエミッタ領域３の
ための多結晶シリコン４とを別々に形成する工程を用い
るのが望ましい。
第４図は、理想的なBi素子の不純物分布を示すもので
ある。同図において、深さ−0.2〜０μｍの部分は多結
晶シリコン層７であり、深さ０μｍ以上の部分がシリコ
ン基板８である。また、実線９はエミッタ不純物、破線
10はベース不純物及び一点鎖線11はコレクタ不純物のそ
れぞれの濃度を示す曲線である。破線10で示されるベー
ス不純物の濃度には２つの濃度極大点10a,10bがある。
それらの２つの極大点10a,10bは、ベース不純物の導入
を２回に分けて行うことにより形成される。即ち、第５
図に示す浅いベース不純物分布12を実現するベース不純
物導入と、第６図に示す深いベース不純物分布13を実現
するベース不純物導入とを別々に行うことにより、第４
図の破線10で示すベース不純物分布が得られる。このよ
うに、浅いベース不純物分布12を深いベース不純物分布
13とによって全体としてのベース不純物分布10を決定す
るようにしたので、Bi素子Ｉの特性を決めるベースシー
ト抵抗と電流増幅率・ベース幅を別々に制御できる。即
ち、ベースシート抵抗は、第７図にハッチングで示され
るべース不純物量14で決められ、不純物量14が多いほど
ベース抵抗は下がる。電流増幅率は、第８図にハッチン
グで示されるベース不純物量15で決められ、不純物量15
が少ないほど電流増幅率は上がる。また、ベース幅を狭
くすると素子の高速化が図られるが、このためにもベー
ス不純物量15は少ない方がよい。上記ベース不純物導入
を２回に分けて行う方法を用いると、第５図からわかる
ように、ベース不純物分布12はエミッタ不純物分布９中
に入っているので、第８図のベース不純物量15を増すこ
となくベースシート抵抗を下げることができ、ベースシ
ート抵抗と電流増幅率・ベース幅を別々に制御できる。
ある。同図において、深さ−0.2〜０μｍの部分は多結
晶シリコン層７であり、深さ０μｍ以上の部分がシリコ
ン基板８である。また、実線９はエミッタ不純物、破線
10はベース不純物及び一点鎖線11はコレクタ不純物のそ
れぞれの濃度を示す曲線である。破線10で示されるベー
ス不純物の濃度には２つの濃度極大点10a,10bがある。
それらの２つの極大点10a,10bは、ベース不純物の導入
を２回に分けて行うことにより形成される。即ち、第５
図に示す浅いベース不純物分布12を実現するベース不純
物導入と、第６図に示す深いベース不純物分布13を実現
するベース不純物導入とを別々に行うことにより、第４
図の破線10で示すベース不純物分布が得られる。このよ
うに、浅いベース不純物分布12を深いベース不純物分布
13とによって全体としてのベース不純物分布10を決定す
るようにしたので、Bi素子Ｉの特性を決めるベースシー
ト抵抗と電流増幅率・ベース幅を別々に制御できる。即
ち、ベースシート抵抗は、第７図にハッチングで示され
るべース不純物量14で決められ、不純物量14が多いほど
ベース抵抗は下がる。電流増幅率は、第８図にハッチン
グで示されるベース不純物量15で決められ、不純物量15
が少ないほど電流増幅率は上がる。また、ベース幅を狭
くすると素子の高速化が図られるが、このためにもベー
ス不純物量15は少ない方がよい。上記ベース不純物導入
を２回に分けて行う方法を用いると、第５図からわかる
ように、ベース不純物分布12はエミッタ不純物分布９中
に入っているので、第８図のベース不純物量15を増すこ
となくベースシート抵抗を下げることができ、ベースシ
ート抵抗と電流増幅率・ベース幅を別々に制御できる。
（発明が解決しようとする課題） Bi-CMOS素子におけるBi素子にも、第４図の破線10に
示したようなベース不純物分布を与えれば、Bi素子のベ
ースシート抵抗と電流増幅率・ベース幅を所期の値とな
るように制御することができ、Bi素子の高性能化を図る
ことができる。しかしながら、前述のように、CMOS素子
IIの形成後にBi素子Ｉのベース領域６及びエミッタ拡散
層３を形成するようにすると、今度は逆に以下のような
不都合が新たに生じる。即ち、Bi素子Ｉにおいて、エミ
ッタ拡散層３を多結晶シリコン４からの不純物拡散によ
って形成するために寄与する熱工程が短くなりすぎ、エ
ミッタ不純物のシリコン基板８への拡散が浅くなりす
ぎ、浅いベース不純物分布12がエミッタ不純物分布９中
に入り切らず、はみ出してしまう。この様子を示すのが
第９図及び第10図である。即ち、第９図は、浅いベース
不純物12と深いベース不純物13とを合わせたベース不純
物分布10と、エミッタ不純物分布９との関係を示してい
る。第10図は、浅いベース不純物分布12とエミッタ不純
物分布９との関係を示している。第10図からわかるよう
に、浅いベース不純物分布12がエミッタ不純物分布９か
らはみ出してしまうと、浅いベース不純物分布12が、ベ
ースシート抵抗のみならず電流増幅率・ベース幅の制御
に影響を及ぼし、それらを互いに独立的に制御できなく
なり、Bi素子Ｉの高性能化が難しくなる。
示したようなベース不純物分布を与えれば、Bi素子のベ
ースシート抵抗と電流増幅率・ベース幅を所期の値とな
るように制御することができ、Bi素子の高性能化を図る
ことができる。しかしながら、前述のように、CMOS素子
IIの形成後にBi素子Ｉのベース領域６及びエミッタ拡散
層３を形成するようにすると、今度は逆に以下のような
不都合が新たに生じる。即ち、Bi素子Ｉにおいて、エミ
ッタ拡散層３を多結晶シリコン４からの不純物拡散によ
って形成するために寄与する熱工程が短くなりすぎ、エ
ミッタ不純物のシリコン基板８への拡散が浅くなりす
ぎ、浅いベース不純物分布12がエミッタ不純物分布９中
に入り切らず、はみ出してしまう。この様子を示すのが
第９図及び第10図である。即ち、第９図は、浅いベース
不純物12と深いベース不純物13とを合わせたベース不純
物分布10と、エミッタ不純物分布９との関係を示してい
る。第10図は、浅いベース不純物分布12とエミッタ不純
物分布９との関係を示している。第10図からわかるよう
に、浅いベース不純物分布12がエミッタ不純物分布９か
らはみ出してしまうと、浅いベース不純物分布12が、ベ
ースシート抵抗のみならず電流増幅率・ベース幅の制御
に影響を及ぼし、それらを互いに独立的に制御できなく
なり、Bi素子Ｉの高性能化が難しくなる。
本発明は、上記に鑑みてなされたもので、その目的
は、Bi素子のベースシート抵抗及び電流増幅率・ベース
幅の双方を別々に制御可能な半導体装置の製造方法を、
Bi素子のエミッタサイズの微細化及びBi素子の高速化を
可能とするものとして提供することにある。
は、Bi素子のベースシート抵抗及び電流増幅率・ベース
幅の双方を別々に制御可能な半導体装置の製造方法を、
Bi素子のエミッタサイズの微細化及びBi素子の高速化を
可能とするものとして提供することにある。
（課題を解決するための手段） 本発明の第１の半導体装置の方法は、以下のように構
成される。即ち、バイポーラ型半導体素子及びMOS型半
導体素子を同一半導体基板上に有する半導体装置の製造
方法において、前記MOS型半導体素子のゲート電極形成
後に、下記のａ〜ｃの工程を備え、工程ａと工程ｂとは
順不同であり、工程ａ、ｂの後に工程ｃが実施される半
導体装置の製造方法。
成される。即ち、バイポーラ型半導体素子及びMOS型半
導体素子を同一半導体基板上に有する半導体装置の製造
方法において、前記MOS型半導体素子のゲート電極形成
後に、下記のａ〜ｃの工程を備え、工程ａと工程ｂとは
順不同であり、工程ａ、ｂの後に工程ｃが実施される半
導体装置の製造方法。
ａ 前記バイポーラ型半導体素子のベース領域へ複数回
のベース導電型不純物導入を行う工程。
のベース導電型不純物導入を行う工程。
ｂ 前記バイポーラ型半導体素子のエミッタ領域へエミ
ッタ導電型不純物導入を行う工程。
ッタ導電型不純物導入を行う工程。
ｃ 前記半導体基板の表面をエッチングした後に、その
半導体基板における前記エミッタ領域上にエミッタ電極
となる多結晶シリコンを界面状態の良好な状態で堆積さ
せて、その多結晶シリコンからエミッタ導電型不純物を
そのエミッタ領域へ導入させる工程。
半導体基板における前記エミッタ領域上にエミッタ電極
となる多結晶シリコンを界面状態の良好な状態で堆積さ
せて、その多結晶シリコンからエミッタ導電型不純物を
そのエミッタ領域へ導入させる工程。
また、第２の製造方法は、第１の製造方法において、
バイポーラ型半導体素子のベース領域に複数回のベース
導電型不純物導入を行うことにより、エミッタ導電型不
純物分布との関係によって、ベースシート抵抗と電流増
幅率・ベース幅とを別々に制御するものとして構成され
る。
バイポーラ型半導体素子のベース領域に複数回のベース
導電型不純物導入を行うことにより、エミッタ導電型不
純物分布との関係によって、ベースシート抵抗と電流増
幅率・ベース幅とを別々に制御するものとして構成され
る。
（作用） 本発明の第１の製造方法においては、MOS型半導体素
子のゲート電極形成後に、バイポーラ型半導体素子のベ
ース領域の形成が行われる。このため、その後の熱工程
によってベース領域が深く入り過ぎることはない。ま
た、バイポーラ型半導体素子のエミッタ領域の形成も、
MOS型半導体素子のゲート電極形成後に行われる。この
ため、多結晶シリコンからのエミッタ型不純物のエミッ
タ領域への拡散時間は短いものとなる。しかしながら、
予めエミッタ領域に不純物を導入してあるので、エミッ
タ導電型不純物の拡散は十分に行われる。しかも、半導
体基板の表面がエッチングされた後に多結晶シリコンが
堆積され、これにより両者間の界面状態の良好な状態で
不純物導入が適正に行われる。
子のゲート電極形成後に、バイポーラ型半導体素子のベ
ース領域の形成が行われる。このため、その後の熱工程
によってベース領域が深く入り過ぎることはない。ま
た、バイポーラ型半導体素子のエミッタ領域の形成も、
MOS型半導体素子のゲート電極形成後に行われる。この
ため、多結晶シリコンからのエミッタ型不純物のエミッ
タ領域への拡散時間は短いものとなる。しかしながら、
予めエミッタ領域に不純物を導入してあるので、エミッ
タ導電型不純物の拡散は十分に行われる。しかも、半導
体基板の表面がエッチングされた後に多結晶シリコンが
堆積され、これにより両者間の界面状態の良好な状態で
不純物導入が適正に行われる。
第２の製造方法においては、バイポーラ型半導体素子
のベース領域に複数回のベース導電型不純物導入が行わ
れ、ベースシート抵抗と電流増幅率・ベース幅が別々に
制御される。
のベース領域に複数回のベース導電型不純物導入が行わ
れ、ベースシート抵抗と電流増幅率・ベース幅が別々に
制御される。
（実施例） 本発明の第１実施例を第１図（ａ）〜（ｄ）を参照し
て説明する。
て説明する。
第１図（ａ）からわかるように、ＩはBi素子（形成予
定領域）、IIはCMOS素子（形成予定領域）であり、CMOS
素子IIはさらにＰ−MOSFET（形成予定領域）ＡとＮ−MO
SFET（形成予定領域）Ｂとから成っている。即ち、Ｐ型
シリコン基板16上に高濃度Ｎ型不純物領域としての埋め
込み層１を形成し、さらにその後Ｐ型シリコン基板16上
にＰ型シリコンをエピタキシャル成長させる。次に、そ
のＰ型シリコンのうち、Ｎ−MOSFET形成予定領域ＢにＰ
型不純物を導入して不純物拡散領域としてのＰウェル17
を形成し、Ｐ−MOSFET形成予定領域Ａ及びBi素子形成予
定領域ＩにＮ型不純物を導入して不純物拡散領域として
のＮウェル18を形成する。次に、素子間の電気的絶縁の
ために厚い酸化膜により素子分離領域19を形成する。次
に、Bi素子形成予定領域Ｉにおいて、高濃度Ｎ型拡散層
によってコレクター領域２を形成する。その後、Ｐ−MO
SFET形成予定領域Ａ及びＮ−MOSFET形成予定領域Ｂにイ
オン注入により不純物導入を行い、次いでシリコン表面
を、後にゲート酸化膜20を形成するための酸化膜で被
う。次に、その酸化膜上に、後にゲート電極５を形成す
るための多結晶シリコンを堆積する。その多結晶シリコ
ン中に多結晶シリコンを導電性とする不純物（例えばＮ
型不純物）を導入し、その後その多結晶シリコンをエッ
チングしてゲート電極５を形成する。そのゲート電極５
をマスクとして前記酸化膜をエッチングしてゲート酸化
膜20を形成する。このエッチングにおいては、Bi素子形
成予定領域Ｉについてみれば、その領域Ｉ側にはゲート
電極は存在しないので、その領域Ｉ上の前記酸化膜は全
て除去される。次に、Ｎ−MOSFET形成予定領域ＢにＮ型
不純物を導入してソース・ドレイン領域21aを形成し、
Ｐ−MOSFET形成予定領域Ａ及びBi素子形成予定領域Ｉに
Ｐ型不純物を導入してソース・ドレイン領域21b及び高
濃度ベース領域22を形成する。以上の工程によって製造
された中間半導体装置が第１図（ａ）に示される。以上
の工程は、従来のBi-CMOS素子の製造工程と同じであ
る。さらにはCMOS素子IIについてみれば、以上の工程
は、埋め込み層１及びコレクター領域２の形成工程を除
いて、従来のCMOS素子の製造工程を同一である。
定領域）、IIはCMOS素子（形成予定領域）であり、CMOS
素子IIはさらにＰ−MOSFET（形成予定領域）ＡとＮ−MO
SFET（形成予定領域）Ｂとから成っている。即ち、Ｐ型
シリコン基板16上に高濃度Ｎ型不純物領域としての埋め
込み層１を形成し、さらにその後Ｐ型シリコン基板16上
にＰ型シリコンをエピタキシャル成長させる。次に、そ
のＰ型シリコンのうち、Ｎ−MOSFET形成予定領域ＢにＰ
型不純物を導入して不純物拡散領域としてのＰウェル17
を形成し、Ｐ−MOSFET形成予定領域Ａ及びBi素子形成予
定領域ＩにＮ型不純物を導入して不純物拡散領域として
のＮウェル18を形成する。次に、素子間の電気的絶縁の
ために厚い酸化膜により素子分離領域19を形成する。次
に、Bi素子形成予定領域Ｉにおいて、高濃度Ｎ型拡散層
によってコレクター領域２を形成する。その後、Ｐ−MO
SFET形成予定領域Ａ及びＮ−MOSFET形成予定領域Ｂにイ
オン注入により不純物導入を行い、次いでシリコン表面
を、後にゲート酸化膜20を形成するための酸化膜で被
う。次に、その酸化膜上に、後にゲート電極５を形成す
るための多結晶シリコンを堆積する。その多結晶シリコ
ン中に多結晶シリコンを導電性とする不純物（例えばＮ
型不純物）を導入し、その後その多結晶シリコンをエッ
チングしてゲート電極５を形成する。そのゲート電極５
をマスクとして前記酸化膜をエッチングしてゲート酸化
膜20を形成する。このエッチングにおいては、Bi素子形
成予定領域Ｉについてみれば、その領域Ｉ側にはゲート
電極は存在しないので、その領域Ｉ上の前記酸化膜は全
て除去される。次に、Ｎ−MOSFET形成予定領域ＢにＮ型
不純物を導入してソース・ドレイン領域21aを形成し、
Ｐ−MOSFET形成予定領域Ａ及びBi素子形成予定領域Ｉに
Ｐ型不純物を導入してソース・ドレイン領域21b及び高
濃度ベース領域22を形成する。以上の工程によって製造
された中間半導体装置が第１図（ａ）に示される。以上
の工程は、従来のBi-CMOS素子の製造工程と同じであ
る。さらにはCMOS素子IIについてみれば、以上の工程
は、埋め込み層１及びコレクター領域２の形成工程を除
いて、従来のCMOS素子の製造工程を同一である。
次に、同図（ｂ）からわかるように、Bi素子形成予定
領域Ｉにおいて、イオン注入によりＰ型不純物を導入し
てベース領域６を形成する。このベース領域６の形成に
当っては、従来技術で述べたように、イオン注入を２回
に分けて行ない、浅いベース不純物分布（第５図の12）
及び深いベース不純物濃度（第６図の13）が形成される
ようにする。その後、半導体表面を絶縁膜23で被う。そ
の絶縁膜23に異方性エッチングを施し、後にエミッタ領
域３となるべき部分の上方部分23aを除去する。その
後、全面にＮ型不純物をイオン注入する。しかしなが
ら、絶縁膜23が、後にエミッタ領域３となるべき部分以
外の半導体表面を被っているので、そのＮ型不純物は後
にエミッタ領域３となるべき部分のみに導入され、同図
（ｃ）からわかるようにエミッタ領域３が形成される。
このようなＮ型不純物のイオン注入にあっては、イオン
打ち込み量と加速電圧との適当な値に設定して、第５図
に示すように、エミッタ不純物分布９が浅いベース不純
物分布12を被うようにする。これにより、第１図（ｂ）
に示す中間半導体装置が得られる。
領域Ｉにおいて、イオン注入によりＰ型不純物を導入し
てベース領域６を形成する。このベース領域６の形成に
当っては、従来技術で述べたように、イオン注入を２回
に分けて行ない、浅いベース不純物分布（第５図の12）
及び深いベース不純物濃度（第６図の13）が形成される
ようにする。その後、半導体表面を絶縁膜23で被う。そ
の絶縁膜23に異方性エッチングを施し、後にエミッタ領
域３となるべき部分の上方部分23aを除去する。その
後、全面にＮ型不純物をイオン注入する。しかしなが
ら、絶縁膜23が、後にエミッタ領域３となるべき部分以
外の半導体表面を被っているので、そのＮ型不純物は後
にエミッタ領域３となるべき部分のみに導入され、同図
（ｃ）からわかるようにエミッタ領域３が形成される。
このようなＮ型不純物のイオン注入にあっては、イオン
打ち込み量と加速電圧との適当な値に設定して、第５図
に示すように、エミッタ不純物分布９が浅いベース不純
物分布12を被うようにする。これにより、第１図（ｂ）
に示す中間半導体装置が得られる。
次に、同図（ｃ）からわかるように、絶縁膜23上に多
結晶シリコン4Aを堆積する。その多結晶シリコン4AにＮ
型不純物を導入する。その多結晶シリコン4Aをエッチン
グして、同図（ｄ）に示すように、エミッタ電極４を形
成する。その後、配線24を形成することにより同図
（ｄ）に示しBi-CMOS素子が得られる。
結晶シリコン4Aを堆積する。その多結晶シリコン4AにＮ
型不純物を導入する。その多結晶シリコン4Aをエッチン
グして、同図（ｄ）に示すように、エミッタ電極４を形
成する。その後、配線24を形成することにより同図
（ｄ）に示しBi-CMOS素子が得られる。
以上に述べた製造方法により得られるBi-CMOS素子に
おいては、ベース領域６への不純物導入を２回に分けて
行ったこと及びエミッタ領域３への不純物導入を多結晶
シリコン4Aからの拡散のみによるものよりも深くできる
ことから、第５図に示すようなエミッタ及びベース不純
物分布９、12を実現することが可能となる。従って、前
記従来技術で述べたように、ベースシート抵抗の制御と
電流増幅率・ベース幅の制御をそれぞれ独立に行うこと
ができる。また、エミッタ電極４により自己整合的にエ
ミッタコンタクトをとることもできるので、エミッタサ
イズの微細化も可能となり、素子の集積化及び高速化を
図ることができる。
おいては、ベース領域６への不純物導入を２回に分けて
行ったこと及びエミッタ領域３への不純物導入を多結晶
シリコン4Aからの拡散のみによるものよりも深くできる
ことから、第５図に示すようなエミッタ及びベース不純
物分布９、12を実現することが可能となる。従って、前
記従来技術で述べたように、ベースシート抵抗の制御と
電流増幅率・ベース幅の制御をそれぞれ独立に行うこと
ができる。また、エミッタ電極４により自己整合的にエ
ミッタコンタクトをとることもできるので、エミッタサ
イズの微細化も可能となり、素子の集積化及び高速化を
図ることができる。
上記第１実施例と同様の製造方法を用いて、CMOS素子
IIは形成せず、Bi素子Ｉのみを形成することもできる。
それにより、上記第１実施例と同様の効果（機能）を持
つBi素子Ｉを形成することができる。
IIは形成せず、Bi素子Ｉのみを形成することもできる。
それにより、上記第１実施例と同様の効果（機能）を持
つBi素子Ｉを形成することができる。
また、上記第１実施例において、CMOS素子IIのドレイ
ン領域に高電界が集中するのをさけるには、CMOS素子II
の各ソース・ドレイン領域21a,21bもしくはその一方
に、第２図に示すように、低濃度不純物拡散領域25a,25
bもしくはその一方を形成し、ゲート電極５の側面に絶
縁膜の側壁26を残存させたLDD（Lightly Doped Drain）
構造によればよい。上記側壁26を残存させるには、上記
第１実施例と同様の工程でゲート電極５を形成した後、
低濃度の不純物をイオン注入することによりソース・ド
レイン領域（25a＋21a,25b＋21b）もしくはその一方を
形成し、その後絶縁膜を堆積して異方性エッチングを行
えはよい。その後、ゲート電極５及び側壁26をマスクと
して高濃度の不純物を導入してソース・ドレイン領域21
a,21bもしくはその一方を形成する。これにより、それ
らのソース・ドレイン領域21a,21bもしくはその一方の
内側に低濃度の不純物拡散領域25a,25bもしくはその一
方が残る。このようにして、Bi素子の特性を変えること
なくLDD構造とすることができる。
ン領域に高電界が集中するのをさけるには、CMOS素子II
の各ソース・ドレイン領域21a,21bもしくはその一方
に、第２図に示すように、低濃度不純物拡散領域25a,25
bもしくはその一方を形成し、ゲート電極５の側面に絶
縁膜の側壁26を残存させたLDD（Lightly Doped Drain）
構造によればよい。上記側壁26を残存させるには、上記
第１実施例と同様の工程でゲート電極５を形成した後、
低濃度の不純物をイオン注入することによりソース・ド
レイン領域（25a＋21a,25b＋21b）もしくはその一方を
形成し、その後絶縁膜を堆積して異方性エッチングを行
えはよい。その後、ゲート電極５及び側壁26をマスクと
して高濃度の不純物を導入してソース・ドレイン領域21
a,21bもしくはその一方を形成する。これにより、それ
らのソース・ドレイン領域21a,21bもしくはその一方の
内側に低濃度の不純物拡散領域25a,25bもしくはその一
方が残る。このようにして、Bi素子の特性を変えること
なくLDD構造とすることができる。
上記の各実施例において、エミッタ領域３形成のため
のＮ型不純物導入後、エミッタ領域３上に多結晶シリコ
ン4Aを堆積する前に、シリコン基板に対して適当なエッ
チング処理を施して、シリコン基板と多結晶シリコン4A
との界面の状態を良好なものとすることもできる。
のＮ型不純物導入後、エミッタ領域３上に多結晶シリコ
ン4Aを堆積する前に、シリコン基板に対して適当なエッ
チング処理を施して、シリコン基板と多結晶シリコン4A
との界面の状態を良好なものとすることもできる。
さらに、Bi素子Ｉのベース領域も及びエミッタ領域３
の形成は、多結晶シリコン4Aの形成前であれば、種々の
順序で行うことができる。即ち、例えば、ベース領域６
に不純物を導入した後、エミッタ領域３に不純物を導入
し、その後さらにベース領域６の一部に不純物を導入す
ることができる。さらには、エミッタ領域３に不純物を
導入した後、ベース領域６の一部に複数回の不純物導入
を行うことのできる。
の形成は、多結晶シリコン4Aの形成前であれば、種々の
順序で行うことができる。即ち、例えば、ベース領域６
に不純物を導入した後、エミッタ領域３に不純物を導入
し、その後さらにベース領域６の一部に不純物を導入す
ることができる。さらには、エミッタ領域３に不純物を
導入した後、ベース領域６の一部に複数回の不純物導入
を行うことのできる。
本発明によれば、MOS型半導体素子のゲート電極形成
後に、バイポーラ型半導体素子のベース領域の形成を行
なうようにしたので、その後の熱工程によってベース領
域拡散層が深くなり過ぎることはない。即ち、一般に、
MOS型半導体装置のゲート電極の形成に当たってはいわ
ゆる各種の熱処理が施される。このため、もし、このゲ
ート電極の形成前に、バイポーラ型半導体素子のベース
領域が形成されていると、その後の熱処理によってベー
ス領域の不純物が拡散して、ベース領域が深くなるのが
避けられない。しかしながら、本発明においては、MOS
型半導体装置のゲート電極形成後に、バイポーラ型半導
体素子のベース領域を形成するようにしたので、ベース
領域が深く入り過ぎるのを防止することができる。
後に、バイポーラ型半導体素子のベース領域の形成を行
なうようにしたので、その後の熱工程によってベース領
域拡散層が深くなり過ぎることはない。即ち、一般に、
MOS型半導体装置のゲート電極の形成に当たってはいわ
ゆる各種の熱処理が施される。このため、もし、このゲ
ート電極の形成前に、バイポーラ型半導体素子のベース
領域が形成されていると、その後の熱処理によってベー
ス領域の不純物が拡散して、ベース領域が深くなるのが
避けられない。しかしながら、本発明においては、MOS
型半導体装置のゲート電極形成後に、バイポーラ型半導
体素子のベース領域を形成するようにしたので、ベース
領域が深く入り過ぎるのを防止することができる。
また、予めエミッタ領域に不純物を導入するようにし
たので、多結晶シリコンからのエミッタ型不純物のエミ
ッタ領域への拡散時間を短いものとしても、不純物の拡
散を十分に行わせてエミッタを確実に形成することがで
きる。
たので、多結晶シリコンからのエミッタ型不純物のエミ
ッタ領域への拡散時間を短いものとしても、不純物の拡
散を十分に行わせてエミッタを確実に形成することがで
きる。
さらに、半導体基板におけるエミッタ領域上にそれへ
不純物を拡散させるための多結晶シリコンを堆積させる
ようにしているが、その多結晶シリコンの堆積に先立っ
て半導体基板の表面をエッチングするようにしたので、
エミッタ領域へ不純物を導入した後に多結晶シリコンを
堆積しても、半導体基板とその上の多結晶シリコンの互
いに界面状態を良好なものとして、多結晶シリコンから
半導体基板のエミッタ領域への不純物拡散を適当なもの
にでき、よって、最終的に得られる製品を信頼性の高い
ものとすることができる。
不純物を拡散させるための多結晶シリコンを堆積させる
ようにしているが、その多結晶シリコンの堆積に先立っ
て半導体基板の表面をエッチングするようにしたので、
エミッタ領域へ不純物を導入した後に多結晶シリコンを
堆積しても、半導体基板とその上の多結晶シリコンの互
いに界面状態を良好なものとして、多結晶シリコンから
半導体基板のエミッタ領域への不純物拡散を適当なもの
にでき、よって、最終的に得られる製品を信頼性の高い
ものとすることができる。
第１図は本発明の一実施例の工程断面図、第２図は異な
る実施例によって得られる半導体装置の断面図、第３図
は従来の半導体装置の断面図、第４図は理想的なバイポ
ーラ型半導体素子の不純物分布図、第５図はベース不純
物分布のうち浅いベース不純物分布のみを書いた理想的
なバイポーラ型半導体素子の不純物分布図、第６図はベ
ース不純物分布のうち深いベース不純物分布のみを書い
た理想的なバイポーラ型半導体素子の不純物分布図、第
７図はベースシート抵抗に寄与するベース不純物を示し
たバイポーラ型半導体素子の不純物分布図、第８図は電
流増幅率に寄与するベース不純物を示したバイポーラ型
半導体素子の不純物分布図、第９図及び第10図は従来技
術の問題点を示したバイポーラ型半導体素子の不純物分
布図である。 １……埋め込み層、２……コレクタ高濃度領域、３……
エミッタ領域、4A……エミッタ電極となる多結晶シリコ
ン、４……エミッタ電極、５……ゲート電極、６……ベ
ース領域、７……多結晶シリコン層、８……シリコン基
板、９……エミッタ不純物分布を示す実線、10……ベー
ス不純物分布を示す破線、10a……浅いベース不純物分
布による濃度極大点、10b……深いベース不純物分布に
よる濃度極大点、11……コレクタ不純物分布を示す一点
鎖線、12……浅いベース不純物分布、13……深いベース
不純物分布、14……ベースシート抵抗に寄与するベース
不純物部分、15……電流増幅率に寄与するベース不純物
部分、16……Ｐ型シリコン基板、17……Ｐウェル、18…
…Ｎウェル、19……素子分離用の厚い酸化膜、20……ゲ
ート酸化膜、21a……Ｎチャンネル型MOSFETのソース・
ドレイン領域、21b……Ｐチャンネル型MOSFETのソース
・ドレイン領域、22……高濃度ベース領域、23……ゲー
ト電極用多結晶シリコン・エミッタ電極用多結晶シリコ
ン間絶縁膜、23a……エミッタ領域３上の絶縁膜23の除
去部分、24……配線、25a……Ｎチャンネル型MOSFETの
ソース・ドレイン領域に導入された低濃度不純物拡散領
域、25b……Ｐチャンネル型MOSFETのソース・ドレイン
領域に導入された低濃度不純物拡散領域、26……LDD構
造に用いられる側壁用絶縁膜。
る実施例によって得られる半導体装置の断面図、第３図
は従来の半導体装置の断面図、第４図は理想的なバイポ
ーラ型半導体素子の不純物分布図、第５図はベース不純
物分布のうち浅いベース不純物分布のみを書いた理想的
なバイポーラ型半導体素子の不純物分布図、第６図はベ
ース不純物分布のうち深いベース不純物分布のみを書い
た理想的なバイポーラ型半導体素子の不純物分布図、第
７図はベースシート抵抗に寄与するベース不純物を示し
たバイポーラ型半導体素子の不純物分布図、第８図は電
流増幅率に寄与するベース不純物を示したバイポーラ型
半導体素子の不純物分布図、第９図及び第10図は従来技
術の問題点を示したバイポーラ型半導体素子の不純物分
布図である。 １……埋め込み層、２……コレクタ高濃度領域、３……
エミッタ領域、4A……エミッタ電極となる多結晶シリコ
ン、４……エミッタ電極、５……ゲート電極、６……ベ
ース領域、７……多結晶シリコン層、８……シリコン基
板、９……エミッタ不純物分布を示す実線、10……ベー
ス不純物分布を示す破線、10a……浅いベース不純物分
布による濃度極大点、10b……深いベース不純物分布に
よる濃度極大点、11……コレクタ不純物分布を示す一点
鎖線、12……浅いベース不純物分布、13……深いベース
不純物分布、14……ベースシート抵抗に寄与するベース
不純物部分、15……電流増幅率に寄与するベース不純物
部分、16……Ｐ型シリコン基板、17……Ｐウェル、18…
…Ｎウェル、19……素子分離用の厚い酸化膜、20……ゲ
ート酸化膜、21a……Ｎチャンネル型MOSFETのソース・
ドレイン領域、21b……Ｐチャンネル型MOSFETのソース
・ドレイン領域、22……高濃度ベース領域、23……ゲー
ト電極用多結晶シリコン・エミッタ電極用多結晶シリコ
ン間絶縁膜、23a……エミッタ領域３上の絶縁膜23の除
去部分、24……配線、25a……Ｎチャンネル型MOSFETの
ソース・ドレイン領域に導入された低濃度不純物拡散領
域、25b……Ｐチャンネル型MOSFETのソース・ドレイン
領域に導入された低濃度不純物拡散領域、26……LDD構
造に用いられる側壁用絶縁膜。
Claims (2)
- 【請求項１】バイポーラ型半導体素子及びMOS型半導体
素子を同一半導体基板上に有する半導体装置の製造方法
において、前記MOS型半導体素子のゲート電極形成後
に、下記のａ〜ｃの工程を備え、工程ａと工程ｂとは順
不同であり、工程ａ、ｂの後に工程ｃが実施される半導
体装置の製造方法。 ａ 前記バイポーラ型半導体素子のベース領域へ複数回
のベース導電型不純物導入を行う工程。 ｂ 前記バイポーラ型半導体素子のエミッタ領域へエミ
ッタ導電型不純物導入を行う工程。 ｃ 前記半導体基板の表面をエッチングした後に、その
半導体基板における前記エミッタ領域上にエミッタ電極
となる多結晶シリコンを界面状態の良好な状態で堆積さ
せて、その多結晶シリコンからエミッタ導電型不純物を
そのエミッタ領域へ導入させる工程。 - 【請求項２】バイポーラ型半導体素子のベース領域に複
数回のベース導電型不純物導入を行うことにより、エミ
ッタ導電型不純物分布との関係によって、ベースシート
抵抗と電流増幅率・ベース幅とを別々に制御することを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108353A JP2573303B2 (ja) | 1988-04-30 | 1988-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108353A JP2573303B2 (ja) | 1988-04-30 | 1988-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01278766A JPH01278766A (ja) | 1989-11-09 |
| JP2573303B2 true JP2573303B2 (ja) | 1997-01-22 |
Family
ID=14482563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108353A Expired - Fee Related JP2573303B2 (ja) | 1988-04-30 | 1988-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573303B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581548B2 (ja) * | 1986-10-13 | 1997-02-12 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1988
- 1988-04-30 JP JP63108353A patent/JP2573303B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01278766A (ja) | 1989-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |