JP2581548B2

JP2581548B2 - 半導体装置の製造方法

Info

Publication number: JP2581548B2
Application number: JP61242251A
Authority: JP
Inventors: 彰深見; 篤雄渡辺; 秀男本間; 隆洋長野; 直弘門馬; 隆英池田; 豊三沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-13
Filing date: 1986-10-13
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPS6395664A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、特にバイポーラトランジスタ等の半導体装
置の製造方法に関する。

〔従来の技術〕

一般に、バイポーラトランジスタにおけるベース，エ
ミツタ周辺の構造は、真性ベースと、その内部に形成さ
れたエミツタと、グラフトベース（真性ベースよりも高
濃度、すなわち高導電率のベース）とから成る。この構
造の例として、アイ・イー・デイー・エム，インターナ
シヨナル・エレクトロン・デバイシズ・ミーテイング，
テクニカル・ダイジエスト（IEDM,International Elect
ron Devices Meeting,Technical Digest）,1979年，第3
28頁〜第331頁に掲載されたものが知られている。この
構造例においては、グラフトベースとエミツタとの間の
真性ベースの拡散層の部分の寸法は、グラフトベースお
よびエミツタの形成のためのイオン注入用マスクの位置
によつて決定されることになる。その結果上記従来の構
造によれば、イオン注入時におけるマスク合せのため余
裕幅を考慮すると、グラフトベースをエミツタに対して
距離を置いて位置させる必要があり、この距離の具体的
数値としては通常用いられるホトリソグラフイ技術で１
〜２μｍ程度となる。

〔発明が解決しようとする課題〕

半導体装置一般の問題として寄生抵抗をいかに減少さ
せるかという点が挙げられる。この点につき上記従来の
バイポーラトランジスタの構造につき合わせて考えてみ
ると、グラフトベース上のベース電極からエミツタまで
のベース抵抗のうち、グラフトベースの拡散層部分の抵
抗と、グラフトベースとエミツタとの間にある真性ベー
スの拡散層部分の抵抗とはベース抵抗の増加につながる
余分な抵抗である。これらの寄生抵抗のうちグラフトベ
ース拡散層部分は高濃度であるため抵抗増加への寄与は
少ないが、真性ベース部分は寄与の度合いが大である。
したがつて、前述の従来構造のようにこの真性ベース部
分の寸法が大きいと、それだけ寄生的な抵抗（外部ベー
ス抵抗）が大きくなつて、バイポーラトランジスタの動
作速度を低下させることになる。

本発明の目的は、バイポーラトランジスタにおいて、
外部ベース抵抗を低減することができる半導体装置の製
造方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、第１の導電型
のシリコン拡散層上に形成された酸化膜上に多結晶シリ
コンを堆積し、当該多結晶シリコン上に窒化シリコンを
堆積する工程と、前記多結晶シリコンおよび窒化シリコンを加工して所
定寸法の窒化シリコンと多結晶シリコンとの二層構造を
形成する工程と、前記窒化シリコン・多結晶シリコンの二層構造の側面
に絶縁物の側壁を設ける工程と、前記窒化シリコン・多結晶シリコンの二層構造および
前記絶縁物の側壁をマスクとして周囲のシリコン層に当
該シリコン層を前記第１の導電型と同一の導電型にする
不純物を導入する工程と、前記周囲のシリコン層上に酸化膜を形成する工程と、前記窒化シリコン・多結晶シリコンの二層構造を除去
する工程と、前記窒化シリコン・多結晶シリコンの二層構造の下部
に位置する酸化膜を除去し、前記絶縁物の側壁のみを残
す工程と、前記絶縁物の側壁で囲まれた部分のシリコン中に前記
第１の導電型とは逆の導電型を有する拡散層を形成する
工程と、からなることを特徴とする半導体装置の製造方
法を採用したものである。

〔作用〕

前記した手段によれば、窒化シリコン・多結晶シリコ
ンの二層構造および絶縁物の側壁をマスクとした自己整
合プロセスを利用し、第１の導電型による拡散層（グラ
フトベース）と第２の導電型による拡散層（エミッタ）
の距離を縮めるようにしたため、グラフトベースとエミ
ッタの間隔を絶縁物の側壁（サイドウオール）の幅以下
にすることができ、外部ベース抵抗の低減されたバイポ
ーラトタンジスタを製造することができる。外部ベース
抵抗は、グラフトベース上の電極から真性ベースの外周
端に至るまでのグラフトベースの抵抗成分と、グラフト
ベースとエミッタ間の真性ベースの抵抗成分の合計であ
り、後者の成分が下げられることにより、外部ベース抵
抗を下げることができる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

実施例１第１図に、半導体装置の構造を示す断面図を示し、第
２図に、第１図に示したバイポーラトランジスタの製造
プロセスの例を示す。

第１図において、半導体装置は、半導体基体の一表面
に形成された第１導電型のベース層11と、このベース層
11の内部に形成され、ベース層11とは逆の第２導電型の
エミッタ層12と、ベース層11に隣接して形成され、ベー
ス層11と同一の導電型でベース層11よりも導電率の大き
いグラフトベース層13とを備えて構成されている。そし
て、エミッタ層12の直上にエミッタ電極41が形成され、
このエミッタ電極41の側面に接して絶縁物側壁21が形成
され、かつ、エミッタ層12の外周端部およびベース層11
の内周端部が絶縁物側壁21に対して自己整合的に形成さ
れている。すなわち、第１図の半導体装置は、グラフト
ベース層13とエミッタ層12間の寸法を縮めた構造のバイ
ポーラトランジスタの例である。このトランジスタの場
合、真性ベース11の内側に形成されたエミッタ層12の外
周部およびグラフトベース層13の内周部は、エミッタ電
極41の側面に位置する絶縁物の側壁（サイドウオールま
たはサイドスペーサ）21によって自己整合的に形成され
ている。ここに、“自己整合的に形成する”とは、マス
クを使用することなく、前工程で形成された部分をマス
クとして代用し、結果的に所望の拡散層を形成すること
を意味する。各製造プロセスを第２図の各図番（ａ）〜
（ｇ）に合わせて以下説明する。

（ａ）Ｐ型シリコン基板14上に不純物を拡散し、シリコ
ン（Si）のエピタキシヤル成長によりN⁺埋込層15とＮ型
エピタキシヤル層16を形成する。その後、選択酸化，イ
オン注入によりコレクタ引上層17と真性ベース層となる
べき拡散層111を形成し、表面酸化層23を有する（ａ）
図の様な断面構造を形成する。なお（ａ）図では素子分
離は省略した。

（ｂ）次に、表面にポリSi42を成長させ、さらにシリコ
ン窒化膜（Si₃N₄）31を形成した後、（ｂ）図の様に加
工する。加工寸法は本実施例では１μｍとした。

（ｃ）適当な熱処理の後、CVDによるシリコン酸化膜（S
iO₂）を堆積し、SiO₂をドライエツチングによりエツチ
バツクし、SiN₄31とポリSi42の側面にSiO₂サイドウオー
ル21を形成する。先に形成したSiN₄31/ポリSi42の二層
構造の厚さと堆積したSiO₂の膜厚とによつてサイドウオ
ール21の幅を選ぶことができるが、本実施例では0.3μ
ｍとした。

（ｄ）次いで、表面を酸化して薄い酸化膜を形成した
後、グラフトベースを形成するためコレクタ引上層17上
をマスクしてＢイオンを注入する。この際サイドウオー
ル付Si₃N₄31/ポリSi42はイオン注入のマスクとなりこの
下には注入されない。その後、グラフトベース13上絶縁
膜を形成するため表面を酸化する。このときＢドーズ量
が１×10¹⁶cm^-2と多いため、酸化は増速される。本実施
例では、850℃のウエート酸化で膜厚150nmの酸化膜22を
形成した。このときポリSi42はSi₃N₄31によつて被覆さ
れているため酸化されない。

（ｅ）その後、反応性エツチングによりSi₃N₄31/ポリSi
42の二層膜を除去する。グラフトベース13上およびコレ
クタ引上層17上は酸化膜22で被われエツチングされな
い。

（ｆ）（ａ）で形成した薄い表面酸化膜23をHF系のエツ
チング液で除去し、ポリSiを堆積し、（ｆ）図の形状に
加工してポリSiエミツタ電極41を形成する。ポリSi表面
を酸化した後、エミツタ12を形成するため、ASイオンを
注入する。シリコンへのイオン注入はポリSiエミツタ電
極41を通して行なわれ、他の領域は厚い酸化膜22で被覆
されているので注入は阻止される。

（ｇ）最後に、絶縁膜24を形成し、電極取出用のコンタ
クトホール61を形成した後、Alを堆積して図（ｇ）のよ
うに加工してAl電極51を形成する。

以上の工程で制御されたバイポーラトランジスタは、
先に述べたように、P⁺のグラフトベース13とN⁺のエミツ
タの間隔が縮まり、サイドウオール21の幅の0.3μｍよ
りも短い約0.15μｍとなつており、外部ベース抵抗に寄
与する真性ベース11の抵抗成分が小さくなつた。また、
エミツタ12の面積は、元々のSi₃N₄31/ポリ42の加工寸法
によつて精度よく決められている。さらに、グラフトベ
ース13および真性ベース11とポリSiエミツタ電極41との
絶縁はサイドウオール21と酸化膜22によつてなされてい
る。

このように本実施例によれば、自己整合プロセスを利
用して外部ベース抵抗を低減でき、また各部分の寸法を
精度よく再現できるという効果があり、このプロセスを
実施する上で、従来とくらべてホトリソグラフイ工程で
のマスクの増加はない。

実施例２次に、本発明に係る第２の実施例を第３図により説明
する。

実施例１はサイドウオール21による自己整合プロセス
を利用したが、本実施例は後述するようにポリSiの酸化
膜をサイドスペーサとする方法である。以下、図番にし
たがつてプロセスを説明する。

（ａ）実施例１と同様、N⁺埋込層15,N型エピタキシヤル
層16、コレクタ引上層17、ベース拡散層111を形成す
る。

（ｂ）実施例１と同様、Si₃N₄31/ポリSi42の二層構造を
形成する。

（ｃ）次に、ウエツト中で表面を酸化する。ポリSi42は
AsまたはＰをドープしておき増速酸化することにより短
時間で厚い酸化膜のサイドスペーサ25を形成できる。一
方、Si表面も酸化されて酸化膜22が形成される。この酸
化膜22は実施例１と同様、ベースとエミツタ電極との絶
縁分離膜として働く。

（ｄ）その後、グラフトベースを形成するために、コレ
クタ引上層17上をマスクして、Ｂイオンを注入する。こ
のときサイドスペーサ25の付いたSi₃N₄31/ポリSi41の部
分にはＢは注入されない。Ｂ注入後、アニールして外部
ベース13を成する。

（ｅ）Si₃N₄31およびポリSi41をドライエツチによりエ
ツチング除去する。

（ｆ）薄い酸化膜23除去後、ポリSiを堆積し、ポリSiエ
ミツタ電極41に加工した後、ポリSi表面酸化Asイオン注
入し、エミツタ12を形成する。

（ｇ）実施例１と同様、層間絶縁24、Al電極51を形成す
る。

このようにして作製されたバイポーラトランジスタ
は、ポリSiの酸化によるサイドスペーサ25を用いた自己
整合プロセスを利用したもので、ポリSiの酸化膜厚によ
り、P⁺グラフトベースとN⁺エミツタの間隔を変えられ
る。本実施例では、この間隔を約0.15μｍとし、外部ベ
ース抵抗を低減できた。

実施例３次に、本発明に係る第３の実施例を第４図により図番
に従つて説明する。

（ａ）この工程では実施例１および２と同様の構造を形
成する。

（ｂ）Si₃N₄31/ポリSi42の二層構造を形成する。

（ｃ）Si₃N₄32を堆積し、さらにSiO₂を堆積した後異方
性エツチングし、SiO₂のサイドウオール21を残す。

（ｄ）Si₃N₄32をエツチングする。ポリSi42上のSi₃N₄は
Si₃N₄32とSi₃N₄31の複合であるため、Si₃N₄31の膜厚分
程度は残留する。またSiO₂のサイドウオール21下および
側面のSi₃N₄は残り、SiO₂とSi₃N₄複合のサイドウオール
ができる。

（ｅ）コレクタ引上層17上をマスクしてＢイオン注入し
た後、酸化してグラフトベース13とグラフトベース13上
に酸化膜22（後にエミツタ電極との絶縁分離膜として働
く）を形成する。

（ｆ）Si₃N₄31/ポリSi42を除去する。

（ｇ）酸化膜23除去後、ポリSi堆積し、ポリSiエミツタ
電極41に加工後、表面を酸化し、Asイオンを注入する。

（ｈ）電極廻りを形成する（実施例１および２と同
様）。

本実施例の構造は実施例１と比べると、サイドウオー
ルがSiO₂とSi₃N₄の二層になつている点が異なる。実施
例１および２では、グラフトベース13上に絶縁層を設け
るためにSi表面を酸化したが、このときサイドウオール
21やサイドスペーサ25の下部の拡散層もわずかながら酸
化する。酸化時間が長いと真性ベース11のＢが酸化膜中
に取り込まれ、この部分のシート抵抗が増大するおそれ
がある。そのためグラフトベース13上の酸化膜厚をあま
り厚くすることはできない。ところが、本実施例ではサ
イドウオール21の下部にSi₃N₄32が残つているため、酸
化がグラフトベース13側からの横方向成長に限られるた
め酸化時間が長くでき、酸化膜22を厚くすることができ
る。なお、酸化膜22を厚くすることの利点は、高エネル
ギでのエミツタのイオン注文をも行えることである。さ
らにまた、（ｅ）図において、ポリSi42の側面もSi₃N₄
でカバーされているため、ポリSiの酸化がなく、それだ
けエミツタ加工寸法高精度になるという効果がある。

実施例４次に、本発明の第４の実施例を第５図により図番に対
応して説明する。

（ａ）〜（ｃ）これらの工程は実施例１の（ａ）〜
（ｄ）と同一の工程である。

（ｄ）表面を酸化し、コレクタ引上層17上をマスクしＢ
イオンを注入した後、アニールしてグラフトベース13を
形成する。

（ｅ）酸化膜26除去後、ポリSiを堆積して加工し、ポリ
Siベース電極43を形成する。

（ｆ）表面を酸化して薄い酸化膜を形成した後、ポリSi
ベース電極43へのＢドープと、（ｅ）の工程で表面がや
や削れたグラフトベースへの追加のＢドープのために、
Ｂイオンを注入し、アニールした後、さらに酸化してグ
ラフトベース13およびポリSiベース電極43上に酸化膜22
を形成する。

（ｇ）Si₃N₄31/ポリSi42を除去する。

（ｈ）酸化膜23除去後、ポリSi堆積し、加工してポリSi
エミツタ電極41を形成する。ポリSi表面を酸化し、Asイ
オンを注入し、アニールしてエミツタを形成する。

（ｉ）層間絶縁膜24およびAl電極51形成。

この構造のバイポーラトランジスタは、これまでの実
施例と同様、サイドウオール21により自己整合的にP⁺グ
ラフトベース13およびN⁺エミツタ12を形成し、外部ベー
ス抵抗を低減していることのほか、ベースコンタクトに
ポリSiベース電極43を使用することによりグラフトベー
ス領域を低減し、ひいては素子領域（拡散層部分）の縮
小をはかつている。このため、コレクター基板間容量を
低減できる。

実施例５次に、本発明の第５の実施例を第６図により図番に対
応して説明する。

実施例１のようなサイドウオールを利用した自己整合
プロセスは比較的簡単な工程なため、このバイポーラト
ランジスタとCMOSFETとを組み合わせて同時形成するこ
とも容易である。第６図はその製造プロセスを示したも
のである。以下図番に従つて説明する。

（ａ）不純物拡散，エピタキシヤル成長，選択酸化等を
利用して、（ａ）図の様なN⁺埋込層151,P型アイソレー
シヨン152,コレクタ引上層17,P型拡散層111,N型ウエル
領域181,P型ウエル領域182、および表面酸化膜23を有す
る基板構造を形成する。

（ｂ）表面にポリSiとSi₃N₄を堆積し、Si₃N₄31/ポリSi4
2の二層構造を加工する。これはMOSFETではゲート電極
となるため、ポリSiにはＰをドープしておく。

（ｃ）ＰチヤンネルMOS側にはＢを、ＮチヤンネルMOS側
にはＰをイオン注入し、P^-拡散層191およびN^-拡散層192
を形成する。その後、SiO₂を堆積し、異方性のドライエ
ツチングによりゲート電極の側面にサイドウオール21を
形成する。

（ｄ）Si表面を酸化し、酸化膜26を形成する。MOS側に
ソース・ドレイン領域形成のために、ＢイオンおよびAs
イオンを注入し、それぞれＰチヤンネルMOSP⁺ソース・
ドレイン193,NチヤンネルMOSにN⁺ソース・ドレイン194
を形成する。このときバイポーラのグラフトベースとな
る領域にもP⁺拡散層を形成しておく。

（ｅ）表面にSiO₂27とSi₃N₄33を堆積し、バイポーラの
ベース・エミツタ領域上のみ窓あけする。

（ｆ）表面酸化し、グラフトベースを所定の濃度にする
ためＢの追加イオン注入を行つた後、850℃でウエツト
酸化し、グラフトベース13とその上に酸化膜22を形成す
る。

（ｇ）バイポーラのSi₃N₄31/ポリSi42のゲート電極をエ
ツチング除去する。このときSi₃N₄33同時に除去され
る。

（ｈ）ポリSiを堆積し、（ｈ）図のように加工し、ポリ
Siエミツタ電極41を形成する。その後、ポリSi表面を酸
化し、Asイオンを注入し、アニールしてエミツタ12を形
成する。なお、Asイオン注入を（ｇ）図の構造のときに
も行う場合も考えられる。

（ｉ）層間絶縁膜24を形成し、コンタクトホールをあ
け、Al電極51を形成する。

以上のような、比較的簡単なプロセスにより、ベース
抵抗を低減したバイポーラトランジスタとCMOSFETの複
合化が可態である。

本発明の自己整合バイポーラトランジスタと通常のマ
スク合わせを必要とするバイポーラトランジスタの外部
ベース抵抗を比べると、同等寸法では、真性ベースのシ
ート抵抗が1KΩ／□の時、自己整合バイポーラは60Ω、
非自己整合は300Ωであり、真性ベースが200Ω／□の時
には、自己整合バイポーラは50Ω、非自己整合は100Ω
であつた。これによると真性ベースのシート抵抗Ω／□
が大きいほど、本発明の自己整合バイポーラの外部ベー
ス抵抗低減化の効果が大きいことがわかる。

〔発明の効果〕

以上説明したように、本発明によれば、窒化シリコン
・多結晶シリコンの二層構造および絶縁物の側壁をマス
クした自己整合プロセスを利用し、第１の導電型による
拡散層と第２の導電型による拡散層の距離を縮めるよう
にしたため、外部ベース抵抗の低減されたバイポーラト
タンジスタを製造することができる。

【図面の簡単な説明】

第１図は、本発明に係る半導体装置の構造例を示す断面
図、第２図は本発明の第１の実施例を工程順に示した断
面図、第３図は第２の実施例を工程順に示した断面図、
第４図は第３の実施例を工程順に示した断面図、第５図
は第４の実施例を工程順に示した断面図、第６図は第５
の実施例を工程順に示した断面図である。 11……真性ベース、12……エミツタ、13……グラフトベ
ース、21……サイドウオール、22……酸化膜、31……Si
₃N₄、41……ポリSiエミツタ電極、43……ポリSiベース
電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者長野隆洋日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者門馬直弘日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者池田隆英日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者三沢豊日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭61−198674（ＪＰ，Ａ) 特開昭59−106150（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電型のシリコン拡散層上に形成さ
れた酸化膜上に多結晶シリコンを堆積し、当該多結晶シ
リコン上に窒化シリコンを堆積する工程と、前記多結晶シリコンおよび窒化シリコンを加工して所定
寸法の窒化シリコンと多結晶シリコンとの二層構造を形
成する工程と、前記窒化シリコン・多結晶シリコンの二層構造の側面に
絶縁物の側壁を設ける工程と、前記窒化シリコン・多結晶シリコンの二層構造および前
記絶縁物の側壁をマスクとして周囲のシリコン層に当該
シリコン層を前記第１の導電型と同一の導電型にする不
純物を導入する工程と、前記周囲のシリコン層上に酸化膜を形成する工程と、前記窒化シリコン・多結晶シリコンの二層構造を除去す
る工程と、前記窒化シリコン・多結晶シリコンの二層構造の下部に
位置する酸化膜を除去し、前記絶縁物の側壁のみを残す
工程と、前記絶縁物の側壁で囲まれた部分のシリコン中に前記第
１の導電型とは逆の導電型を有する拡散層を形成する工
程と、からなることを特徴とする半導体装置の製造方
法。