JPH0824146B2 - Ｍｏｓ型集積回路 - Google Patents
Ｍｏｓ型集積回路Info
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- JPH0824146B2 JPH0824146B2 JP1272074A JP27207489A JPH0824146B2 JP H0824146 B2 JPH0824146 B2 JP H0824146B2 JP 1272074 A JP1272074 A JP 1272074A JP 27207489 A JP27207489 A JP 27207489A JP H0824146 B2 JPH0824146 B2 JP H0824146B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、高耐圧集積回路の出力回路用素子に使用さ
れるMOS型集積回路に関するものである。
れるMOS型集積回路に関するものである。
（従来の技術） 従来から高耐圧集積回路用出力回路は、高耐圧Ｐチャ
ンネル（Channel以後chと記載する）MOSFETからなるレ
ベルシフター及び高耐圧NchD−MOSFETをシリコン半導体
基板に形成する別々の島領域にモノリシックに形成して
いるのが一般的である。その要部を第４図に示す断面図
により構造について説明する。則ち、Ｂを５×1014/cm3
程度保有するＰシリコン半導体基板50表面に酸化物（図
示せず）を被覆後、所定の位置をフォトリソグラフィ
（Photo Lithography）により開口後、Sbを導入する。
更に、Ｐを１×1015/cm3程度含有するエピタキシャル
（Epitaxial）成長層51を堆積することによりSbを1018/
cm3程度含む埋込領域52、52を完成する。このN-エピタ
キシャル成長層51には、島領域を設けるために表面濃度
が１×1013/cm3程度のＰ型分離領域53…を設け、両埋込
領域52、52の両端には、表面濃度が１×1013/cm3程度の
ディープＮ領域54…を形成する。しかし、一方の埋込領
域52に形成するディープＮ領域54、54の表面付近には、
電極とのオーミック接触を確保するためにＮ領域55とし
てAsの表面濃度が１×1020/cm3位に形成する。ディープ
領域54、54及び埋込領域52によりできる島領域の一方に
は、Ｎ及びＰ型不純物領域を形成する。
ンネル（Channel以後chと記載する）MOSFETからなるレ
ベルシフター及び高耐圧NchD−MOSFETをシリコン半導体
基板に形成する別々の島領域にモノリシックに形成して
いるのが一般的である。その要部を第４図に示す断面図
により構造について説明する。則ち、Ｂを５×1014/cm3
程度保有するＰシリコン半導体基板50表面に酸化物（図
示せず）を被覆後、所定の位置をフォトリソグラフィ
（Photo Lithography）により開口後、Sbを導入する。
更に、Ｐを１×1015/cm3程度含有するエピタキシャル
（Epitaxial）成長層51を堆積することによりSbを1018/
cm3程度含む埋込領域52、52を完成する。このN-エピタ
キシャル成長層51には、島領域を設けるために表面濃度
が１×1013/cm3程度のＰ型分離領域53…を設け、両埋込
領域52、52の両端には、表面濃度が１×1013/cm3程度の
ディープＮ領域54…を形成する。しかし、一方の埋込領
域52に形成するディープＮ領域54、54の表面付近には、
電極とのオーミック接触を確保するためにＮ領域55とし
てAsの表面濃度が１×1020/cm3位に形成する。ディープ
領域54、54及び埋込領域52によりできる島領域の一方に
は、Ｎ及びＰ型不純物領域を形成する。
即ち、一方のN-エピタキシャル成長層51には、Ｂを表
面濃度でほぼ１×1017/cm3含有するＰ導電型領域56を設
け、その内部にAsを表面濃度で約１×1020/cm3導入した
N+領域57、57を形成し、その中間には、表面濃度で約１
×1020/cm2Bを導入したP+領域58を連続した状態に形成
する。他方のN-エピタキシャル成長層51にも素子を形成
する。一つのディープＮ領域54に接触する状態でＰが１
×1017/cm3位含まれたＮ領域59を設置し、その内部に
は、P+領域60とN+領域61を連続した状態に形成する。両
者の表面濃度は、前者が１×1020/cm3のＢが、後者も１
×1020/cm3のAsを導入して得られる。更に、このN+領域
59に接触しかつXjが大きいＰ領域62を５×1016/cm3程度
のＢを導入して形成し、その内部には、Ｂの表面濃度が
約１×1020/cm3のP+領域63を形成する。
面濃度でほぼ１×1017/cm3含有するＰ導電型領域56を設
け、その内部にAsを表面濃度で約１×1020/cm3導入した
N+領域57、57を形成し、その中間には、表面濃度で約１
×1020/cm2Bを導入したP+領域58を連続した状態に形成
する。他方のN-エピタキシャル成長層51にも素子を形成
する。一つのディープＮ領域54に接触する状態でＰが１
×1017/cm3位含まれたＮ領域59を設置し、その内部に
は、P+領域60とN+領域61を連続した状態に形成する。両
者の表面濃度は、前者が１×1020/cm3のＢが、後者も１
×1020/cm3のAsを導入して得られる。更に、このN+領域
59に接触しかつXjが大きいＰ領域62を５×1016/cm3程度
のＢを導入して形成し、その内部には、Ｂの表面濃度が
約１×1020/cm3のP+領域63を形成する。
このように各種の不純物領域が形成されることにより
得られるPN接合端部は、N-エピタキシャル成長層51表面
に露出され、これらは、絶縁物層64により保護される。
この絶縁物層64は、いわゆる選択酸化物層と熱酸化膜に
より構成されるが、図では、便宜上一層として示した。
また、この絶縁物層64には、多結晶珪素層65…を埋設
し、更に、これに対応する絶縁物層64を溶除して得る窓
を介してAlまたはAl合金からなるゲート電極66と、更に
また、ソース、ドレイン電極67、68を同様な工程により
形成する。更に、絶縁物層64の一部には、多結晶珪素か
らなる抵抗69を設け、ソース、ドレイン電極67、68と接
続する構造がMOS型集積回路で採られている。
得られるPN接合端部は、N-エピタキシャル成長層51表面
に露出され、これらは、絶縁物層64により保護される。
この絶縁物層64は、いわゆる選択酸化物層と熱酸化膜に
より構成されるが、図では、便宜上一層として示した。
また、この絶縁物層64には、多結晶珪素層65…を埋設
し、更に、これに対応する絶縁物層64を溶除して得る窓
を介してAlまたはAl合金からなるゲート電極66と、更に
また、ソース、ドレイン電極67、68を同様な工程により
形成する。更に、絶縁物層64の一部には、多結晶珪素か
らなる抵抗69を設け、ソース、ドレイン電極67、68と接
続する構造がMOS型集積回路で採られている。
（発明が解決しようとする課題） このように、従来のMOS型集積回路ではPchMOSFETとNc
hMOSFETを別個の島に分けて形成する構造である。この
場合、Ｐ基板と各素子間に生じる寄生容量は、素子面積
に比例するので、２個分発生していた。この寄生容量が
増えると回路動作時にこの容量にも余分な電流の充放電
を行うことになり、回路全体での余計な消費電力が増大
し、更に、充放電に要する時間が大きいために回路動作
速度も遅くなる。
hMOSFETを別個の島に分けて形成する構造である。この
場合、Ｐ基板と各素子間に生じる寄生容量は、素子面積
に比例するので、２個分発生していた。この寄生容量が
増えると回路動作時にこの容量にも余分な電流の充放電
を行うことになり、回路全体での余計な消費電力が増大
し、更に、充放電に要する時間が大きいために回路動作
速度も遅くなる。
本発明は、このような事情により成されたもので、特
に、MOS型集積回路である高耐圧出力回路の消費電力を
抑え、動作速度の向上を計ることを目的とするものであ
る。
に、MOS型集積回路である高耐圧出力回路の消費電力を
抑え、動作速度の向上を計ることを目的とするものであ
る。
（課題を解決するための手段） 本発明に係るMOS型集積回路は、第１導電型の半導体
基板と，これに接続して形成する第２導電型の半導体層
と，両者の境界部分に形成する高濃度の第２導電型の埋
込領域と，前記埋込領域に接しかつ前記第２導電型の半
導体層表面に達する高濃度の第２導電型の環状取出領域
と，前記環状取出領域に接続し前記第２導電型の半導体
層内部に形成される第２導電型の低濃度領域と，前記第
２導電型の低濃度領域に互いに連続して形成する高濃度
の第１導電型の第１領域と第２導電型の第１領域と，前
記第２導電型の低濃度領域に接続しかつ前記第２導電型
の半導体層表面部分から内部に向けて形成される第１導
電型の低濃度の第１領域と，前記第１導電型の低濃度の
第１領域内部に形成する高濃度の第１導電型の第２領域
と，前記環状取出領域に囲まれる前記第２導電型の半導
体層表面部分から内部に向けて形成する低濃度の第１導
電型の第２領域と，前記低濃度の第１導電型の第２領域
内部に形成する高濃度の第２導電型の第２領域、第１導
電型の第３領域及び第２導電型の第３領域と，前記第２
導電型の半導体層表面に露出した導電型の異なる各領域
により形成された接合端部を覆う絶縁物層と，前記低濃
度の第１導電型の第２領域に対応する前記絶縁物層に埋
込まれた第１多結晶層と，前記低濃度の第１導電型の第
１領域に対応する前記絶縁物層に埋込まれた第２多結晶
層と，前記高濃度の第１導電型の第１領域及び第２導電
型の第１領域に接続し前記絶縁物層表面部分に導出する
ドレイン電極と，高濃度の前記第２導電型の第２領域、
第１導電型の第３領域及び第２導電型の第３領域に接続
し前記絶縁物層表面部分に導出するソース電極と，前記
第１及び第２の多結晶珪素層に接続し前記絶縁物層表面
に導出する第１及び第２のゲート電極とを特徴とする。
基板と，これに接続して形成する第２導電型の半導体層
と，両者の境界部分に形成する高濃度の第２導電型の埋
込領域と，前記埋込領域に接しかつ前記第２導電型の半
導体層表面に達する高濃度の第２導電型の環状取出領域
と，前記環状取出領域に接続し前記第２導電型の半導体
層内部に形成される第２導電型の低濃度領域と，前記第
２導電型の低濃度領域に互いに連続して形成する高濃度
の第１導電型の第１領域と第２導電型の第１領域と，前
記第２導電型の低濃度領域に接続しかつ前記第２導電型
の半導体層表面部分から内部に向けて形成される第１導
電型の低濃度の第１領域と，前記第１導電型の低濃度の
第１領域内部に形成する高濃度の第１導電型の第２領域
と，前記環状取出領域に囲まれる前記第２導電型の半導
体層表面部分から内部に向けて形成する低濃度の第１導
電型の第２領域と，前記低濃度の第１導電型の第２領域
内部に形成する高濃度の第２導電型の第２領域、第１導
電型の第３領域及び第２導電型の第３領域と，前記第２
導電型の半導体層表面に露出した導電型の異なる各領域
により形成された接合端部を覆う絶縁物層と，前記低濃
度の第１導電型の第２領域に対応する前記絶縁物層に埋
込まれた第１多結晶層と，前記低濃度の第１導電型の第
１領域に対応する前記絶縁物層に埋込まれた第２多結晶
層と，前記高濃度の第１導電型の第１領域及び第２導電
型の第１領域に接続し前記絶縁物層表面部分に導出する
ドレイン電極と，高濃度の前記第２導電型の第２領域、
第１導電型の第３領域及び第２導電型の第３領域に接続
し前記絶縁物層表面部分に導出するソース電極と，前記
第１及び第２の多結晶珪素層に接続し前記絶縁物層表面
に導出する第１及び第２のゲート電極とを特徴とする。
（作 用） 本発明では、一つの島内にNch型二重拡散MOSFETのソ
ース・ゲート及びPch型二重拡散MOSFETのドレイン・ゲ
ートを形成し、各島領域に形成するＮエピタキシャル層
を両FETのソース・ドレイン用として共用すると共に第
１導電型即ちPch型二重拡散MOSFETのドレイン電極と第
２導電型即ちNch型二重拡散MOSFETのゲート電極を接続
する構造として、動作速度の向上・消費電力の改善が行
われた。
ース・ゲート及びPch型二重拡散MOSFETのドレイン・ゲ
ートを形成し、各島領域に形成するＮエピタキシャル層
を両FETのソース・ドレイン用として共用すると共に第
１導電型即ちPch型二重拡散MOSFETのドレイン電極と第
２導電型即ちNch型二重拡散MOSFETのゲート電極を接続
する構造として、動作速度の向上・消費電力の改善が行
われた。
（実施例） 本発明に係わる一実施例を第１図乃至第３図を参照し
て説明する。即ち、第１図に要部断面図を示したが、こ
の構造を得るのに必要な工程毎の断面図を明らかにした
第３図ａ〜ｍにより説明する。
て説明する。即ち、第１図に要部断面図を示したが、こ
の構造を得るのに必要な工程毎の断面図を明らかにした
第３図ａ〜ｍにより説明する。
Ｂを５×1014/cm3含むＰ型シリコン半導体基板１に
は、1100℃程度のスチーム（Steam）酸化により１μｍ
の酸化膜２を積層後（第３図ａ参照）、所定の位置をフ
ォトエッチング法により溶除して窓を形成（第３図ｂ参
照）し、露出したＰ型シリコン半導体基板１内にSbを10
18/cm3導入・拡散して埋込領域の基３を第３図ｃにある
ように形成する。次に、第３図ｄに明らかなように、エ
ピタキシャル成長法によりＰが約１×1015/cm3含む第２
導電型の半導体層即ちＮ成長層４を厚さ1.5μｍに堆積
し、更に、ほぼ1000℃のスチーム酸化により0.1μｍの
酸化膜５即ち後述のイオン注入工程時のマスク用を形成
する。この結果、Ｐ型シリコン半導体基板１と、N-成長
層４の境界に上記の表面濃度を持ち、厚さが３μｍ程度
の埋込領域３が形成されることになる。
は、1100℃程度のスチーム（Steam）酸化により１μｍ
の酸化膜２を積層後（第３図ａ参照）、所定の位置をフ
ォトエッチング法により溶除して窓を形成（第３図ｂ参
照）し、露出したＰ型シリコン半導体基板１内にSbを10
18/cm3導入・拡散して埋込領域の基３を第３図ｃにある
ように形成する。次に、第３図ｄに明らかなように、エ
ピタキシャル成長法によりＰが約１×1015/cm3含む第２
導電型の半導体層即ちＮ成長層４を厚さ1.5μｍに堆積
し、更に、ほぼ1000℃のスチーム酸化により0.1μｍの
酸化膜５即ち後述のイオン注入工程時のマスク用を形成
する。この結果、Ｐ型シリコン半導体基板１と、N-成長
層４の境界に上記の表面濃度を持ち、厚さが３μｍ程度
の埋込領域３が形成されることになる。
ここで、マスク酸化膜５には、埋込領域３の取出し用
として機能するディープ（Deep）拡散層の位置に窓を形
成したフォトレジストパターン６を積層してから、Ｐを
イオン注入法によりN-成長層４内に導入する（第３図ｅ
参照）。更に、このフォトジストパターンを除去してか
ら分離拡散領域用窓を形成したフォトレジストパターン
７を再度積層後、第３図ｆに明らかなようにＢをイオン
注入してから、このフォトレジストパターン７を除去し
て1200℃の窒素雰囲気中に１時間保持する拡散工程によ
り第３図ｇに明らかにしたようにＰ型シリコン半導体基
板１とＮ成長層４の境界及び埋込領域３にイオン注入層
を到達させて環状取出領域即ちディープＮ層８、８と分
離領域９を形成する。これらの表面濃度は、ディープＮ
層８、８が約１×1013/cm3、後者が１×1019/cm3程度で
ある。
として機能するディープ（Deep）拡散層の位置に窓を形
成したフォトレジストパターン６を積層してから、Ｐを
イオン注入法によりN-成長層４内に導入する（第３図ｅ
参照）。更に、このフォトジストパターンを除去してか
ら分離拡散領域用窓を形成したフォトレジストパターン
７を再度積層後、第３図ｆに明らかなようにＢをイオン
注入してから、このフォトレジストパターン７を除去し
て1200℃の窒素雰囲気中に１時間保持する拡散工程によ
り第３図ｇに明らかにしたようにＰ型シリコン半導体基
板１とＮ成長層４の境界及び埋込領域３にイオン注入層
を到達させて環状取出領域即ちディープＮ層８、８と分
離領域９を形成する。これらの表面濃度は、ディープＮ
層８、８が約１×1013/cm3、後者が１×1019/cm3程度で
ある。
第３図ｇに示すようにPchMOSFETのドレイン高抵抗領
域用開口を設置した新フォトレジストパターン10を設置
してからＢをイオン注入し、常法通りフォトレジストパ
ターン10を除去してから1200℃に維持した窒素雰囲気中
で１時間保持するスランピング工程を施す。これにより
第３図ｈにあるように表面濃度５×1016/cm3の低濃度の
第２導電型の第１領域即ちドレイン高抵抗領域11を厚さ
４μｍに形成後、マスク酸化膜５を剥離していわゆる選
択酸化膜12を常法に従って厚さ約10000Å成長させて第
３図ｈの断面図とする。
域用開口を設置した新フォトレジストパターン10を設置
してからＢをイオン注入し、常法通りフォトレジストパ
ターン10を除去してから1200℃に維持した窒素雰囲気中
で１時間保持するスランピング工程を施す。これにより
第３図ｈにあるように表面濃度５×1016/cm3の低濃度の
第２導電型の第１領域即ちドレイン高抵抗領域11を厚さ
４μｍに形成後、マスク酸化膜５を剥離していわゆる選
択酸化膜12を常法に従って厚さ約10000Å成長させて第
３図ｈの断面図とする。
この選択酸化膜12には、新しいフォトレジストパター
ンを被覆後所定の場所を等方性または異方性蝕刻工程に
より除去してN-成長層４を露出し、1000℃のスチーム酸
化を行って露出したN-成長層４に厚さ0.1μｍのゲート
酸化膜13を再度形成する（第３図ｉ参照）。ここで表面
には0.5μｍの厚さの第１及び第２の多結晶珪素層14、1
5をCVD（Chemical Vapour Deposition）法により堆積後
パターニングする。
ンを被覆後所定の場所を等方性または異方性蝕刻工程に
より除去してN-成長層４を露出し、1000℃のスチーム酸
化を行って露出したN-成長層４に厚さ0.1μｍのゲート
酸化膜13を再度形成する（第３図ｉ参照）。ここで表面
には0.5μｍの厚さの第１及び第２の多結晶珪素層14、1
5をCVD（Chemical Vapour Deposition）法により堆積後
パターニングする。
この多結晶珪素層14は、第３図ｊに明らかなように低
濃度の第１導電型の第２領域即ち後述するＰ導電型領域
16の形成予定位置に対応して設置するようにフォトエッ
チング工程によりパターニングされ、Ｂを1020/cm3程度
含有するいわゆるドープド（Doped）多結晶珪素層であ
る。従って、ゲート酸化膜13に接触する寸法は、Ｎ成長
層４にＢを導入・拡散して厚さを1.5μｍに形成するＰ
領域16の径に相当する。これに対して他方の多結晶珪素
層15は、Ｎ導電型領域形成予定位置に対応して設置する
ようにフォトエッチング工程によりパターニングされ、
Ｐを1020/cm3程度含有するいわゆるドープド多結晶珪素
層である。従って、ゲート酸化膜13に接触する寸法は、
N-成長層４にＢを導入拡散して、バックゲートとして機
能しかつ、ドレイン高抵抗領域11よりXjが小さく更に接
触して厚さを1.5μｍに形成するN-領域17の径に相当す
る。また、ドープド多結晶珪素層14は、この内側にN+型
領域などを形成するために環状に形成しているのは、第
３図ｊに示す通りである。この多結晶珪素層14から含有
不純物Ｂの導入は、第３図ｊに示したＡ分だけが開口し
たフォトレジストパターン被覆後行い、多結晶珪素層15
からのＰの導入は、Ｂ部分だけが開口したフォトレジス
トパターン被覆後実施し、この導入後、1000℃に維持し
た窒素雰囲気中において拡散する（第３図ｋ参照）。
濃度の第１導電型の第２領域即ち後述するＰ導電型領域
16の形成予定位置に対応して設置するようにフォトエッ
チング工程によりパターニングされ、Ｂを1020/cm3程度
含有するいわゆるドープド（Doped）多結晶珪素層であ
る。従って、ゲート酸化膜13に接触する寸法は、Ｎ成長
層４にＢを導入・拡散して厚さを1.5μｍに形成するＰ
領域16の径に相当する。これに対して他方の多結晶珪素
層15は、Ｎ導電型領域形成予定位置に対応して設置する
ようにフォトエッチング工程によりパターニングされ、
Ｐを1020/cm3程度含有するいわゆるドープド多結晶珪素
層である。従って、ゲート酸化膜13に接触する寸法は、
N-成長層４にＢを導入拡散して、バックゲートとして機
能しかつ、ドレイン高抵抗領域11よりXjが小さく更に接
触して厚さを1.5μｍに形成するN-領域17の径に相当す
る。また、ドープド多結晶珪素層14は、この内側にN+型
領域などを形成するために環状に形成しているのは、第
３図ｊに示す通りである。この多結晶珪素層14から含有
不純物Ｂの導入は、第３図ｊに示したＡ分だけが開口し
たフォトレジストパターン被覆後行い、多結晶珪素層15
からのＰの導入は、Ｂ部分だけが開口したフォトレジス
トパターン被覆後実施し、この導入後、1000℃に維持し
た窒素雰囲気中において拡散する（第３図ｋ参照）。
次に、このフォトレジストパターンを除去してから、
第３図ｌに示すように厚さが0.5μｍの第２導電型即ちN
+領域の第２領域19、第３領域20及び第１領域21形成予
定位置Ｂ部分（第３図ｊ参照）を開口した新フォトレジ
ストパターンを被覆してAsをイオン注入法により導入後
1000℃に維持した窒素雰囲気中で30分間スランピング
（Slumping）工程を行う。
第３図ｌに示すように厚さが0.5μｍの第２導電型即ちN
+領域の第２領域19、第３領域20及び第１領域21形成予
定位置Ｂ部分（第３図ｊ参照）を開口した新フォトレジ
ストパターンを被覆してAsをイオン注入法により導入後
1000℃に維持した窒素雰囲気中で30分間スランピング
（Slumping）工程を行う。
また、厚さが0.5μｍの第１導電型即ちP+領域の第３
領域22、第２領域23、第１領域24の形成は、このフォト
レジストパターンを除去してからこの各領域に対応する
窓が設置された新たなフォトレジストパターンを被着し
てからＢをイオン注入法により導入後1000℃に維持した
窒素雰囲気中で30分間スランピングして第３図ｌの断面
構造を得る。
領域22、第２領域23、第１領域24の形成は、このフォト
レジストパターンを除去してからこの各領域に対応する
窓が設置された新たなフォトレジストパターンを被着し
てからＢをイオン注入法により導入後1000℃に維持した
窒素雰囲気中で30分間スランピングして第３図ｌの断面
構造を得る。
更に、第３図ｍに明らかなように、酸化珪素例えば二
酸化珪素層25をCVD法により厚さ１μｍ程度に堆積後フ
ォトエッチング法によりコンタクトホールを形成し、更
に、約２μｍの厚さにAlまたはAl合金（Al−Si、Al−Si
−Cu）を蒸着法またはスパッタリング法により堆積後フ
ォトエッチング法によりパターニングして電極26を形成
すると、第１図の完成図が得られる。勿論、シンター処
理として450℃に維持した窒素雰囲気で30分間加熱す
る。図示していないが、最終工程としてPSG（Phosphor
Silicate Glass）、窒化珪素などの単独または複数層か
らなるパッシベイション（Passivation）層を被覆して
頂面を構成してMOS型集積回路を完成する。このMOS型集
積回路には、説明が省略されている他の島領域に電子回
路に必要な他の半導体素子が造込まれていることは勿論
である。
酸化珪素層25をCVD法により厚さ１μｍ程度に堆積後フ
ォトエッチング法によりコンタクトホールを形成し、更
に、約２μｍの厚さにAlまたはAl合金（Al−Si、Al−Si
−Cu）を蒸着法またはスパッタリング法により堆積後フ
ォトエッチング法によりパターニングして電極26を形成
すると、第１図の完成図が得られる。勿論、シンター処
理として450℃に維持した窒素雰囲気で30分間加熱す
る。図示していないが、最終工程としてPSG（Phosphor
Silicate Glass）、窒化珪素などの単独または複数層か
らなるパッシベイション（Passivation）層を被覆して
頂面を構成してMOS型集積回路を完成する。このMOS型集
積回路には、説明が省略されている他の島領域に電子回
路に必要な他の半導体素子が造込まれていることは勿論
である。
このような構造の本願に係わるMOS型集積回路は、第
２図の点線内に示しており、従来必要とした抵抗27が省
略できると共に、レベルシフター高耐圧PchMOSと高耐圧
NchMOSを同一の島領域に形成したものである。
２図の点線内に示しており、従来必要とした抵抗27が省
略できると共に、レベルシフター高耐圧PchMOSと高耐圧
NchMOSを同一の島領域に形成したものである。
本発明に係わるMOS型集積回路では、素子のPN接合面
積が単純計算で2/3以下になるために、回路全体での消
費電力が約１割程度改善される。更に、配線層の縮小に
伴って素子の動作速度が30％位向上する。本発明に係わ
るMOS型集積回路の全長は、従来の200μｍに比べて半分
の100μｍ位に縮小される。
積が単純計算で2/3以下になるために、回路全体での消
費電力が約１割程度改善される。更に、配線層の縮小に
伴って素子の動作速度が30％位向上する。本発明に係わ
るMOS型集積回路の全長は、従来の200μｍに比べて半分
の100μｍ位に縮小される。
第１図は本発明に係わるMOS型集積回路の要部断面図、
第２図は高耐圧出力回路を従来例と本発明と比較した
図、第３図は本発明のMOS型集積回路製造工程毎の断面
図、第４図は従来のMOS型集積回路の要部断面図であ
る。 １、50……半導体基板、２、５……酸化膜、 ３、52……埋込領域、４、51……Ｎ成長層、 ６、７、10……フォトレジスト層、 ８、54……ディープＮ層、９、53……分離層、 11、16、56、62……Ｐ領域、 12……選択酸化物層、13……ゲート酸化膜、 14、15……多結晶珪素、17、59……Ｎ領域、 18、19、20、21、55、57、61……Ｎ領域、 22、23、24、58、60、63……Ｐ領域、 25……酸化珪素層、26……電極。
第２図は高耐圧出力回路を従来例と本発明と比較した
図、第３図は本発明のMOS型集積回路製造工程毎の断面
図、第４図は従来のMOS型集積回路の要部断面図であ
る。 １、50……半導体基板、２、５……酸化膜、 ３、52……埋込領域、４、51……Ｎ成長層、 ６、７、10……フォトレジスト層、 ８、54……ディープＮ層、９、53……分離層、 11、16、56、62……Ｐ領域、 12……選択酸化物層、13……ゲート酸化膜、 14、15……多結晶珪素、17、59……Ｎ領域、 18、19、20、21、55、57、61……Ｎ領域、 22、23、24、58、60、63……Ｐ領域、 25……酸化珪素層、26……電極。
Claims (1)
- 【請求項１】第１導電型の半導体基板と，これに接続し
て形成する第２導電型の半導体層と，両者の境界部分に
形成する高濃度の第２導電型の埋込領域と，前記埋込領
域に接しかつ前記第２導電型の半導体層表面に達する高
濃度の第２導電型の環状取出領域と，前記環状取出領域
に接続し前記第２導電型の半導体層内部に形成される第
２導電型の低濃度領域と，前記第２導電型の低濃度領域
に互いに連続して形成する高濃度の第１導電型の第１領
域と第２導電型の第１領域と，前記第２導電型の低濃度
領域に接続しかつ前記第２導電型の半導体層表面部分か
ら内部に向けて形成される第１導電型の低濃度の第１領
域と，前記第１導電型の低濃度の第１領域内部に形成す
る高濃度の第１導電型の第２領域と，前記環状取出領域
に囲まれる前記第２導電型の半導体層表面部分から内部
に向けて形成する低濃度の第１導電型の第２領域と，前
記低濃度の第１導電型の第２領域内部に形成する高濃度
の第２導電型の第２領域、第１導電型の第３領域及び第
２導電型の第３領域と，前記第２導電型の半導体層表面
に露出した導電型の異なる各領域により形成された接合
端部を覆う絶縁物層と，前記低濃度の第１導電型の第２
領域に対応する前記絶縁物層に埋込まれた第１多結晶層
と，前記低濃度の第１導電型の第１領域に対応する前記
絶縁物層に埋込まれた第２多結晶層と，前記高濃度の第
１導電型の第１領域及び第２導電型の第１領域に接続し
前記絶縁物層表面部分に導出するドレイン電極と，高濃
度の前記第２導電型の第２領域、第１導電型の第３領域
及び第２導電型の第３領域に接続し前記絶縁物層表面部
分に導出するソース電極と，前記第１及び第２の多結晶
珪素層に接続し前記絶縁物層表面に導出する第１及び第
２のゲート電極とを具備することを特徴とするMOS型集
積回路
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272074A JPH0824146B2 (ja) | 1989-10-19 | 1989-10-19 | Ｍｏｓ型集積回路 |
| US07/598,206 US5087954A (en) | 1989-10-19 | 1990-10-16 | Mos-type integrated circuit |
| KR1019900016610A KR930005509B1 (ko) | 1989-10-19 | 1990-10-18 | Mos형 집적회로 |
| EP90120127A EP0423826B1 (en) | 1989-10-19 | 1990-10-19 | MOS-type integrated circuit |
| DE69027831T DE69027831T2 (de) | 1989-10-19 | 1990-10-19 | Integrierte MOS-Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272074A JPH0824146B2 (ja) | 1989-10-19 | 1989-10-19 | Ｍｏｓ型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03133171A JPH03133171A (ja) | 1991-06-06 |
| JPH0824146B2 true JPH0824146B2 (ja) | 1996-03-06 |
Family
ID=17508733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272074A Expired - Fee Related JPH0824146B2 (ja) | 1989-10-19 | 1989-10-19 | Ｍｏｓ型集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5087954A (ja) |
| EP (1) | EP0423826B1 (ja) |
| JP (1) | JPH0824146B2 (ja) |
| KR (1) | KR930005509B1 (ja) |
| DE (1) | DE69027831T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057757B2 (ja) * | 1990-11-29 | 2000-07-04 | 日産自動車株式会社 | トランジスタ |
| US5286995A (en) * | 1992-07-14 | 1994-02-15 | Texas Instruments Incorporated | Isolated resurf LDMOS devices for multiple outputs on one die |
| JP3540012B2 (ja) * | 1994-06-07 | 2004-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置作製方法 |
| JP4376979B2 (ja) | 1998-01-12 | 2009-12-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6265752B1 (en) * | 1999-05-25 | 2001-07-24 | Taiwan Semiconductor Manufacturing, Co., Inc. | Method of forming a HVNMOS with an N+ buried layer combined with N well and a structure of the same |
| JP3831602B2 (ja) * | 2000-12-07 | 2006-10-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
| DE102006012447B4 (de) * | 2006-03-17 | 2011-07-28 | Austriamicrosystems Ag | Verfahren zur Herstellung einer Transistorstruktur |
| JP5586546B2 (ja) * | 2011-03-23 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
| US10411086B2 (en) * | 2014-04-07 | 2019-09-10 | Semiconductor Components Industries, Llc | High voltage capacitor and method |
| US11616053B2 (en) * | 2018-09-05 | 2023-03-28 | Tokyo Electron Limited | Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104070A (ja) * | 1985-10-30 | 1987-05-14 | Nec Corp | 半導体装置 |
| JPS63202971A (ja) * | 1987-02-19 | 1988-08-22 | Toshiba Corp | 半導体装置 |
| JPS642350A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4403395A (en) * | 1979-02-15 | 1983-09-13 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
| FR2571178B1 (fr) * | 1984-09-28 | 1986-11-21 | Thomson Csf | Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication |
| JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
| US4890146A (en) * | 1987-12-16 | 1989-12-26 | Siliconix Incorporated | High voltage level shift semiconductor device |
-
1989
- 1989-10-19 JP JP1272074A patent/JPH0824146B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-16 US US07/598,206 patent/US5087954A/en not_active Expired - Lifetime
- 1990-10-18 KR KR1019900016610A patent/KR930005509B1/ko not_active IP Right Cessation
- 1990-10-19 EP EP90120127A patent/EP0423826B1/en not_active Expired - Lifetime
- 1990-10-19 DE DE69027831T patent/DE69027831T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104070A (ja) * | 1985-10-30 | 1987-05-14 | Nec Corp | 半導体装置 |
| JPS63202971A (ja) * | 1987-02-19 | 1988-08-22 | Toshiba Corp | 半導体装置 |
| JPS642350A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0423826A3 (en) | 1991-08-07 |
| KR930005509B1 (ko) | 1993-06-22 |
| JPH03133171A (ja) | 1991-06-06 |
| EP0423826B1 (en) | 1996-07-17 |
| US5087954A (en) | 1992-02-11 |
| EP0423826A2 (en) | 1991-04-24 |
| DE69027831T2 (de) | 1997-01-02 |
| KR910008843A (ko) | 1991-05-31 |
| DE69027831D1 (de) | 1996-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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