JP4508304B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、縦型のDSA(Double diffused Self Alignment)型のパワーMOS素子(以下、DMOS素子と称する)を内蔵した半導体集積回路装置であり、特に高耐圧化に関する。
【0002】
【従来の技術】
DMOS素子は、パワー素子として、TTLやCMOSなどのロジック系から直接駆動できる、少ない消費電力で大電流を駆動できる、等の利点を有しており、この特長を生かして、近年はアナログ・デジタル混在型のBiCMOS集積回路に一体化しようとする動きがある。
【0003】
DMOS素子をIC化する場合、ディスクリート型とは異なり、MOSFET素子のセルを電気的に分離された一つの島領域内に収納し、ドレインを基板の表面側から取り出すことになる。
【0004】
図17に、一例としてNPNトランジスタとDMOS素子とを図示した。
【0005】
21はP型の単結晶シリコン半導体基板、22はN‐型のエピタキシャル層、23はN+型の埋め込み層、24は複数の島領域を形成するP+型の分離領域、25はLOCOS酸化膜、26はNPNトランジスタ、27はDMOS素子である。
【0006】
NPNトランジスタ26は、島領域表面に形成したP型のベース領域28、N+型のエミッタ領域29、コレクタ導出領域29からなる。
【0007】
DMOS素子部27は、P型拡散領域30、N+型のソース領域31、およびゲート酸化膜を介して形成したポリシリコンゲート電極32とを有し、更にP型拡散領域30は、高濃度で拡散深さが深いボディ部30aと、低濃度で拡散深さが浅いチャンネル部30bを有する。この素子は、ゲート電極32に印可した電圧によりソース領域31とエピタキシャル22層の間のチャンネル部30b表面にチャンネルを形成し、ソース・ドレイン間電流を制御するようになっている。33はドレイン導出領域であり、エピタキシャル層22表面からN+埋め込み層23にまで達している。DMOS素子は島領域を共通ドレインとして構成され、N+埋め込み層23とコレクタ導出領域33とがドレイン直列抵抗を減じてMOSFETのオン抵抗RDS(on)を減じる。そして1組のP型拡散領域30とゲート電極32とをMOSセルとして構成し、複数のMOSセルのゲート、ソース、ドレインを各々共通接続して大電流型とするものである。
【0008】
各拡散領域の上には酸化膜34を開口したコンタクトホールを介してアルミ電極が配設35され、ソース電極35aはP型拡散領域30とソース領域31の両方にオーミックコンタクトしている。
【0009】
続いて半導体集積回路装置の製造方法を説明する。
【0010】
まず図12の如く、P型の半導体基板21を準備する。基板21の表面に、P+分離領域24を形成するボロンをイオン注入し、更にN+埋め込み層23を形成するアンチモンをイオン注入する。
【0011】
図13の如く、基板21の上にN‐型のエピタキシヤル層22を気相成長法により形成する。そしてエピタキシャル層22の表面からリンを選択拡散してN+コレクタ導出領域29とドレイン導出領域33を形成し、続いてボロンを選択拡散することによりP+分離領域24を形成し、エピタキシャル層をPN接合分離して島領域を形成する。
【0012】
図14の如く、エピタキシャル層22表面にシリコン窒化膜を堆積、パターニングし、これを耐酸化膜としてエピタキシャル層22表面を選択酸化することによりLOCOS酸化膜25を形成する。そして更に、エピタキシャル層22表面にポリシリコン層をCVD法により堆積し、これをパターニングすることでDMOS素子部27のゲート電極32を形成する。続いてレジストマスクによりボロンをイオン注入、拡散してDMOS素子部27のP型拡散領域30のボディ部分30aを形成する。
【0013】
続いて図15の如く、ゲート電極32をマスクとして用いて表面からボロンをイオン注入し、拡散することでP型拡散領域30のチャンネル部30bを形成し、更にはNPNトランジスタ26の形成領域にボロンをイオン注入、拡散することでベース領域28を形成する。
【0014】
続いて図16の如く、表面からリンを拡散することにより、エミッタ領域29とDMOS素子部27のソース領域31を形成する。この後、各電極の配設等を行って図17の構造となる。
【0015】
【発明が解決しようとする課題】
しかしながら、図18の様に、LOCOS酸化膜端37とエピタキシャル層との境界近傍は、LOCOS酸化膜25がエッチングされ、凹み部38が形成される。
【0016】
これは、LOCOS酸化膜25の形成後、
・耐酸化膜用のSi3N4膜の除去
・イオン注入用のダミー酸化膜を形成するために、この形成前にシリコン酸化膜を除去する
・ボディ部分30aの形成後のダミー酸化膜除去
等の工程が原因で形成される事が判った。
【0017】
特に、符号39で示すエピタキシャル層のコーナ部39は、Siの供給量が少ないため、ゲート絶縁膜の膜厚が薄くなる。そして、ここに形成されるゲート電極32とドレイン領域となるエピタキシャル層には、例えば30V程度の電圧が印加されるため、ここで絶縁破壊を発生する問題があった。
【0018】
【課題を解決するための手段】
本発明はかかる従来の課題に鑑みなされたもので、第1に、第1のLOCOS酸化膜の下層からこの第1のLOCOS酸化膜と隣接するエピタキシャル層に渡り一導電型のリング状の第2の拡散領域を設け、
この第2の拡散領域を、ゲート−ドレイン間に印加される電圧より低い電圧で印加することで解決するものである。
【0019】
図18で示されるウィークポイント39の下層に、例えばP型の拡散領域を形成し、この拡散領域とゲート電極間の電圧が低く設定されることで、従来よりも絶縁破壊の発生を抑制させることができる。
【0020】
第2に、第2の拡散領域には、ソース領域に印加される電圧が印加されることで解決するものである。
【0021】
一般に、ゲート−ソース間電圧の方がゲート−ドレイン間電圧よりも小さいため、別途低電圧を取り出す回路等を設けたりする必要なく解決できる。
【0022】
第3に、セルが形成される領域に第2の拡散領域を延在し、
セル領域に位置する前記第2の拡散領域を露出する第2のコンタクト孔にソース電極を設けることで解決するものである。
【0023】
【発明の実施の形態】
以下に本発明を図面を参照しながら詳細に説明する。
【0024】
図1は、第2のLOCOS酸化膜25からセル領域60の部分を平面図にしたもので、A−A線に於ける断面図が図3、B−B線に於ける断面図が図2である。ここでは、例としてNPNトランジスタとDMOS素子とを図2〜図11に示してある。
【0025】
図2において、21はP型の単結晶シリコン半導体基板、22は基板21の上に気相成長して形成した半導体層、ここではN‐型のエピタキシャル層、23は基板21とエピタキシャル層22との間に埋め込んで形成したN+型の埋め込み層、24はエピタキシャル層22を貫通してエピタキシャル層22を複数の島領域に形成するP+型の分離領域、25、54はエピタキシャル層22表面に形成したLOCOS酸化膜、26はNPNトランジスタ、27はDMOS素子である。なお、P+分離領域24と基板21とで囲まれたエピタキシャル層22が島領域である。
【0026】
NPNトランジスタ26は、島領域表面に形成したP型のベース領域28、ベース領域28の表面に形成したN+型のエミッタ領域29、エピタキシャル層22表面からN+埋め込み層23に達する、または途中までで形成されたコレクタ導出領域29Cからなる。
【0027】
DMOS素子部27は、エピタキシャル層22表面に形成したP型第1の拡散領域30、第1の拡散領域30の表面に形成したN+型のソース領域31、および膜厚数百オングストロームのゲート酸化膜52を挟んで形成したポリシリコンゲート電極32とを有し、更に第1の拡散領域30は、高濃度で拡散深さが深いボディ部30aと、低濃度で拡散深さが浅いチャンネル部30bを有する。この素子は、ゲート電極32に印可した電圧によりソース領域31とエピタキシャル22層の間のチャンネル部30b表面にチャンネルを形成し、ソース・ドレイン間電流を制御するようになっている。33は第3の拡散領域であり、ここではドレイン導出領域と呼び、エピタキシャル層22表面からN+埋め込み層23にまで達している。DMOS素子は島領域を共通ドレインとして構成され、N+埋め込み層23とドレイン導出領域33とがドレイン直列抵抗を減じてMOSFETのオン抵抗RDS(on)を減じている。そして1組のP型拡散領域30とゲート電極32とをMOSセルとして構成し、複数のMOSセルのゲート、ソース、ドレインを各々共通接続して大電流型とする。ドレイン導出領域(第3の拡散領域)33は、前記MOSセル全体を囲むようにして配置しているが、セルを単位数毎に囲むようにして配置しても良い。
【0028】
各拡散領域の上には層間絶縁層34を開口したコンタクトホールを介してアルミ電極35が配設され、ソース電極35aはP型拡散領域30とソース領域31の両方にオーミックコンタクトしている。
【0029】
また本発明の第2の拡散領域50は、第2のコンタクト孔51を介してソース電極31aがコンタクトしている。尚52は、ゲート絶縁膜、53は、ゲートがポリSiより成るため、その表面に生成されたシリコン酸化膜、54は、第2のLOCOS酸化膜、55は第1のコンタクト孔、56は、第1の拡散領域30とのコンタクトを良好にするためのコンタクト領域であり、省略も可能である。
【0030】
また35bは、ドレイン導出領域33とコンタクトしたドレイン電極で、35C〜35eは、エミッタ電極、ベース電極、コレクタ電極である。
【0031】
続いて、図1を参照しながら、平面図を説明する。セル領域60に在る一点鎖線で示す矩形は、ゲート電極32の除去部で、セル領域60内にマトリックス状に形成されている。ここではセルが六つ示されているが実際は、かなりの量が形成されている。このゲート電極32の外周辺61は、セル領域60を囲む第1のLOCOS酸化膜25の上まで延在されている。図面では、全てを開示できないので、角部およびその近傍を示したため、第1および第2のLOCOS酸化膜は、逆L字形状に成っているが、実際はリング状になっている。つまりゲート電極32は、例えば矩形のリングで成る第1のLOCOS酸化膜25とその内側のセル領域を覆い、セル部分が開口(除去)されているので、ちょうど格子状に形成されている。
【0032】
ゲート電極の除去部の中は、2点鎖線で示す矩形が第1のコンタクトホール55であり、コンタクトホールの内側に更に点線で示す矩形が、第1の拡散領域30とコンタクトをとるためのP+領域56である。
【0033】
またゲート電極の除去部の外側に在る点線で示す矩形は、ソース領域31でP+領域55まで延在形成され、ゲート電極の除去部の内側と外側に渡り、リング状に形成している。またこのソース領域31の外側に示す点線は、第1の拡散領域30である。
【0034】
尚、DMOSは、分離領域24で囲まれた矩形の島領域内に形成され、この分離領域24の上には、前記島領域と実質同サイズの第2のLOCOS酸化膜54が形成されている。つまりDMOSは、分離領域24と第2のLOCOS酸化膜25で囲まれている。
【0035】
また第1のLOCOS酸化膜25と第2のLOCOS酸化膜25の間には、一点鎖線で示す第3の拡散領域33が形成され、この中に示す2点鎖線で囲まれた領域が、第3の拡散領域33とコンタクトするためのコンタクト孔であり、ここにはドレイン電極35bが形成される。ただし図1に於いて、全ての電極35a〜35eは、図面が見づらくなるので省略した。
【0036】
本発明の特徴は、第2の拡散領域50にある。
【0037】
図18のウィークポイントに対応する部分は、図2では、符号37、39で示す部分である。
【0038】
前述したように、イオン注入時にダミー酸化膜を必要とし、このダミー酸化膜のエッチング時、ゲート絶縁膜の形成前に半導体層22の表面の酸化膜を取り除く工程等で、LOCOS酸化膜が選択的にエッチングされ、凹み部38が形成される。つまり半導体層22は、LOCOS酸化膜端37が半導体層22の水平面よりも下方に位置し、この端部から斜め上に向かい、コーナ部39を介して水平な半導体層22表面へと延在されている事になる。
【0039】
そして半導体層22に形成されるゲート絶縁膜52は、コーナ部の所が若干その膜厚が薄く形成される。原因は、コーナー部では、酸化工程時、Siの供給量が少なくなるからと考えられる。
【0040】
本発明のポイントは、LOCOS酸化膜端37からコーナ部39を介して、水平な半導体層22まで、半導体層22と逆導電型の第2の拡散領域50を形成する事である。
【0041】
ここでは、この第2の拡散領域50の上には、図のように凹み38を介してLOCOS酸化膜25の上まで延在されるゲート電極32が形成され、第2の拡散領域50には、ソース電極に印加される第1の電圧が印加され、半導体層22には、ドレイン領域として第2の電圧が印加されている。そして前記第2の拡散領域50は、前記第2の電圧よりも低い電圧が印加され、半導体層22に印加されるドレイン電圧が、コーナ部39に直接印加されない構造となっている。従って、電極32と第2の拡散領域50との間に、図18の様な絶縁膜の薄い部分が有っても、電極35と第2の拡散領域50間の電圧は、低電圧となるため、コーナ部の絶縁破壊を防止することができる。
【0042】
例えば、ゲート−ソース間は、最大で約7V、ゲート−ドレイン間は、最大で約30Vが加えられている。従って図1の様に、ソース電極35を延ばしてコンタクトすれば、コーナ部は、30Vから7Vに低下し、絶縁破壊が防止できる。
【0043】
実際には、図1の矢印Xで示す部分が第2の拡散領域50の延在部である。つまりマトリックス状に配置されたセルの内、外周に配置された少なくとも一つのセルを選択し(ここでは下段左から1番目のセル)、ここのセルを省略し、代わりにリング状に延在された第2の拡散領域50を矢印Xを通ってセル部分まで延ばしている。(図2の断面図も参照)
この部分にも、図1の様に、第2のコンタクトホール51が形成されて在るため、セル領域全面にソース電極35を配置されると、第2の拡散領域50にはソース電極に印加される電圧が印加されることになる。
【0044】
ソース−ゲート間は7Vなので、コーナー部39による絶縁破壊を防止することができる。
【0045】
続いて、本発明による半導体集積回路装置の製造方法を図4〜図11を参照して説明する。
【0046】
まず、P型の半導体基板21を準備し、P+分離領域24を形成するボロンをイオン注入し、更にN+埋め込み層23を形成するアンチモンをイオン注入する。
ここでは、両領域ともにイオン注入でもデポジーション拡散でも良い。
【0047】
続いて、基板21の上にN‐型のエピタキシヤル層22を気相成長法により形成する。この成長により、エピタキシャル層22の表面には、数千ÅのSiO2膜70が生成されている。更には、ドレイン導出領域33に対応するSiO2膜を開口し、この開口部を介してエピタキシャル層22の表面からリンを選択拡散してドレイン導出領域33を形成する。更には、上側の分離領域に対応するSiO2膜70を開口し、開口部71内の表面を数百Åの膜厚でダミー酸化する。(以上図4参照)
続いて、開口部71を介してボロンをイオン注入する。ここでは他の素子形成領域に別の開口部がある場合もあり、この場合、この別の開口部を覆い、分離領域に対応する開口部を露出するレジストを形成する必要が有る場合もある。
【0048】
そしてエピタキシャル層22の上のレジストを取り除き、約1000度Cで拡散する。これにより上下の分離領域24がリンクされエピタキシャル層をPN接合分離して島領域を形成する。
【0049】
続いて、予定のLOCOS酸化膜形成領域が露出されるように、エピタキシャル層22表面にシリコン窒化膜を堆積、パターニングし、これを耐酸化膜としてエピタキシャル層22表面を選択酸化することによりLOCOS酸化膜25、54を形成する。この後は、前記Si3N4膜を取り除き、更に若干SiO2膜をエッチング(A)する。ここのエッチング(A)で図18の凹み部38が形成される。つまりこの段階では、LOCOS酸化膜以外は、半導体層の表面は露出している。(以上図5参照)
続いて、後のイオン注入を行うため、前記半導体層22が露出している部分を酸化し、およそ500Å程度のダミー酸化膜72を形成する。そして予定の第1の拡散領域30a、予定の第2の拡散領域50に対応する部分が露出されたレジストマスク73を形成し、P型の不純物であるボロンをイオン注入する。加速電圧40KeV、2〜3×10の14乗のドーズ量である。(以上図6参照)
続いて、前記レジストマスク73を除去し、ダミー酸化膜72を除去(B)した後、ゲート絶縁膜52を形成する。ここではトランジスタ26の絶縁膜74がゲート絶縁膜52よりも厚く形成されるため、まず1000Å程度酸化し、ゲート絶縁膜52の形成領域を露出したレジストマスクを形成し、このマスクを介して絶縁膜を取り除き(C)、再度ゲート酸化(D)して300Å程度のゲート絶縁膜52を形成する。
【0050】
ここの工程(B、C)でも、SiO2膜を完全に除去するのに、若干のオーバーエッチングを行うため、前記凹み部38は更に大きく深く形成されることになる。しかもDのゲート酸化では、従来例でも述べたように、酸化する際、コーナー部39のSiの供給量が少ないため、図18の様に他の部分よりも膜厚の薄い部分が形成される。
【0051】
続いて、ポリシリコン層をCVD法により堆積し、これをパターニングすることでDMOS素子部27のゲート電極32を形成する。膜厚は3〜5000Åで、不純物として例えばPOCl3がドープされる。しかもゲート電極32の表面は酸化され、3〜400Åの酸化膜53が形成される。(以上図7参照)
続いて、形成予定のベース領域が露出されたレジストマスク75を形成し、ベース領域の不純物であるボロンをイオン注入する。(以上図8参照)
続いて、レジストマスク75を除去し、セル領域60が露出したレジストマスクを形成し、ボロンを不純物にして第1の拡散領域を構成する30bを形成する。そしてこのレジストマスクの除去を行い、再度形成予定のソース領域31、形成予定のエッミタ領域、形成予定のコレクタ導出領域を露出したレジストマスク76を形成する。このレジストマスク76、ゲート電極32をマスクとしてボロンがイオン注入され。(以上図9参照)
続いて、レジストマスク76を除去し、熱拡散する。従ってN型のソース領域31、エミッタ領域29およびコレクタ導出領域29Cが形成される。その後、予定のベースコンタクト領域、予定のP+領域56が露出したレジストマスク77を形成し、ベースコンタクトの不純物であるBF2をイオン注入する。(以上図10参照)
更にレジストマスク77を除去し、層間絶縁膜34として例えばBPSG膜を付着、フローさせ、各コンタクトを開口する。(以上図11参照)
最後に、Al電極を形成する。ここでは、Al−Siと半導体層22との間にバリアメタルとしてTiが挿入され、図2、図3の形状が形成される。
【0052】
第2の拡散領域は、ゲート電極の形成前であれば、工程を活用しても別途工程を付加しても良い。理由は、ゲート電極形成工程前でなければ、ゲート電極の下層には拡散できないからである。ここではゲート電極形成前の工程として、P+領域の工程を活用した。分離領域の形成工程では、埋め込み層23に到達するためである。また、エピタキシャル層22の層厚をコントロールし、ドレイン−ソース間が逆バイアスされ、空乏層が埋め込み層23に到達する電圧で、耐圧を決めている。しかしソース領域と同電圧の第2の拡散領域にも同電圧が印加されているので、第2の拡散領域の空乏層生成で耐圧が決定されてしまう。
【0053】
従って、分離領域の不純物導入工程後からゲート電極の形成前に、第2の拡散領域を別途用意しても良いし、P+領域の工程を強要し、同時に形成しても良い。
【0054】
【発明の効果】
以上に説明したとおり、本発明によれば、第1のLOCOS酸化膜の下層からこの第1のLOCOS酸化膜と隣接するエピタキシャル層に渡り一導電型のリング状の第2の拡散領域を設け、
この第2の拡散領域を、ゲート−ドレイン間に印加される電圧より低い電圧で印加することで、この第2の拡散領域とゲート電極間の電圧が低く設定され、従来発生していた絶縁破壊を抑制する事ができる。
【0055】
また、第2の拡散領域に、ソース領域に印加される電圧を印加すれば、
別途低電圧を取り出す回路等を設けたりする必要なく解決できる。
【0056】
更には、セルが形成される領域に第2の拡散領域を延在し、
セル領域に位置する前記第2の拡散領域を露出する第2のコンタクト孔にソース電極を設けることで、別途第2の拡散領域とソース電極がコンタクトする領域を別途設けたり、配置を工夫したりする必要がなく、チップサイズのシュリンクに寄与できる。
【0057】
従って、凹み部の形成でコーナー部のウィークポイントがあっても、この上に絶縁破壊用の絶縁層を被覆したりすることなく、従来の製造方法のまま絶縁破壊を防止することができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置を説明する平面図である。
【図2】図1のB−B線に於ける断面図である。
【図3】図1のA−A線に於ける断面図である。
【図4】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図5】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図6】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図7】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図8】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図9】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図10】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図11】本発明の半導体集積回路装置の製造方法を説明する断面図である。
【図12】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図13】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図14】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図15】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図16】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図17】従来の半導体集積回路装置の製造方法を説明する断面図である。
【図18】従来の問題点を説明する図である。
Claims (1)
- 一導電型の半導体基板上に形成したドレイン領域となる逆導電型のエピタキシャル層と、
前記エピタキシャル層表面から前記半導体基板まで到達する一導電型の分離領域と、
前記分離領域で囲まれた島領域内のセル領域を囲むように形成されたリング状の第1のLOCOS膜と、
前記島領域に位置する前記半導体基板と前記エピタキシャル層との間に形成された逆導電型の埋め込み層と、
前記セル領域内に形成され、マトリックス状に形成された一導電型の複数の第1の拡散領域と、
前記第1の拡散領域の中央が露出するように形成され、リング状の逆導電型のソース領域と、
前記セル領域に位置する前記エピタキシャル層上に形成されたゲート絶縁膜と、
前記ソース領域を囲み、前記第1のLOCOS酸化膜上まで延在された格子状のゲート電極と、
前記第1のLOCOS酸化膜の下層から前記第1のLOCOS酸化膜と隣接する前記エピタキシャル層に渡りリング状に設けられ、かつ前記マトリックス状に形成された複数の第1の拡散領域の内、最外周に形成された一部の領域にまで延在された第2の拡散領域と、
前記ソース領域を露出する第1のコンタクト孔と、
前記第2の拡散領域が露出する第2のコンタクト孔と、
前記第1のコンタクト孔および前記第2のコンタクト孔を介して設けられたソース電極と、
前記エピタキシャル層に流れる電流を取り出すドレイン電極とを有する事を特徴とした半導体集積回路装置。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05110085A (ja) * | 1991-10-14 | 1993-04-30 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
JPH09270470A (ja) * | 1996-03-29 | 1997-10-14 | Sanyo Electric Co Ltd | 半導体集積回路 |
JPH10144916A (ja) * | 1996-11-06 | 1998-05-29 | Toshiba Corp | 半導体装置とその製造方法 |
JPH10313010A (ja) * | 1997-05-14 | 1998-11-24 | Denso Corp | 電力用半導体装置 |
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---|---|---|---|---|
JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧mis電界効果トランジスタおよび半導体集積回路 |
JPH09283646A (ja) * | 1996-04-10 | 1997-10-31 | Sanyo Electric Co Ltd | 半導体集積回路 |
JPH104143A (ja) * | 1996-06-14 | 1998-01-06 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
1998
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05110085A (ja) * | 1991-10-14 | 1993-04-30 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
JPH09270470A (ja) * | 1996-03-29 | 1997-10-14 | Sanyo Electric Co Ltd | 半導体集積回路 |
JPH10144916A (ja) * | 1996-11-06 | 1998-05-29 | Toshiba Corp | 半導体装置とその製造方法 |
JPH10313010A (ja) * | 1997-05-14 | 1998-11-24 | Denso Corp | 電力用半導体装置 |
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