KR100272051B1 - 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정 - Google Patents

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Abstract

MOS-게이트된 전력 반도체 소자는 마스크 단계의 수를 줄이고, 임계 정렬의 수를 최소화하는 공정에 의해 형성된다. 제 1 사진석판술 마스크 단계는 각 셀의 소스 영역 및 몸체 또는 채널 영역을 한정한다. 제 2 사진석판술 단계는 상기 공정에서의 유일한 임계 정렬로서 각각의 셀 또는 스트립의 소스 영역 위의 작은 중앙 구역에 정렬되고, 차례로 기판표면 내의 침하부(depressions)의 에칭 및 접촉 영역의 형성을 마스크하는 보호 산화층 내에 개구(openings)를 한정하는 데 이용된다. 등방성 에치는 에치된 구멍(holes)을 에워싸는 칩의 실리콘 표면에서 어깨부(shoulders)를 노출시키도록 보호 산화물을 언더컷(undercut)한다. 도전층은 구멍을 채워, 하부 몸체 영역에 접촉하고, 실리콘 표면에서 소스 영역을 에워싼 어깨부와 겹치게 한다. 도전층은 금속 및 몸체 영역 간에 저 접촉 저항을 성취할 만큼 상당히 높지만, 상기 도전층에 의해 허용될 정도로 낮은 온도로 소결된다.

Description

접점 윈도우를 통해 베이스 주입한 Ｐ-채널 ＭＯＳ 게이트 소자 제조 공정
본 발명은 반도체 소자에 관한 것으로서, 특히 단지 최소의 임계 정렬과 함께 마스크 단계의 수를 줄여 형성된 MOS 게이트 제어된 기준(MOS-게이트된) 반도체 소자에 관한 것이다.
MOS-게이트된 소자는 본 기술에서 공지되어 있고, 1996년 12월 3일자로 허여된 대만 특허 제 80047 호에 기술된 MOS-게이트된 소자와 같은 소자를 포함한다. 이런 소자는 전력 MOSFET, MOS-게이트된 사이리스터, 절연 게이트 바이폴라 트랜지스터(IGBT), 게이트 턴-오프 소자 등을 포함한다.
그런 소자의 제조 공정은 통상적으로 임계 마스크 정렬 단계를 포함하는 많은 사진석판술 마스크 단계를 포함한다. 각각의 이런 임계 정렬 단계는 제조 시간 및 비용을 증가시킬 뿐만 아니라 소자 결함의 근원을 제공할 수 있다.
그래서, 필요한 임계 정렬의 수를 최소화하고, 마스크 단계의 수를 줄여, 제조 양품률을 향상시키고, 제조 비용을 줄이는 것이 바람직하다.
본 발명은 접촉 마스크 단계에서 단지 하나의 임계 정렬과 함께 단지 3 또는 4의 마스크 단계를 이용하여 P-채널 소자를 형성함으로써 P-채널 MOS-게이트된 전력 소자의 신규 제조 공정에 관한 것이다.
도 1은 게이트 산화층 및 폴리실리콘층이 형성되어, 제 1 포토레지스트층이 폴리실리콘층 위에 증착되고 패턴된 후의 실리콘 웨이퍼 내의 칩의 일부의 단면도.
도 2는 개구가 게이트 산화 및 폴리실리콘층 내에 형성되고, 약간 도프된 N 영역 및 P+ 영역이 개구내에 형성되며, 저온산화(LTO)층이 증착되며, 제 2 포토레지스트층이 증착되어 패턴되며, LTO층이 에치되며, 그리고 실리콘이 P+ 영역을 통해 침하부를 형성하도록 비등방성으로 에치된 후의 도 1의 구조도.
도 3은 N+ 주입제가 실리콘내의 개구내로 주입된 후의 도 2의 구조도.
도 4는 LTO층을 언더컷한 등방성 에치에 뒤따른 도 3의 구조도.
도 5는 제 2 포토레지스트층의 스트립핑(stripping) 및 소스 접촉 금속층의 증착에 뒤따른 도 4의 구조도.
도 6은 필드 산화층이 형성되고 패턴된 후와, 연이어 게이트 산화층 및 폴리실리콘의 증착 후에 칩의 일부을 도시한 본 발명의 다른 실시예의 단면도.
도 7은 폴리실리콘층의 패턴 및 에치한 후의 도 6의 구조도.
게이트 산화층 및 폴리실리콘층은 P-실리콘 기판 위에 형성된다. 제 1 사진석판술 마스크 단계는 소자의 각 셀 또는 스트립의 N-형 몸체 또는 채널 영역을 한정할 뿐만 아니라, MOSFET 셀의 N-형 몸체 영역내의 배치된 P+ 소스 영역을 한정한다.
제 2 사진석판술 마스크 단계는 그때 사용되어, 소자의 각 셀 또는 스트립의 P+ 영역 위의 작은 중앙 구역에 정렬된다. 비등방성 산화 에치는 실리콘의 표면에 도달한 소자는 피복한 보호 산화층 내의 개구를 형성시킨다. P+ 영역상에 집중된 실리콘의 표면 내의 얕은 구멍을 유발시키는 비등방성 실리콘 에치가 뒤따른다. 구멍은 P+ 영역을 관통하여 하부 N-형 채널 또는 몸체 영역에 도달할 만큼 깊다. 접촉 마스크인 제 2 마스크의 정렬은 상기 공정에서 유일한 임계 정렬이다.
구멍이 실리콘 내에 에치된 후이지만, 금속이 웨이퍼상에 증착되기 전에 접점 윈도우를 통해 고농도 베이스 접점 주입을 수행한다. 이런 고농도 베이스 접점 주입 후에, 등방성 에치는 N+ 셀 영역내로의 에치된 개구를 에워싼 칩의 실리콘 표면에서 어깨부를 노출시키도록 게이트 산화층 위에 보호 산화물을 언더컷한다.
그 후, 금속일 수 있는 도전층은 표면위에 증착되고, P+ 영역을 통해 구멍을 채워, 하부 N 몸체 영역에 접촉하고, 실리콘 표면에서 P+ 소스 영역을 에워싼 어깨부에 오버랩(overlap)한다. 따라서, P+ 소스 및 하부 N 영역에 양호한 접점이 이루어진다. N 하부 몸체 영역 및 P+ 소스 영역간의 그런 접점은 본래 MOS 게이트된 소자의 각 셀 구조에서 나타나는 기생 트랜지스터를 단락시키기 위해 바람직하다는 사실에 유의해야 한다.
제 3 마스크가 금속을 패턴하는 데 이용되고 나서, 소결(sinter) 및 후방(backside) 금속화가 이루어진다. 금속화하기 전에는 어떤 어닐(anneal)도 요구되지 않는데, 그 이유는 소결 온도가 금속 및 몸체 영역간에 저 접점 저항을 성취할 충분한 도펀트를 활성화할 만큼 상당히 높지만, 금속을 증착한 후에 허용될 만큼 낮기 때문이다. 본 발명의 다른 특성 및 잇점은 첨부된 도면을 참조로 본 발명의 아래 기술에서 명백해진다.
본 발명의 양호한 실시예에 대한 아래 기술은 P 채널 전력 MOSFET 소자의 제조에 관한 것이다. 그러나 IGBT 또는 MOS-게이트된 사이리스터와 같은 다른 P 채널 MOS-게이트 소자의 동일한 제조 공정을 이용할 수 있도록 접합을 적당히 변경할 수 있다.
이런 소자의 토폴로지(topology)는 6각형 셀의 것이 바람직하다. 그러나 이 기술분야의 전문가는 본 발명의 방법은 옵세트되거나 선으로 되어 있는 4각형 또는 3각형과 같은 다각형 구조를 가진 셀뿐 아니라, 깍지를 낀 것과 같은 모양의 구조에도 동일하게 응용할 수 있다는 것을 알 것이다.
도 1은 반복 구조를 가지는 웨이퍼 또는 칩의 일부를 도시한 것이다. 몇 개의 요소만이 단면으로 도시되어 있다. 웨이퍼는 원하는 크기로 할 수 있고, 복수의 칩으로 절단할 수 있다. 이 설명에서는 "칩" 및 "웨이퍼"라는 말을 이따금 서로 바꾸어 사용한다.
도 1은 단결정실리콘으로 형성된 P-몸체(30)를 가진 하나의 웨이퍼를 도시한 것이다. 양호하게도, P-몸체(30)는 (도시되지 않은) P+ 기판 위에서 성장한 에피텍셜하게 형성된 층으로 되어 있다. 드레인(또는 양극) 접점은 P+ 기판에 접속할 수 있고, 칩의 어느 표면에서의 접속용으로 이용할 수 있다.
본 발명의 공정의 제 1 단계는 P-몸체(30)상에 하나의 절연층(31)을 형성하는 것이다. 이러한 절연층(31)은 열에 의하여 성장한 이산화실리콘으로 할 수 있고, 100 내지 1500 옹스트롬의 두께를 가질 수 있다.
그 다음에는, 예를 들면, 7500 옹스트롬의 두께를 가지는 폴리실리콘층(32)을 산화층(31)상에 증착시키다. 폴리실리콘층은 어떠한 방식으로든 형성할 수 있으나, 증착에 이어서 비소를 주입하거나 후속CVD도핑 단계에 의하여 두껍게 도핑하는 것이 바람직하다.
폴리실리콘층(32)의 증착 후에, 적당한 제 1 포토레지스트층(33)은 그때 폴리실리콘층 위에 형성되고, 포토레지스트 내에 개구를 형성할 적당한 사진석판술 마스크 단계에 의해 폴리실리콘층(32)의 표면에 패턴된다. 그 후, 후속 비등방성 에치에 의해 폴리실리콘층을 에치하여, 대응하는 개구가 도 2에 도시된 게이트 산화층까지 내려가게 형성한다. 양호하게도, 폴리실리콘 측벽은 후속 주입 단계를 정확히 한정할 수 있을 만큼 거의 수직으로 이루어져야 한다.
그 후, 노출된 하위 게이트 산화층을 등방성 습식 에치 또는 비등방성 에치로 제거할 수 있다. 그러나, 이런 단계에서는 게이트 산화 인택트(intact)를 그대로 두어, 얇은 게이트 산화물을 침투할 수 있을 만큼 상당한 고 에너지로 후속 주입 단계를 행할 수 있다.
사용된 상기 비등방성 및 등방성 에치는 본 기술분야의 통상의 숙련자에게는 잘 알려있고, 이런 단계를 위해 어느 적당한 에치 공정을 선택할 수 있다.
그 후, 포토레지스트층을 스트립하고, 비교적 가벼운 비소 또는 인 선량(dose)을 폴리실리콘층 냉의 개구를 통해 노출된 실리콘 내로 주입한다. 주입에 이어서, N형 주입제를 밀어 넣어, 채널 영역(40 및 41)을 형성한다. 주입 선량 및 에너지와 밀어 넣는 시간 및 온도의 값을 본 기술분야에서 공지된 바와 같이 채널 영역의 바람직한 깊이 및 분표에 따라 결정한다.
그 후, 비교적 높은 붕소의 P+ 선량을 폴리실리콘 내의 개구를 통해 주입하여, 소스 영역(50 및 51)을 형성한다. 확산 단계는 그때 뒤따를 수 있다.
그 후, 도 2에 도시된 바와 같이, 저온 산화물(LTO)의 층(60)을 웨이퍼의 표면 위에 약 6000 내지 8000 옹스트롬의 두께로 증착한다. LTO 층(60)의 증착후에, P+ 영역 (50 및 51)을 밀어 넣는다. P+ 주입 에너지 및 선량과 밀어 넣는 시간 및 온도의 값을 또한 선택하여, 보다 얕은 깊이를 성취하고, N-형 채널 영역에 의해 에워싸여진다. LTO 층(60)의 증착후에 밀어 넣음으로써, LTO 층은 또한 밀어 넣은 상태하여 강화할 수 있다.
이런 동작은 도시되어 있는 2개의 셀에 대한 고리형 채널 영역(55 및 56)을 생성시키는 것으로 주지된다. 이런 채널 영역은 각 셀에 대한 폴리실리콘 게이트를 한정하는 폴리실리콘층(32)의 각 세그먼트 아래에 놓이고, 게이트 전위를 폴리실리콘층(32)에 접속함과 동시에 역전(invert)할 수 있다. 폴리실리콘(32)은 셀이 다각형 구조로 이룰 경우 셀 간에 격자 구성을 가진다. 이런 격자는 그의 측면 및 가장자리에서 셀 내의 하위 채널 영역 위에 놓인다.
그 후, 도 2에 도시된 바와 같이, 제 2 포토레지스트층(61)을 LTO 층(60) 위에 인가하고, 제 2 마스크 단계에 의해 패턴함으로써, 서로 낀 기하학이 이용될 경우에 스트립의 길이를 따라 또는 각 셀의 축에 위치되는 잘 정렬된 작은 중앙 개구를 형성한다. 이는 본 공정에서 유일한 임계 정렬 단계이다. 셀룰과 구조가 이용될 경우, 포토레지스트(61) 내의 개구는 직경이 약 1.5 내지 2 미크론이다. 이런 크기는 사진석판술 공정 및 금속-실리콘 접점 시스템에 의존한다. 포토레지스트 내의 개구의 형성후에, LTO 층(60)을 비등방성 산화 에치에 의해 에치함으로써, 실리콘 표면에 도달한 중앙 개구를 개방한다.
그 후, 노출된 실리콘 표면내로의 다른 비등방성 에치로 구멍(70, 71)이 형성되어, P+ 영역(50, 51)을 침투하고, 각 셀에 대한 N 영역(40, 41)에 도달한다. LTO층 때문에, 실리콘 표면 내에 형성된 구멍 또는 침하부는 폴리실리콘 내의 개구보다 작은 직경을 갖는다.
그 후, 도 3에 도시된 바와 같이, 5E14 또는 그 보다 큰 비소 또는 인의 선량을 구멍의 에칭으로 노출된 실리콘 기판내로 주입하여, N형 영역(40, 41)내의 N+ 베이스 영역(75, 76)을 형성한다. 이식을 약 80keV의 에너지로 수행한다.
그 후, 도 4에 도시된 바와 같이, LTO 및 게이트 산화물을 제공될 경우 직경(82 및 83)으로 되돌아 언더컷하는 등방성 습식 에치로 실리콘 웨이퍼를 노출시킨다. 이런 에치로 육각형 또는 다각형 셀에 대해 개구(70 및 71) 주변으로 확장하는 실리콘 칩의 표면의 어깨부가 노출된다.
본 발명의 양호한 실시예에서, LTO 및 게이트 산화물 내의 언더컷을 형성하는 습식 에치는 1 내지 5분 동안 6 내지 1 습식 버퍼된 산화물 에치이다. 이런 습식 에치는 소스 영역에 저 저항 접점시키기에 충분한 약 0.1 내지 0.5 미크론 폭의 어깨부를 생성시킨다.
그 후, 도 5에 도시된 바와 같이, 포토레지스트(61)를 스트립하고, 알루미늄과 같은 소스 접점 금속(84)을 소자의 전체 표면위에 증착한다. 접점 금속은 개구(70 및 71)내에 채워, 도 9 및 10에서 언더컷(82 및 83)에 의해 형성된 노출된 실리콘 어깨부 위에 놓는다. 따라서, 소스 금속(84)은 하위 N 영역(40, 41)을 P+ 영역(50, 51)에 자동으로 접속시켜, 각 셀내의 N 및 P+ 영역간에 일시 단락시킨다.
그의 증착 후에, 금속층(84)을 약 425 내지 450℃로 소결시킨다. 소결 온도는 N+ 베이스 영역(75, 76)내의 도펀트를 활성화시킬 만큼 상당히 높음으로써, N+ 베이스 주입후에 어떤 어닐(anneal)도 필요로 하지 않는다. 소결 온도는 또한 증착된 금속층(84)에 의해 허용될 만큼 낮다.
(도시되지 않은) 제 3 포토레지스트층을 접점 금속층위에 인가하여, 제 3 사진석판술 단계에 의해 패턴함으로써, 게이트 버스 및 소스 접점 전극을 한정한다. 제 3 사진석판술 단계를 웨이퍼에 정렬하는 것은 중요하지 않다. 포토레지스트층을 패턴한 후에, 금속층을 비등방성 에치에 의해 에치할 수 있다.
드레인(또는 애노드) 접점(90)은 기판에 접속될 수 있고, 칩의 어느 표면에서 접속에 유용할 수 있다. 소자가 IGBT일 경우, 얇은 P+ 버퍼층 및 N+ 하부층은 통상적인 방식으로 웨이퍼 구조의 하부내에 포함된다.
본 발명의 선택적인 견지에 따르면, 도 6 및 7에 도시된 필드 산화층(120)을 게이트 산화층을 형성하기 전에 P-몸체(30)위에 형성할 수 있다. 포토레지스트층을 필드 산화물위에 증착하여, 초기 사진석판술 마스크 단계로서 패턴함으로써 필드 산화층내에 개구를 형성한다. 그 후 필드 산화물의 노출부를 에치하여, 능동 소자 구역을 노출시킨다. 그 다음, 게이트 산화 절연층(131)을 능동 소자 구역위에 성장시켜, 폴리실리콘층(132)을 게이트 산화 및 필드 산화층위에 증착한다. 그 후, 게이트 산화층위에 폴리실리콘 뿐만 아니라 게이트 산화 절연층 위의 폴리실리콘 내에 개구를 형성한다. 소자는 그때 전술된 식으로 처리될 수 있다.
본 실시예에서, 금속층의 에칭으로 또한 필드 산화물 위에 폴리실리콘을 접촉시킨 게이트 버스가 형성된다.
본 발명이 그의 특정 실시예에 관련하여 기술되었지만, 본 분야의 숙련자에게는 다양한 변형 및 수정과 다른 사용이 명백히 가능하다. 그래서, 본 발명은 여기서의 특정 기술로 제한되는 것이 아니라 첨부된 청구 범위로 제한된다.

Claims (10)

  1. 반도체 소자 제조 공정으로서,
    하나의 도전형의 실리콘 기판위에 게이트 절연체의 층을 형성하는 단계,
    상기 게이트 절연체의 층위에 폴리실리콘층을 증착하는 단계,
    다수의 스페이스된 개구를 형성하도록 상기 폴리실리콘층의 선택된 영역을 패턴 및 에치하는 단계,
    제 1 확산 영역을 형성하도록 상기 폴리실리콘층 내의 상기 개구 아래에 위치된 상기 실리콘 기판의 표면 영역내로 상기 하나의 도전형에 대향한 도전형인 다른 도전형의 불순물을 도입하는 단계,
    제 2 확산 영역을 형성하도록 상기 실리콘 기판의 상기 표면 영역내로 상기 하나의 도전형의 불순물을 도입하는 단계,
    오버레이(overlaying) 절연층을 증착하는 단계,
    상기 오버레이 절연층부를 패턴 및 에치하여, 상기 폴리실리콘층 내의 각각의 상기 개구내의 측벽을 따라 수직 측벽 스페이서를 형성하고, 상기 실리콘 기판의 각각의 상기 표면 영역의 중앙 위치부를 노출시키는 상기 오버레이 절연층의 잔여부를 남겨놓는 단계,
    상기 제 2 확산 영역의 깊이보다 큰 깊이로 상기 실리콘 기판의 상기 표면 영역부 내의 침하부를 에치하는 단계,
    제 3 확산 영역을 형성하도록 상기 실리콘 기판의 상기 표면 영역부 내로 상기 다른 도전형의 불순물을 도입하는 단계로서, 상기 제 2 확산 영역은 상기 제 3 확산 영역의 깊이보다 작은 최종 깊이 및, 상기 제 3 확산 영역의 폭보다 넓은 최종폭을 가지며, 상기 제 1 확산 영역은 상기 제 3 확산 영역보다 더 깊고 넓게 확장하고, 그보다 더 낮은 농도를 가지는 상기 불순물 도입 단계,
    상기 침하부를 에워싼 상기 실리콘 기판의 상기 표면 영역의 다른 부분을 노출시킨 상기 오버레이 절연층내의 언더컷부를 형성하도록 상기 측벽 스페이서를 에치하는 단계,
    도전층을 증착하는 단계와,
    상기 침하부의 상부 영역에서의 상기 제 2 확산 영역에 접촉하고, 상기 침하부의 하부에서의 상기 제 3 확산 영역에 접촉하는 최소한 하나의 소스 접점과 최소한 하나의 게이트 접점을 형성하도록 상기 도전층의 부분을 패턴 및 에치하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 공정.
  2. 제 1 항에 있어서,
    상기 하나 및 다른 도전형의 불순물을 도입하는 상기 단계는 상기 게이트 절연체의 층을 통해 상기 실리콘 기판내로 상기 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  3. 제 1 항에 있어서,
    상기 하나의 도전형의 불순물을 도입하는 상기 단계는 상기 폴리실리콘층 내의 상기 개구 아래에 위치된 상기 게이트 절연체의 부분을 에치하여, 상기 실리콘 기판의 상기 표면 영역내로 상기 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  4. 제 1 항에 있어서,
    상기 하나의 도전형은 P-형이고, 상기 다른 도전형은 N-형인 것을 특징으로 하는 반도체 소자 제조 공정.
  5. 제 1 항에 있어서,
    상기 제 3 확산 영역의 상기 불순물을 활성화시키는 약 425 내지 450℃에서의 상기 도전층을 소결함으로써 상기 도전층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 공정.
  6. 제 1 항에 있어서,
    상기 실리콘 기판위에 필드 절연체의 층을 형성하는 단계와, 상기 필드 절연체의 층내의 최소한 하나의 기구 및 최소한 하나의 잔여부를 형성하도록 상기 필드 절연체의 층의 최소한 하나의 선택된 영역을 패턴 및 에치하는 단계를 더 포함하는데, 상기 게이트 절연체의 층은 상기 필드 절연체의 층내의 상기 최소한 하나의 개구내의 상기 실리콘 기판상에 형성되고, 상기 폴리실리콘층은 상기 필드 절연체의 층의 상기 잔여부 위와 상기 게이트 절연체의 층위에 증착되며, 상기 제 1 오버레이 절연층의 상기 선택된 영역은 상기 게이트 절연체의 층 위에 있는 다수의 제 1 스페이스된 개구 및, 상기 필드 절연체의 층위에 있는 다수의 제 2 스페이스된 개구를 형성하도록 에치되는 것을 특징으로 하는 반도체 소자 제조 공정.
  7. 반도체 소자로서,
    하나의 도전형의 실리콘 기판위에 형성된 게이트 절연체의 층,
    상기 게이트 절연체의 층위에 형성되고, 다수의 스페이스된 개구를 가진 폴리실리콘층,
    상기 폴리실리콘층 내의 상기 개구 아래에 위치된 상기 실리콘 기판의 표면 영역내에 형성된 상기 하나의 도전형에 대향한 도전형인 다른 도전형의 불순물의 제 1 확산 영역,
    상기 실리콘 기판의 상기 표면 영역내에 형성된 상기 하나의 도전형의 불순물의 제 2 확산 영역,
    상기 실리콘 기판의 각각의 상기 표면 영역의 중앙 위치부를 에워싼 상기 폴리실리콘층 내의 각각의 상기 개구내의 측벽을 따라 형성된 다수의 수직 측벽 스페이스를 가진 오버레이 절연층,
    상기 제 2 확산 영역의 깊이보다 큰 깊이로 상기 실리콘 기판의 상기 표면 영역부 내의 형성된 다수의 침하부,
    상기 실리콘 기판의 상기 표면 영역부내에 형성된 상기 다른 도전형의 제 3 확산 영역으로서, 상기 제 2 확산 영역은 상기 제 3 확산 영역의 깊이보다 작은 최종 깊이 및, 상기 제 3 확산 영역의 폭보다 넓은 최종폭을 가지며, 상기 제 1 확산 영역은 상기 제 3 확산 영역보다 더 깊고 넓게 확장하고, 그보다 더 낮은 농도를 가지는 제 3 확산 영역,
    상기 침하부를 에워싼 상기 실리콘 기판의 다른 영역을 노출시키도록 제거되는 상기 오버레이 절연층의 일부의 상기 수직 측벽 스페이서와,
    최소한 하나의 게이트 접점을 형성하고, 상기 침하부의 상부에서의 상기 제 2 확산 영역 및 상기 침하부의 하부에서의 상기 제 3 확산 영역에 접촉하는 최소한 하나의 소스 접점을 형성함으로써, 상기 폴리실리콘층과 상기 제 2 및 3 확산 영역이 전기적으로 접속되는 도전층을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 하나의 도전형은 P-형이고, 상기 다른 도전형은 N-형인 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 실리콘 기판위에 형성되고, 최소한 하나의 개구 및 최소한 하나의 잔여부를 가진 필드 절연체의 층과, 상기 필드 절연체의 층내의 상기 최소한 하나의 개구내에서 상기 실리콘 기판위에 형성된 게이트 절연체의 층을 더 포함하는 데, 상기 폴리실리콘층은 상기 필드 절연체의 상기 잔여부위에 형성되고, 상기 게이트 절연체의 층위에 있는 다수의 제 2 스페이스된 개구 및, 상기 필드 절연체의 층위에 있는 다수의 제 2 스페이스된 개구를 가지는 것을 특징으로 하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 실리콘 기판의 하부면상에 형성된 다른 접점을 더 포함하는 것을 특징으로 하는 반도체 소자.
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