JPH0247874A - Mos型半導体装置の製造方法 - Google Patents
Mos型半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低不純物濃度の−ぶ電形の半4体層の一面側
に形成された他導電形のベース層中に一24?!形のソ
ース層を設け、ソース層と低不純物濃度の一導電形の層
の間のベースFJ領域がチャネル領域となるようにその
上にゲート絶縁膜を介してゲート電極を設けたMOS型
半導体装置の製造方法に関する。
に形成された他導電形のベース層中に一24?!形のソ
ース層を設け、ソース層と低不純物濃度の一導電形の層
の間のベースFJ領域がチャネル領域となるようにその
上にゲート絶縁膜を介してゲート電極を設けたMOS型
半導体装置の製造方法に関する。
MOS型半導体装置には、単一キャリアのみを利用する
電力用MOS F ETと、電子と正孔の2種のキャリ
アによる伝導度変調を利用する絶縁ゲート型バイポーラ
トランジスタ (I G B T)(I GTあるいは
C0MFETとも呼ばれる)がある。
電力用MOS F ETと、電子と正孔の2種のキャリ
アによる伝導度変調を利用する絶縁ゲート型バイポーラ
トランジスタ (I G B T)(I GTあるいは
C0MFETとも呼ばれる)がある。
第2図は従来の電力用MOSFE’Tの断面構造を示す
もので通常次に示すような工程で製造される。先ず、n
o ドレイン層2となる半感体基板上に形成されたn6
エピタキシャル層1の表面にp゛拡散N3を形成する
0次いで同じくn−層1の表面にゲート絶縁11141
を介してゲート電極5を形成した後フォトリソグラフィ
によってゲート電極5に窓開けを行う、この窓開けした
ゲート電極5をマスクとしてp形ベース層6の拡散を行
い、そのpHf6の中にフォトリソグラフィと拡散によ
ってp゛低抵抗層7を形成する。このあと、ゲート電f
i5を再びマスクの一部として用いてn゛形ソースN8
を形成し、表面を絶縁膜42で覆い接続のための窓開け
を行ってソース電極11を、またn9層2に接触させて
ドレイン電極12を形成する。このようにして製造され
る半導体素子は、ゲート電極5にソース電極11に対し
て正の電圧を印加するとゲート絶縁膜41直下のp形ベ
ースJ!6の表面にチャネル9が形成され、ソースN8
がら電子がチャネル9を通って高抵抗N1と低抵抗F!
2からなるドレイン層へと注入されることによて導通状
態となり、またゲート電極5をソース電極11と同電位
または負バイアスすることによって阻止状態となるいわ
ゆるスイッチング素子としてのはたらきを持つ。
もので通常次に示すような工程で製造される。先ず、n
o ドレイン層2となる半感体基板上に形成されたn6
エピタキシャル層1の表面にp゛拡散N3を形成する
0次いで同じくn−層1の表面にゲート絶縁11141
を介してゲート電極5を形成した後フォトリソグラフィ
によってゲート電極5に窓開けを行う、この窓開けした
ゲート電極5をマスクとしてp形ベース層6の拡散を行
い、そのpHf6の中にフォトリソグラフィと拡散によ
ってp゛低抵抗層7を形成する。このあと、ゲート電f
i5を再びマスクの一部として用いてn゛形ソースN8
を形成し、表面を絶縁膜42で覆い接続のための窓開け
を行ってソース電極11を、またn9層2に接触させて
ドレイン電極12を形成する。このようにして製造され
る半導体素子は、ゲート電極5にソース電極11に対し
て正の電圧を印加するとゲート絶縁膜41直下のp形ベ
ースJ!6の表面にチャネル9が形成され、ソースN8
がら電子がチャネル9を通って高抵抗N1と低抵抗F!
2からなるドレイン層へと注入されることによて導通状
態となり、またゲート電極5をソース電極11と同電位
または負バイアスすることによって阻止状態となるいわ
ゆるスイッチング素子としてのはたらきを持つ。
第3図は従来のT GBTを示し、p′ ドレインJ!
10とn0バンファM2からなる半導体基板上に形成さ
れたn−エピタキシャル層lを有する半導体基板を用い
て電力用MOS F ETと同様の工程を通して製造す
ることができる。IGBTが電力用MOS F ETと
異なる点は、ドレインFilOが90層であるために、
ソース層8からチャネル9.n−Jil、n”バッファ
J!!!2を通って90層10に電子が注入されるとこ
れに呼応してp′″ ドレイン層10からn゛バフフフ
層2通ってn−51に正札が注入され、n″層1伝導度
変調を起こして低抵抗となる点である。
10とn0バンファM2からなる半導体基板上に形成さ
れたn−エピタキシャル層lを有する半導体基板を用い
て電力用MOS F ETと同様の工程を通して製造す
ることができる。IGBTが電力用MOS F ETと
異なる点は、ドレインFilOが90層であるために、
ソース層8からチャネル9.n−Jil、n”バッファ
J!!!2を通って90層10に電子が注入されるとこ
れに呼応してp′″ ドレイン層10からn゛バフフフ
層2通ってn−51に正札が注入され、n″層1伝導度
変調を起こして低抵抗となる点である。
〔発明が解決しようとする諜8)
第4図は第2図に示したMOSFET51〜54の4個
を用いたモータ55の駆動インバータ回路である。各M
OSFETには、p’ 3.pF6.p’層7からなる
pF5とn−層1で形成されるダイオード31〜34が
内蔵されている。今、F E T53.52をオンにし
てモータ55を駆動している状態から、FE752をタ
ーンオフし、負荷電流を)’ET51の内蔵ダイオード
3Iに転流させることができる。次いでFE752をタ
ーンオンすると負荷電流に加えてダイオード31の逆回
復電流が流れる。このダイオード31の逆回復時に、M
OSFET52のn1ソ一ス層s、pベース[6,n−
層1からなる寄生バイポーラトランジスタがターンオン
し、破壊が生ずる。この寄生バイポーラトランジスタの
ターンオンは次の理由に基ツク。
を用いたモータ55の駆動インバータ回路である。各M
OSFETには、p’ 3.pF6.p’層7からなる
pF5とn−層1で形成されるダイオード31〜34が
内蔵されている。今、F E T53.52をオンにし
てモータ55を駆動している状態から、FE752をタ
ーンオフし、負荷電流を)’ET51の内蔵ダイオード
3Iに転流させることができる。次いでFE752をタ
ーンオンすると負荷電流に加えてダイオード31の逆回
復電流が流れる。このダイオード31の逆回復時に、M
OSFET52のn1ソ一ス層s、pベース[6,n−
層1からなる寄生バイポーラトランジスタがターンオン
し、破壊が生ずる。この寄生バイポーラトランジスタの
ターンオンは次の理由に基ツク。
10ダイオード31の大きい逆回復電流!21 (11
に起因する電圧ピークの発生によるアバランシェ頭載へ
の突入 (3)高いdv/dtによって発生する電流この状態を
第5図を引用して説明する。MOSFETが誘導性負荷
でターンオフするとき、PN接合21の両側に急速に空
乏層22が形成される。このときにはき出されるキャリ
アの一部が正孔を流23となってn°ソース層8の下の
p形ベースN6を流れる。J)FJ6の表面ばソース電
極11によってn°ソースN8と短絡されているために
、n°形ソース層8とベースJ!16の間にはホール電
流23とベース抵抗Rhの積からなる電位差が生じてし
まう。
に起因する電圧ピークの発生によるアバランシェ頭載へ
の突入 (3)高いdv/dtによって発生する電流この状態を
第5図を引用して説明する。MOSFETが誘導性負荷
でターンオフするとき、PN接合21の両側に急速に空
乏層22が形成される。このときにはき出されるキャリ
アの一部が正孔を流23となってn°ソース層8の下の
p形ベースN6を流れる。J)FJ6の表面ばソース電
極11によってn°ソースN8と短絡されているために
、n°形ソース層8とベースJ!16の間にはホール電
流23とベース抵抗Rhの積からなる電位差が生じてし
まう。
この1位差がベース・ソース間のビルトイン電圧を超え
るとソース層8からの電子の注入をもたらし、n” ソ
ース層8.pベースN6.n−F 1からなる寄生トラ
ンジスタがオン状態となり素子破壊に至る。前述の第2
図のp゛拡散層3を形成する目的の一つは上記寄生トラ
ンジスタのオンによる素子破壊を防ぐためであり、これ
によってn。
るとソース層8からの電子の注入をもたらし、n” ソ
ース層8.pベースN6.n−F 1からなる寄生トラ
ンジスタがオン状態となり素子破壊に至る。前述の第2
図のp゛拡散層3を形成する目的の一つは上記寄生トラ
ンジスタのオンによる素子破壊を防ぐためであり、これ
によってn。
ソースN8の下を流れるホール電流23を小さくするた
めである。そしてp°低抵抗層7を形成する目的は、ま
さに上記寄生トランジスタのオンによる素子破壊を防ぐ
ことにあり、前記ベース抵抗1?bを小さくすることに
よって寄生トランジスタのオンを防ごうとしている訳で
ある。しかしながら、これらの対策によっても誘導性!
J、荷における電力用MOSFETのターンオフ能力は
十分なものとはなっていない、rGBTの場合も電力用
MOSFETと同様状4性負荷でのターンオフ時にn。
めである。そしてp°低抵抗層7を形成する目的は、ま
さに上記寄生トランジスタのオンによる素子破壊を防ぐ
ことにあり、前記ベース抵抗1?bを小さくすることに
よって寄生トランジスタのオンを防ごうとしている訳で
ある。しかしながら、これらの対策によっても誘導性!
J、荷における電力用MOSFETのターンオフ能力は
十分なものとはなっていない、rGBTの場合も電力用
MOSFETと同様状4性負荷でのターンオフ時にn。
ソース[8,p形ベースJi6.n−層1からなる寄生
トランジスタのオンによる素子破壊が生ずるが、さらに
やっかいな点は、r GBTでは通常のオン状態でも第
5図に示したn0ソースN8の下を流れるホール電流2
3が存在することである。このためにI CRTは誘導
性負荷でないクーンオ°フ時やオン状態においてさえも
寄生トランジスタのオンによる破壊の生ずる場合がある
。I GBTの場合にも電力用MOSFETと同様、p
゛拡散層3やp°低抵抗N7の形成によって寄生トラン
ジスタのオンを防ごうという努力はなされているがまだ
十分なものとはいえない。
トランジスタのオンによる素子破壊が生ずるが、さらに
やっかいな点は、r GBTでは通常のオン状態でも第
5図に示したn0ソースN8の下を流れるホール電流2
3が存在することである。このためにI CRTは誘導
性負荷でないクーンオ°フ時やオン状態においてさえも
寄生トランジスタのオンによる破壊の生ずる場合がある
。I GBTの場合にも電力用MOSFETと同様、p
゛拡散層3やp°低抵抗N7の形成によって寄生トラン
ジスタのオンを防ごうという努力はなされているがまだ
十分なものとはいえない。
そこでこのようなMOS型半導体装置の寄生バイポーラ
トランジスタのターンオンを防止するため、次のような
諸本が検討された。
トランジスタのターンオンを防止するため、次のような
諸本が検討された。
(1)外付けのフライホイーリングダイオードおよびシ
ョットキバリアダイオードを利用し、内蔵ダイオードに
転流電流が流れないようにする。
ョットキバリアダイオードを利用し、内蔵ダイオードに
転流電流が流れないようにする。
(2)外付はゲート抵抗値の増大によりdi/dt、
dv/dtの低下を図る。
dv/dtの低下を図る。
(3)内蔵ダイオードの逆回復時間を短縮し、回復電流
蚕低減させ、破壊耐量を向上させる。
蚕低減させ、破壊耐量を向上させる。
このうち(11,421の対策は外付部品点数の増大に
よるコスト高の問題がある。また(3)の対策の場合、
逆回復時間短縮のために白金等のライフタイムキラーを
4人するとオン抵抗が増大し、ロスが増えて好ましくな
いという問題があった。
よるコスト高の問題がある。また(3)の対策の場合、
逆回復時間短縮のために白金等のライフタイムキラーを
4人するとオン抵抗が増大し、ロスが増えて好ましくな
いという問題があった。
本発明の課題は、寄生バイポーラトランジスタのターン
オンを防止するため内蔵ダイオードの逆回復時間を短縮
し、しかもオン抵抗が増大せず、より大きなターンオフ
能力を有するMOS型半導体装置の製造方法を提供する
ことにある。
オンを防止するため内蔵ダイオードの逆回復時間を短縮
し、しかもオン抵抗が増大せず、より大きなターンオフ
能力を有するMOS型半導体装置の製造方法を提供する
ことにある。
上記の課題の解決のために、本発明は、エピタキシャル
層からなる低不純物濃度の一導電形の半導体層の一面側
に形成された他4電形のベース層中に一4゛電形のソー
ス層が設けられた半4体基体を有し、その半瑯体基体に
ライフタイムキラーカゝ導入され、半4・体基体の一面
上に・ノース層とイ氏不純物濃度の一導電形の層との間
のベース領J或力<チーヤネル領域となるよ・うにゲー
トwA縁膜を介してゲート電・iが設けられるMOS型
半導体装置の製造の際にl、前記低不純物濃度の一導電
形のエピタキシャル層を、ゲート電極の設けられる一面
より遠い側の高抵抗層の上に比抵抗力くその層より約1
/2程度まで低い前記一面側の表面層を積層して形成す
るものとする。
層からなる低不純物濃度の一導電形の半導体層の一面側
に形成された他4電形のベース層中に一4゛電形のソー
ス層が設けられた半4体基体を有し、その半瑯体基体に
ライフタイムキラーカゝ導入され、半4・体基体の一面
上に・ノース層とイ氏不純物濃度の一導電形の層との間
のベース領J或力<チーヤネル領域となるよ・うにゲー
トwA縁膜を介してゲート電・iが設けられるMOS型
半導体装置の製造の際にl、前記低不純物濃度の一導電
形のエピタキシャル層を、ゲート電極の設けられる一面
より遠い側の高抵抗層の上に比抵抗力くその層より約1
/2程度まで低い前記一面側の表面層を積層して形成す
るものとする。
〔作用〕
逆回復時間短縮のために導入されるライフタイムキラー
は表面に偏析するので、抵抗の増大は表面付近で高い、
この部分のエピタキシャル層の抵抗を予め低(しておく
ことにより、ライフタイムキラーによる抵抗の増大が補
償され、全体としてオン抵抗の増大が防止される。
は表面に偏析するので、抵抗の増大は表面付近で高い、
この部分のエピタキシャル層の抵抗を予め低(しておく
ことにより、ライフタイムキラーによる抵抗の増大が補
償され、全体としてオン抵抗の増大が防止される。
第1図(al、(blは本発明の一実施例を示し、(至
))は+a+のΔ−A線断面における比抵抗の分布図で
ある。
))は+a+のΔ−A線断面における比抵抗の分布図で
ある。
このMOSFETは^Sをドープした比抵抗0.01〜
0.1 Ω側のSt基板2の上に高抵抗のエピタキシャ
ル層13を30〜80μの厚さに成長させ、その上の1
0〜20戸の厚さの表面の部分14を比抵抗を低くする
形でエピタキシャル層を形成したものである。第1図(
blの実線15に示した実施例では、Asをドープして
20Ω唾の比抵抗のn形層を数十−の厚さに成長させ、
その上の15μmの厚さの層エピタキシャル層はA s
tl 2と5illCJ、の比率を順次変えて濃度勾
配をつけ、表面の比抵抗は10Ω備にした。第1図(b
lの一点鎖線16に示した実施例では、表面の15μm
の厚さのFJ14の下側の7.5μの厚さの部分は比抵
抗15Ωm1表面側の7.5μmの厚さの部分は比抵抗
10Ω値で形成した。第1図世)の二点鎖線17に示し
た実施例では、表面の15−の厚さの層をすべて100
口の比抵抗のN14として形成したものである。
0.1 Ω側のSt基板2の上に高抵抗のエピタキシャ
ル層13を30〜80μの厚さに成長させ、その上の1
0〜20戸の厚さの表面の部分14を比抵抗を低くする
形でエピタキシャル層を形成したものである。第1図(
blの実線15に示した実施例では、Asをドープして
20Ω唾の比抵抗のn形層を数十−の厚さに成長させ、
その上の15μmの厚さの層エピタキシャル層はA s
tl 2と5illCJ、の比率を順次変えて濃度勾
配をつけ、表面の比抵抗は10Ω備にした。第1図(b
lの一点鎖線16に示した実施例では、表面の15μm
の厚さのFJ14の下側の7.5μの厚さの部分は比抵
抗15Ωm1表面側の7.5μmの厚さの部分は比抵抗
10Ω値で形成した。第1図世)の二点鎖線17に示し
た実施例では、表面の15−の厚さの層をすべて100
口の比抵抗のN14として形成したものである。
第6図は、このようなエピタキシャル!’31に内蔵ダ
イオードの逆回復時間を短縮するためのライフタイムキ
ラーとしてPLを拡散したときの表面からのjg、さ方
向のPL濃度変化による比抵抗分布を示す、拡散源とし
ては、東京応化■商品名0CDType 1の白金化合
物添加シリカ塗布液を用い、エピタキシャル層1表面と
反対側、すなわち基板2の裏表面に塗布した。次いで拡
散炉で酸素中で30分、窒素中で90分拡散したもので
、線61は880℃2線62は一860℃、線63ば8
40℃の拡散温度の場合である0図かられかるように拡
散源と反対側のエビクキシャル表面層においてもptの
高濃度により比抵抗が上昇しており、この高抵抗を低抵
抗エピタキシャル層14が補償する。ライフタイムキラ
ーとしてptの代わりにAuを用いても同様に実施でき
る。
イオードの逆回復時間を短縮するためのライフタイムキ
ラーとしてPLを拡散したときの表面からのjg、さ方
向のPL濃度変化による比抵抗分布を示す、拡散源とし
ては、東京応化■商品名0CDType 1の白金化合
物添加シリカ塗布液を用い、エピタキシャル層1表面と
反対側、すなわち基板2の裏表面に塗布した。次いで拡
散炉で酸素中で30分、窒素中で90分拡散したもので
、線61は880℃2線62は一860℃、線63ば8
40℃の拡散温度の場合である0図かられかるように拡
散源と反対側のエビクキシャル表面層においてもptの
高濃度により比抵抗が上昇しており、この高抵抗を低抵
抗エピタキシャル層14が補償する。ライフタイムキラ
ーとしてptの代わりにAuを用いても同様に実施でき
る。
第7図は、MOSFETのオン抵抗R0いすなわちゲー
ト電圧Vcx15VのときのFETの思通時の抵抗と内
蔵ダイオードの逆回復時間t rrの関係を拡散温度を
横軸にして示す、破線71.72はエピタキシャル層1
全層を20Ω1で形成したときのRo9およびtl、、
を示す5trrを小さくするために拡散温度を880℃
にしたときにはRoNは0.5■となる。しかし第1図
山)に示したように表面層14の抵抗を低くするとtr
rはほとんど線72と変化しないにかかわらず、ROM
は実線73に示すように低くなる。
ト電圧Vcx15VのときのFETの思通時の抵抗と内
蔵ダイオードの逆回復時間t rrの関係を拡散温度を
横軸にして示す、破線71.72はエピタキシャル層1
全層を20Ω1で形成したときのRo9およびtl、、
を示す5trrを小さくするために拡散温度を880℃
にしたときにはRoNは0.5■となる。しかし第1図
山)に示したように表面層14の抵抗を低くするとtr
rはほとんど線72と変化しないにかかわらず、ROM
は実線73に示すように低くなる。
半導体基体の厚さ方向に流れる電流をオン、オフする電
力用MOS F ETあるいはI GBTのようなMO
S型半導体装置において、表面上にゲート電漸を設ける
側の層をエピタキシャル層により形成する場合、表面層
の比抵抗を低下させて、内蔵ダイオードの逆回復時間短
縮のためのPt、Auなどのライフタイムキラー拡散の
際の表面層への偏析による抵抗の上昇を補償することに
より、寄生バイポーラトランジスタのターンオンを防い
だMO8型半導体装置の週通時の抵抗、すなわちオン抵
抗の上昇を防止し、耐量向上を実現することができる。
力用MOS F ETあるいはI GBTのようなMO
S型半導体装置において、表面上にゲート電漸を設ける
側の層をエピタキシャル層により形成する場合、表面層
の比抵抗を低下させて、内蔵ダイオードの逆回復時間短
縮のためのPt、Auなどのライフタイムキラー拡散の
際の表面層への偏析による抵抗の上昇を補償することに
より、寄生バイポーラトランジスタのターンオンを防い
だMO8型半導体装置の週通時の抵抗、すなわちオン抵
抗の上昇を防止し、耐量向上を実現することができる。
第1図(al、(blは本発明の一実施例のMOSFE
Tを示し、(Il)は要部断面図、(b)は+8+のA
−A線における断面の厚さ方向のエピタキシャル層比抵
抗分布図、第2図は電力用MOSFET、第3図はIC
;BT、それぞれの要部断面図、第゛4図はMOSFE
Tによるモータ駆動回路図、第5図はMOSFETを誘
導性負荷の状態で駆動する場合におこる破壊についての
説明図、第6図はpt拡散時の偏析によるエピタキシャ
ル層表面近傍の厚さ方向の比抵抗分布図、第7図は本発
明の効果を示すオン抵抗および内蔵ダイオードの逆回復
時間の拡散温度との関係線図である。 1:n形エピタキシャル層、13:高抵抗エピタキシャ
ル層、14:低抵抗エピタキシャル層、2;n°シリコ
ン基板、41:ゲート絶縁膜、5:ゲート電極、6:p
形ベース層、8:n゛ソース層9;チャネル領域。 第1図 第2諷 第6図 第4図 第7図 1、事件の表示 3.補正をする者 事件との関係 住 所 名 称 手続補止書(0鋤 特願昭63 i(?9々ヲ弘
Tを示し、(Il)は要部断面図、(b)は+8+のA
−A線における断面の厚さ方向のエピタキシャル層比抵
抗分布図、第2図は電力用MOSFET、第3図はIC
;BT、それぞれの要部断面図、第゛4図はMOSFE
Tによるモータ駆動回路図、第5図はMOSFETを誘
導性負荷の状態で駆動する場合におこる破壊についての
説明図、第6図はpt拡散時の偏析によるエピタキシャ
ル層表面近傍の厚さ方向の比抵抗分布図、第7図は本発
明の効果を示すオン抵抗および内蔵ダイオードの逆回復
時間の拡散温度との関係線図である。 1:n形エピタキシャル層、13:高抵抗エピタキシャ
ル層、14:低抵抗エピタキシャル層、2;n°シリコ
ン基板、41:ゲート絶縁膜、5:ゲート電極、6:p
形ベース層、8:n゛ソース層9;チャネル領域。 第1図 第2諷 第6図 第4図 第7図 1、事件の表示 3.補正をする者 事件との関係 住 所 名 称 手続補止書(0鋤 特願昭63 i(?9々ヲ弘
Claims (1)
- 1)エピタキシャル層からなる低不純物濃度の一導電形
の半導体層の一面側に形成された他導電形のベース層中
に一導電形のソース層が設けられた半導体基体を有し、
その半導体基体にライフタイムキラーが導入され、半導
体基体の一面上にソース層と低不純物濃度の一導電形の
層との間のベース領域がチャネル領域となるようにゲー
ト絶縁膜を介してゲート電極が設けられるMOS型半導
体装置の製造の際に、前記低不純物濃度の一導電形のエ
ピタキシャル層を、ゲート電極の設けられる一面より遠
い側の高抵抗層の上に比抵抗がその層より約1/2程度
まで低い前記一面側の表面層を積層して形成することを
特徴とするMOS型半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63199494A JPH0247874A (ja) | 1988-08-10 | 1988-08-10 | Mos型半導体装置の製造方法 |
DE3924902A DE3924902A1 (de) | 1988-08-10 | 1989-07-27 | Verfahren zur herstellung einer metall-oxid-halbleitervorrichtung |
FR8910352A FR2635413B1 (fr) | 1988-08-10 | 1989-08-01 | Procede de fabrication pour un dispositif metal-oxyde-semiconducteur |
US07/392,047 US4987098A (en) | 1988-08-10 | 1989-08-10 | Method of producing a metal-oxide semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63199494A JPH0247874A (ja) | 1988-08-10 | 1988-08-10 | Mos型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0247874A true JPH0247874A (ja) | 1990-02-16 |
Family
ID=16408750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63199494A Pending JPH0247874A (ja) | 1988-08-10 | 1988-08-10 | Mos型半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4987098A (ja) |
JP (1) | JPH0247874A (ja) |
DE (1) | DE3924902A1 (ja) |
FR (1) | FR2635413B1 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04229660A (ja) * | 1990-05-09 | 1992-08-19 | Internatl Rectifier Corp | 非常に深い濃度増加領域を備えたパワートランジスタデバイス |
US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
JP2007081045A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Ceramics Co Ltd | シリコン・ウェーハの製造方法 |
US7482285B2 (en) | 1999-06-09 | 2009-01-27 | International Rectifier Corporation | Dual epitaxial layer for high voltage vertical conduction power MOSFET devices |
JP2011097116A (ja) * | 2011-02-15 | 2011-05-12 | Mitsubishi Electric Corp | 半導体装置 |
US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2695253B1 (fr) * | 1990-05-09 | 1997-09-19 | Int Rectifier Corp | Dispositif a transistor de puissance ayant une region a concentration accrue ultra-profonde. |
DE69029942T2 (de) * | 1990-10-16 | 1997-08-28 | Cons Ric Microelettronica | Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom |
US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
US5994188A (en) * | 1996-04-15 | 1999-11-30 | Delco Electronics Corporation | Method of fabricating a vertical power device with integrated control circuitry |
US5747371A (en) * | 1996-07-22 | 1998-05-05 | Motorola, Inc. | Method of manufacturing vertical MOSFET |
US5879968A (en) * | 1996-11-18 | 1999-03-09 | International Rectifier Corporation | Process for manufacture of a P-channel MOS gated device with base implant through the contact window |
US5780329A (en) * | 1997-04-03 | 1998-07-14 | Symbios, Inc. | Process for fabricating a moderate-depth diffused emitter bipolar transistor in a BICMOS device without using an additional mask |
US6127701A (en) * | 1997-10-03 | 2000-10-03 | Delco Electronics Corporation | Vertical power device with integrated control circuitry |
KR100328830B1 (ko) * | 1999-08-02 | 2002-03-14 | 박종섭 | 모스페트 소자의 제조 방법 |
KR100873419B1 (ko) * | 2002-06-18 | 2008-12-11 | 페어차일드코리아반도체 주식회사 | 높은 항복 전압, 낮은 온 저항 및 작은 스위칭 손실을갖는 전력용 반도체 소자 |
KR100900562B1 (ko) * | 2003-03-24 | 2009-06-02 | 페어차일드코리아반도체 주식회사 | 향상된 uis 내성을 갖는 모스 게이트형 트랜지스터 |
CN102637596B (zh) * | 2011-03-22 | 2014-08-13 | 南通皋鑫电子股份有限公司 | 直拉硅片制造高频高压二极管的方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
JPS5839065A (ja) * | 1981-08-12 | 1983-03-07 | シ−メンス・アクチエンゲゼルシヤフト | 電力用mos電界効果トランジスタ |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3640783A (en) * | 1969-08-11 | 1972-02-08 | Trw Semiconductors Inc | Semiconductor devices with diffused platinum |
DK157272C (da) * | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
DE3037316C2 (de) * | 1979-10-03 | 1982-12-23 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zur Herstellung von Leistungsthyristoren |
DE3018468A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitterkurzschluessen und verfahren zu seinem betrieb |
US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
WO1982002981A1 (en) * | 1981-02-23 | 1982-09-02 | Inc Motorola | Mos power transistor |
JPS57153469A (en) * | 1981-03-18 | 1982-09-22 | Toshiba Corp | Insulated gate type field effect transistor |
JPS58200544A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
JPS5972732A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
JPS59167066A (ja) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | 縦形mosfet |
JPS6084881A (ja) * | 1983-10-17 | 1985-05-14 | Toshiba Corp | 大電力mos fetとその製造方法 |
JPH0691244B2 (ja) * | 1984-04-27 | 1994-11-14 | 三菱電機株式会社 | ゲートターンオフサイリスタの製造方法 |
JPS61292327A (ja) * | 1985-06-19 | 1986-12-23 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
US4717940A (en) * | 1986-03-11 | 1988-01-05 | Kabushiki Kaisha Toshiba | MIS controlled gate turn-off thyristor |
JPS63127571A (ja) * | 1986-11-17 | 1988-05-31 | Nissan Motor Co Ltd | 電導度変調形mosfet |
US4794432A (en) * | 1987-01-27 | 1988-12-27 | General Electric Company | Mosfet structure with substrate coupled source |
JPH01225164A (ja) * | 1988-03-03 | 1989-09-08 | Fuji Electric Co Ltd | 絶縁ゲートmosfetの製造方法 |
-
1988
- 1988-08-10 JP JP63199494A patent/JPH0247874A/ja active Pending
-
1989
- 1989-07-27 DE DE3924902A patent/DE3924902A1/de not_active Ceased
- 1989-08-01 FR FR8910352A patent/FR2635413B1/fr not_active Expired - Fee Related
- 1989-08-10 US US07/392,047 patent/US4987098A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
JPS5839065A (ja) * | 1981-08-12 | 1983-03-07 | シ−メンス・アクチエンゲゼルシヤフト | 電力用mos電界効果トランジスタ |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04229660A (ja) * | 1990-05-09 | 1992-08-19 | Internatl Rectifier Corp | 非常に深い濃度増加領域を備えたパワートランジスタデバイス |
US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
US7482285B2 (en) | 1999-06-09 | 2009-01-27 | International Rectifier Corporation | Dual epitaxial layer for high voltage vertical conduction power MOSFET devices |
US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
JP2007081045A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Ceramics Co Ltd | シリコン・ウェーハの製造方法 |
JP4728751B2 (ja) * | 2005-09-13 | 2011-07-20 | コバレントマテリアル株式会社 | シリコン・ウェーハの製造方法 |
JP2011097116A (ja) * | 2011-02-15 | 2011-05-12 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
FR2635413A1 (fr) | 1990-02-16 |
FR2635413B1 (fr) | 1993-12-24 |
US4987098A (en) | 1991-01-22 |
DE3924902A1 (de) | 1990-02-15 |
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