JPH0247874A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Ｍｏｓ型半導体装置の製造方法

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JPH0247874A
JPH0247874A JP63199494A JP19949488A JPH0247874A JP H0247874 A JPH0247874 A JP H0247874A JP 63199494 A JP63199494 A JP 63199494A JP 19949488 A JP19949488 A JP 19949488A JP H0247874 A JPH0247874 A JP H0247874A
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resistance
conductivity type
source
semiconductor device
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JP63199494A
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Shinji Nishiura
西浦　真治
Kenya Sakurai
建弥 桜井
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低不純物濃度の−ぶ電形の半４体層の一面側
に形成された他導電形のベース層中に一２４？！形のソ
ース層を設け、ソース層と低不純物濃度の一導電形の層
の間のベースＦＪ領域がチャネル領域となるようにその
上にゲート絶縁膜を介してゲート電極を設けたＭＯＳ型
半導体装置の製造方法に関する。
〔従来の技術〕
ＭＯＳ型半導体装置には、単一キャリアのみを利用する
電力用ＭＯＳ　Ｆ　ＥＴと、電子と正孔の２種のキャリ
アによる伝導度変調を利用する絶縁ゲート型バイポーラ
トランジスタ　（Ｉ　Ｇ　Ｂ　Ｔ）（Ｉ　ＧＴあるいは
Ｃ０ＭＦＥＴとも呼ばれる）がある。
第２図は従来の電力用ＭＯＳＦＥ’Ｔの断面構造を示す
もので通常次に示すような工程で製造される。先ず、ｎ
ｏ　ドレイン層２となる半感体基板上に形成されたｎ６
　エピタキシャル層１の表面にｐ゛拡散Ｎ３を形成する
０次いで同じくｎ−層１の表面にゲート絶縁１１１４１
を介してゲート電極５を形成した後フォトリソグラフィ
によってゲート電極５に窓開けを行う、この窓開けした
ゲート電極５をマスクとしてｐ形ベース層６の拡散を行
い、そのｐＨｆ６の中にフォトリソグラフィと拡散によ
ってｐ゛低抵抗層７を形成する。このあと、ゲート電ｆ
ｉ５を再びマスクの一部として用いてｎ゛形ソースＮ８
を形成し、表面を絶縁膜４２で覆い接続のための窓開け
を行ってソース電極１１を、またｎ９層２に接触させて
ドレイン電極１２を形成する。このようにして製造され
る半導体素子は、ゲート電極５にソース電極１１に対し
て正の電圧を印加するとゲート絶縁膜４１直下のｐ形ベ
ースＪ！６の表面にチャネル９が形成され、ソースＮ８
がら電子がチャネル９を通って高抵抗Ｎ１と低抵抗Ｆ！
２からなるドレイン層へと注入されることによて導通状
態となり、またゲート電極５をソース電極１１と同電位
または負バイアスすることによって阻止状態となるいわ
ゆるスイッチング素子としてのはたらきを持つ。
第３図は従来のＴ　ＧＢＴを示し、ｐ′　ドレインＪ！
１０とｎ０バンファＭ２からなる半導体基板上に形成さ
れたｎ−エピタキシャル層ｌを有する半導体基板を用い
て電力用ＭＯＳ　Ｆ　ＥＴと同様の工程を通して製造す
ることができる。ＩＧＢＴが電力用ＭＯＳ　Ｆ　ＥＴと
異なる点は、ドレインＦｉｌＯが９０層であるために、
ソース層８からチャネル９．ｎ−Ｊｉｌ、ｎ”バッファ
Ｊ！！！２を通って９０層１０に電子が注入されるとこ
れに呼応してｐ′″　ドレイン層１０からｎ゛バフフフ
層２通ってｎ−５１に正札が注入され、ｎ″層１伝導度
変調を起こして低抵抗となる点である。
〔発明が解決しようとする諜８） 第４図は第２図に示したＭＯＳＦＥＴ５１〜５４の４個
を用いたモータ５５の駆動インバータ回路である。各Ｍ
ＯＳＦＥＴには、ｐ’　３．ｐＦ６．ｐ’層７からなる
ｐＦ５とｎ−層１で形成されるダイオード３１〜３４が
内蔵されている。今、Ｆ　Ｅ　Ｔ５３．５２をオンにし
てモータ５５を駆動している状態から、ＦＥ７５２をタ
ーンオフし、負荷電流を）’ＥＴ５１の内蔵ダイオード
３Ｉに転流させることができる。次いでＦＥ７５２をタ
ーンオンすると負荷電流に加えてダイオード３１の逆回
復電流が流れる。このダイオード３１の逆回復時に、Ｍ
ＯＳＦＥＴ５２のｎ１ソ一ス層ｓ、ｐベース［６，ｎ−
層１からなる寄生バイポーラトランジスタがターンオン
し、破壊が生ずる。この寄生バイポーラトランジスタの
ターンオンは次の理由に基ツク。
１０ダイオード３１の大きい逆回復電流！２１　（１１
に起因する電圧ピークの発生によるアバランシェ頭載へ
の突入 （３）高いｄｖ／ｄｔによって発生する電流この状態を
第５図を引用して説明する。ＭＯＳＦＥＴが誘導性負荷
でターンオフするとき、ＰＮ接合２１の両側に急速に空
乏層２２が形成される。このときにはき出されるキャリ
アの一部が正孔を流２３となってｎ°ソース層８の下の
ｐ形ベースＮ６を流れる。Ｊ）ＦＪ６の表面ばソース電
極１１によってｎ°ソースＮ８と短絡されているために
、ｎ°形ソース層８とベースＪ！１６の間にはホール電
流２３とベース抵抗Ｒｈの積からなる電位差が生じてし
まう。
この１位差がベース・ソース間のビルトイン電圧を超え
るとソース層８からの電子の注入をもたらし、ｎ”　ソ
ース層８．ｐベースＮ６．ｎ−Ｆ　１からなる寄生トラ
ンジスタがオン状態となり素子破壊に至る。前述の第２
図のｐ゛拡散層３を形成する目的の一つは上記寄生トラ
ンジスタのオンによる素子破壊を防ぐためであり、これ
によってｎ。
ソースＮ８の下を流れるホール電流２３を小さくするた
めである。そしてｐ°低抵抗層７を形成する目的は、ま
さに上記寄生トランジスタのオンによる素子破壊を防ぐ
ことにあり、前記ベース抵抗１？ｂを小さくすることに
よって寄生トランジスタのオンを防ごうとしている訳で
ある。しかしながら、これらの対策によっても誘導性！
Ｊ、荷における電力用ＭＯＳＦＥＴのターンオフ能力は
十分なものとはなっていない、ｒＧＢＴの場合も電力用
ＭＯＳＦＥＴと同様状４性負荷でのターンオフ時にｎ。
ソース［８，ｐ形ベースＪｉ６．ｎ−層１からなる寄生
トランジスタのオンによる素子破壊が生ずるが、さらに
やっかいな点は、ｒ　ＧＢＴでは通常のオン状態でも第
５図に示したｎ０ソースＮ８の下を流れるホール電流２
３が存在することである。このためにＩ　ＣＲＴは誘導
性負荷でないクーンオ°フ時やオン状態においてさえも
寄生トランジスタのオンによる破壊の生ずる場合がある
。Ｉ　ＧＢＴの場合にも電力用ＭＯＳＦＥＴと同様、ｐ
゛拡散層３やｐ°低抵抗Ｎ７の形成によって寄生トラン
ジスタのオンを防ごうという努力はなされているがまだ
十分なものとはいえない。
そこでこのようなＭＯＳ型半導体装置の寄生バイポーラ
トランジスタのターンオンを防止するため、次のような
諸本が検討された。
（１）外付けのフライホイーリングダイオードおよびシ
ョットキバリアダイオードを利用し、内蔵ダイオードに
転流電流が流れないようにする。
（２）外付はゲート抵抗値の増大によりｄｉ／ｄｔ、　
ｄｖ／ｄｔの低下を図る。
（３）内蔵ダイオードの逆回復時間を短縮し、回復電流
蚕低減させ、破壊耐量を向上させる。
このうち（１１，４２１の対策は外付部品点数の増大に
よるコスト高の問題がある。また（３）の対策の場合、
逆回復時間短縮のために白金等のライフタイムキラーを
４人するとオン抵抗が増大し、ロスが増えて好ましくな
いという問題があった。
本発明の課題は、寄生バイポーラトランジスタのターン
オンを防止するため内蔵ダイオードの逆回復時間を短縮
し、しかもオン抵抗が増大せず、より大きなターンオフ
能力を有するＭＯＳ型半導体装置の製造方法を提供する
ことにある。
〔課題を解決するための手段〕
上記の課題の解決のために、本発明は、エピタキシャル
層からなる低不純物濃度の一導電形の半導体層の一面側
に形成された他４電形のベース層中に一４゛電形のソー
ス層が設けられた半４体基体を有し、その半瑯体基体に
ライフタイムキラーカゝ導入され、半４・体基体の一面
上に・ノース層とイ氏不純物濃度の一導電形の層との間
のベース領Ｊ或力＜チーヤネル領域となるよ・うにゲー
トｗＡ縁膜を介してゲート電・ｉが設けられるＭＯＳ型
半導体装置の製造の際にｌ、前記低不純物濃度の一導電
形のエピタキシャル層を、ゲート電極の設けられる一面
より遠い側の高抵抗層の上に比抵抗力くその層より約１
／２程度まで低い前記一面側の表面層を積層して形成す
るものとする。
〔作用〕 逆回復時間短縮のために導入されるライフタイムキラー
は表面に偏析するので、抵抗の増大は表面付近で高い、
この部分のエピタキシャル層の抵抗を予め低（しておく
ことにより、ライフタイムキラーによる抵抗の増大が補
償され、全体としてオン抵抗の増大が防止される。
〔実施例〕
第１図（ａｌ、（ｂｌは本発明の一実施例を示し、（至
））は＋ａ＋のΔ−Ａ線断面における比抵抗の分布図で
ある。
このＭＯＳＦＥＴは＾Ｓをドープした比抵抗０．０１〜
０．１　Ω側のＳｔ基板２の上に高抵抗のエピタキシャ
ル層１３を３０〜８０μの厚さに成長させ、その上の１
０〜２０戸の厚さの表面の部分１４を比抵抗を低くする
形でエピタキシャル層を形成したものである。第１図（
ｂｌの実線１５に示した実施例では、Ａｓをドープして
２０Ω唾の比抵抗のｎ形層を数十−の厚さに成長させ、
その上の１５μｍの厚さの層エピタキシャル層はＡ　ｓ
　ｔｌ　２と５ｉｌｌＣＪ、の比率を順次変えて濃度勾
配をつけ、表面の比抵抗は１０Ω備にした。第１図（ｂ
ｌの一点鎖線１６に示した実施例では、表面の１５μｍ
の厚さのＦＪ１４の下側の７．５μの厚さの部分は比抵
抗１５Ωｍ１表面側の７．５μｍの厚さの部分は比抵抗
１０Ω値で形成した。第１図世）の二点鎖線１７に示し
た実施例では、表面の１５−の厚さの層をすべて１００
口の比抵抗のＮ１４として形成したものである。
第６図は、このようなエピタキシャル！’３１に内蔵ダ
イオードの逆回復時間を短縮するためのライフタイムキ
ラーとしてＰＬを拡散したときの表面からのｊｇ、さ方
向のＰＬ濃度変化による比抵抗分布を示す、拡散源とし
ては、東京応化■商品名０ＣＤＴｙｐｅ　１の白金化合
物添加シリカ塗布液を用い、エピタキシャル層１表面と
反対側、すなわち基板２の裏表面に塗布した。次いで拡
散炉で酸素中で３０分、窒素中で９０分拡散したもので
、線６１は８８０℃２線６２は一８６０℃、線６３ば８
４０℃の拡散温度の場合である０図かられかるように拡
散源と反対側のエビクキシャル表面層においてもｐｔの
高濃度により比抵抗が上昇しており、この高抵抗を低抵
抗エピタキシャル層１４が補償する。ライフタイムキラ
ーとしてｐｔの代わりにＡｕを用いても同様に実施でき
る。
第７図は、ＭＯＳＦＥＴのオン抵抗Ｒ０いすなわちゲー
ト電圧Ｖｃｘ１５ＶのときのＦＥＴの思通時の抵抗と内
蔵ダイオードの逆回復時間ｔ　ｒｒの関係を拡散温度を
横軸にして示す、破線７１．７２はエピタキシャル層１
全層を２０Ω１で形成したときのＲｏ９およびｔｌ、、
を示す５ｔｒｒを小さくするために拡散温度を８８０℃
にしたときにはＲｏＮは０．５■となる。しかし第１図
山）に示したように表面層１４の抵抗を低くするとｔｒ
ｒはほとんど線７２と変化しないにかかわらず、ＲＯＭ
は実線７３に示すように低くなる。
〔発明の効果〕
半導体基体の厚さ方向に流れる電流をオン、オフする電
力用ＭＯＳ　Ｆ　ＥＴあるいはＩ　ＧＢＴのようなＭＯ
Ｓ型半導体装置において、表面上にゲート電漸を設ける
側の層をエピタキシャル層により形成する場合、表面層
の比抵抗を低下させて、内蔵ダイオードの逆回復時間短
縮のためのＰｔ、Ａｕなどのライフタイムキラー拡散の
際の表面層への偏析による抵抗の上昇を補償することに
より、寄生バイポーラトランジスタのターンオンを防い
だＭＯ８型半導体装置の週通時の抵抗、すなわちオン抵
抗の上昇を防止し、耐量向上を実現することができる。
【図面の簡単な説明】
第１図（ａｌ、（ｂｌは本発明の一実施例のＭＯＳＦＥ
Ｔを示し、（Ｉｌ）は要部断面図、（ｂ）は＋８＋のＡ
−Ａ線における断面の厚さ方向のエピタキシャル層比抵
抗分布図、第２図は電力用ＭＯＳＦＥＴ、第３図はＩＣ
；ＢＴ、それぞれの要部断面図、第゛４図はＭＯＳＦＥ
Ｔによるモータ駆動回路図、第５図はＭＯＳＦＥＴを誘
導性負荷の状態で駆動する場合におこる破壊についての
説明図、第６図はｐｔ拡散時の偏析によるエピタキシャ
ル層表面近傍の厚さ方向の比抵抗分布図、第７図は本発
明の効果を示すオン抵抗および内蔵ダイオードの逆回復
時間の拡散温度との関係線図である。 １：ｎ形エピタキシャル層、１３：高抵抗エピタキシャ
ル層、１４：低抵抗エピタキシャル層、２；ｎ°シリコ
ン基板、４１：ゲート絶縁膜、５：ゲート電極、６：ｐ
形ベース層、８：ｎ゛ソース層９；チャネル領域。 第１図 第２諷 第６図 第４図 第７図 １、事件の表示 ３．補正をする者 事件との関係 住　　所 名　　称 手続補止書（０鋤 特願昭６３　　　ｉ（？９々ヲ弘

Claims (1)

    【特許請求の範囲】
  1. １）エピタキシャル層からなる低不純物濃度の一導電形
    の半導体層の一面側に形成された他導電形のベース層中
    に一導電形のソース層が設けられた半導体基体を有し、
    その半導体基体にライフタイムキラーが導入され、半導
    体基体の一面上にソース層と低不純物濃度の一導電形の
    層との間のベース領域がチャネル領域となるようにゲー
    ト絶縁膜を介してゲート電極が設けられるＭＯＳ型半導
    体装置の製造の際に、前記低不純物濃度の一導電形のエ
    ピタキシャル層を、ゲート電極の設けられる一面より遠
    い側の高抵抗層の上に比抵抗がその層より約１／２程度
    まで低い前記一面側の表面層を積層して形成することを
    特徴とするＭＯＳ型半導体装置の製造方法。
JP63199494A 1988-08-10 1988-08-10 Ｍｏｓ型半導体装置の製造方法 Pending JPH0247874A (ja)

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