JPS6084881A - 大電力ｍｏｓ　ｆｅｔとその製造方法 - Google Patents

大電力ｍｏｓ　ｆｅｔとその製造方法

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JPS6084881A
JPS6084881A JP58192310A JP19231083A JPS6084881A JP S6084881 A JPS6084881 A JP S6084881A JP 58192310 A JP58192310 A JP 58192310A JP 19231083 A JP19231083 A JP 19231083A JP S6084881 A JPS6084881 A JP S6084881A
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Yukinobu Miwa
三輪　行信
Yoshihito Nakayama
中山　善仁
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/904—Charge carrier lifetime control

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 箔切の技術分野〕 本発明は、大電力用のＭＯ８型電界効果トランジスタ（
以下ＭＯ８ＦＥＴ　という）及びその製造方法に関し、
さらに詳しくは大電力ＭＯ８ＦＥＴに内蔵されたダイオ
ード特性の改良に関するものである。。
〔発明の技術的背景〕
一般に、大電流高電圧を扱う大電力ＭＯ３ＦＥＴとして
は、二重拡散形ＭＯ８ＦＥＴ　ＣＤ　−ＭＯＳ　ＦＥＴ
と略称７る）−？Ｖ−ＭＯ８ＦＥＴＸ’Ｕ−ＭＯ８ＦＥ
Ｔ等種々の構造のものが使用されているが、いずれのも
のにおいても構造的に寄生ダイオードが形成されている
。
第１図は、それらの代表例として、Ｄ−ＭＯ８１ｉ’　
ｉｔ　Ｔの断面構造を示した図である。同図において、
１はＮ＋形嵩高濃度シリコン基板２はＮ−形像濃度／リ
コンエピタキシャル層で、両層１および２によってＭＯ
Ｓ　ＦＥＴのドレイン領域が形成されている４、そして
６はドレイン電極である。次に、・上記Ｗ形エピタキシ
ャル層２内には、Ｐ形不純物拡故領域４が形成され、ま
たこのＰ形不純物拡散領域４内にはＮ＋形不純物拡散領
域５が形成されて、前者のＰ形不純物拡散領域４はチャ
ネル部ベース領域をそして後者のＮ＋形不純物領域５は
ソース領域を構成している。さらに、Ｎ−形エピタキシ
ャル層２とチャネル部ベース領域の上には、ソース領域
５の一部の表面上まで延在するゲート絶縁膜６とそれを
介したゲート電極７が形成されている。そしてまた、ゲ
ート電極７上には層間絶縁膜８、ソース電極層９が重ね
て形成され、ソース電極層９はソース領域５とともにベ
ース領域４にも接続されている。この基本的構造は、’
Ｖ−ＭＯ８ＦＥＴやＵ−ＭＯＳ　ＦＥＴにおいても同じ
である。
上記のような構成の大電力ＭＯ８ＦＥＴの等価回路を第
２図に示した。同図において、ドレイン電極りは第１図
のＮ＋形シリコン基板１およびＮ−形エピタキシャル層
２に対応し、またソース電極ＳはＮ＋形不純物拡散領域
５に、さらにゲート電極Ｇはゲート電極７にそれぞれ対
応している。そして第２図のダイオードＤ１は、第１図
のＰ形不純物拡散領域４をアノードとし、Ｎ−形エピタ
キシャル層２をカソードとして寄生的に形成されたもの
である。
以上説明したように、大電力ＭＯ８ＦＥＴには寄生ダイ
オードが内蔵されているので、そのＦＥＴをモータコン
トロール用インバータ回路などに用いたとき寄生ダイオ
ードをフライホイールダイオードとして利用でき、従来
外付けされていたフライホイールダイオードが不要とな
って部品点数の低減が可能である。従って、大電力ＭＯ
８ＦＥＴはスイッチング速度が速くて高効率であり、ま
た安全動作領域が広くて破壊に強いなどの特長に加えて
、上記のように部品点数が低減されて経済性のあること
が指摘されていた。
〔背景技術の問題点〕
しかしながら、従来の大電力ＭＯ８ＦＥＴを実際に第６
図に示すモータコントロール用インバータ回路（部分的
に図示）に使用したときには、寄生ダイオードの逆方向
回復時間（１，ｒ）が長くてパワーロスが太きく、従っ
てフライホイールダイオードとして使用できないことが
わかってきた。
第６図の回路は、２個のＭＯＳ　ＦＥＴ　１および２を
直列に接続し、ＭＯＳ　ＦＥＴ　１．２の接続点にモー
タの巻線りを挿接し、そしてＭＯＳ　Ｉｉ”ＥＴ　１　
、２のゲートＧ１およびＧ２に制御信号を入れてＭＯ８
Ｊｉ″ＥＴ１．２を選択的に導通制御することにより、
巻線Ｌｅ励磁してモータの回転制御をするインバータ回
路の一部を図示したものである。
いま、ＭＯ８ＦＥＴ２がオフしているときに、負荷電流
ＩｔＪｊＭＯ８ＦＥＴ　１の内蔵ダイオードＤ、にフラ
イホイール電流ＩＤＩとして流れているが、再びＭＯＳ
　ＦＥＴ２がオンしたときには、ＭＯ８ＦＥＴ２には負
荷電流■Ｌに内蔵ダイオードＤ、からの逆方向回軸復電
流ＩＤｆ：加えた電流■１が流れる。第４図には、上記
の負荷電流■い内蔵ダイオードＤ１のフライホイール電
流■Ｄ１、ＭＯ８ＦＥＴ２に流れる電流ＩＴ（■Ｌ＋Ｉ
Ｄ）およｉＭｏｓＦＥＴ２の印加電圧ｖＴの時間経過を
示した。ＩＤＩ　の斜線を施こした部分が逆方向回復電
流■Ｄでろり、■Ｔにおいては、オン時■１にＩＤが重
なって流れる。
第４図でみるように、この逆方向回復電流ＩＤは非常に
犬きく、ＭＯＳ、ＦＥＴ２において大きなパワーロスと
なる。このパワーロスは、内蔵グイオ−ドＤ、の逆方向
回復時間（Ｌｒｒ（１１）が長いほど大きくなり、ＭＯ
Ｓ　ＦＥＴ２が破壊するという欠点がち本発明の目的は
、構造上大電力ＭＯ８ＦＥＴに内蔵されているダイオー
ドの逆回復時間を短かく致着し、それによりパワーロス
が少なくて破壊耐量に優し、モータコントロール、スイ
ッチングレギ５、　Ｌ／　−ｐ　、ハルス幅変調（ＰＷ
Ｍ）アンプ出力などに適した高速フライホイールダイオ
ード内蔵の大電力ＭＯ８ＦＥＴを提供することにある。
〔発明の概要〕
本発明は、−搬にダイオード逆方向回復時間短編手段と
して用いられている。高濃度の金拡散法を大電力ＭＯ８
ｌｉ’ＥＴに適用すると、ダイオード領域のライフタイ
ムキラーとなりうるが、比抵抗補償効果が強くて低濃度
シリコンエピタキ７ヤル層の比抵抗を大幅に上昇させ、
その結果ドレイン抵抗が増加して素子抵抗に悪影響を及
ばずこと、これに対して白金のような比抵抗補償効果の
少ない物質をドレイン領域とベース領域とにより形成さ
れるＰＮ接合近傍に拡散さ鵜ると、ドレイン抵抗の増加
を抑えるとともに逆方向回復時間を短縮できることの知
見を得てなされたものである。
従って、本発明のＭＯＳＦＥＴは、白金のような比抵抗
補償効果の少ない物質をダイオード接合近傍のダイオー
ド領域にライフタイムキラーとして存在しめたことを特
徴とする。
そして本発明のＭＯＳ　ＦＥＴの製造方法は、上記のラ
イフタイムキラーをベース領域とノース領域上の被覆絶
縁膜の一部を選択的に除去した開孔部から拡散させる工
程を含むことを特徴としている。
本発明の製造方法により、■ｔｈの変動、耐圧波形の変
動、リーク電流の増加などにおいても良好な本発明ＭＯ
８ＦＥＴ’（ｉ−得ることができる。そしてライフタイ
ムキラー全９００℃以下の温度で拡散させることが特に
優れた本発明ＭＯ８ＦＥＴを得る方法である。
〔発明の実施例〕
以下本発明の実施例を第５図および第６図により説明す
る。第５．６図において第１図と同じ符号部分は第１図
と同じ部分であるから、これについての説明は省略する
。
第５図（ａ）〜（ｅ）はＤ−ＭＯＳにおける一実施例の
製造工程を示す。同図（ａ）に示すように、高濃度（≧
３　Ｘ　１０１８／ＣＩＩ）のＮ型基板１に厚さ３０ｐ
ｍ、、濃度６Ｘ１０１４／ｃｔＡのＮ型エピタキシャル
層２を形成し、次いで基板を熱酸化して被覆した厚さ１
μｍのＳｉＯ□帰１０に写真蝕刻法により開孔部１１を
形成し、しかる後８１０２層１０ヲマスクにしてイオン
注入法によりボロン（Ｂ）を打込み拡散させてＰ”Ｎ４
を形成する。このときのイオン注入条件は加速電圧４０
ｋｅｖ、打込み量５×１０１５／Ｃ７ｊである。
次に第５図（ハ）に示すように、５１０２層１０を除去
した後、再び熱酸化して厚さ１０００人のゲート熱酸化
膜６を形成し、しかる後低圧気相成長（ＬＰＣ’ＶＤ）
法によりゲート電極となるボリンリコ／膜７を重ねて形
成する。
次に第５図（ｃ）に示すように、同図（ａ）の開孔部１
１より広くポリンリコン膜７に開孔部１２ヲ形成し、ポ
リノリコン膜７をマスクにしてイオン注入法によりポロ
ン（Ｂ）　を打込み拡散させてチャネル部ベース領域４
′を形成し、さらにゲート絶縁膜６の一部を除去して、
ベース領域４の一部を残したゲート絶縁膜でおおい、イ
オン注入法によりヒ素（Ａｓ　）を打込み拡散させてソ
ース領域５ｔ−形成する。このときのボロン注入条件は
加速電圧７０ｋｅＶ、４″Ｊ込み量２Ｘ１０１４／ｃａ
であり、ヒ素注入条件は加速電圧４０ｋｅ’Ｖ、打込み
量５　Ｘ　１０’　５１０ｊである。
次に第５図＠に示すように、厚さ５ｏｏｏＡの層間絶縁
膜８を被覆し写真蝕刻法により開孔部１６を形成する。
そしてとの開孔部１６から白金を９００℃以下の温度で
ベース領域４とエピタキシ９１．ル層２とのＰＮ接合近
傍のダイオード領域に拡散させる。
そして第５図（ｅ）に示すように、層間絶縁膜８上にア
ルミ蒸着膜９を形成してノース電極とし、一方Ｎ型基板
１の裏面にバナジウム（Ｖ）・ニッケル（Ｎ１）・金（
Ａｕ）を三層蒸着してドレイン電極６とする。以上の本
発明製造方法により第一実施例のＤ−ＭＯＳ　ＦＥＴが
得られる。
第６図は第二実施例のＶ−ＭＯＳ　ＦＥＴの製造工程を
示したもので、第６図（ａ）のように、ドレイン領域１
．２にベース領域４とソース領域５とを順次拡散により
形成し、しかる後ベース領域４とソース領域５との一部
をエツチングしてＶ字形溝を形成し、次いでこの溝上に
ゲート絶縁膜６、ポリノリコン膜７を重ねて形成する。
さらに基板表面に形成した層間絶縁膜８に開孔部１６ヲ
設け、この開孔部１６から白金を９００℃以下の温度で
拡散させる。
第６図（ハ）は、同図わにソース電極９とドレイン電極
６を形成した第二実施例のＶ−ＭＯＳ　ＦＥＴの構造が
示されている。
〔発明の効果〕
第７図はＭＯＳ　ＦＥＴに内蔵されたダイオードの逆方
向回復時間の波形を示した図であり、逆方向回復最大電
流■、ｒおよび逆方向回復時間ｔｒｒ（１１が図示され
ている。
第８図は前記第一実施例において白金拡散温度をパラメ
ータとした評価結果を示しである。詳しくは同図囚は逆
方向回復最大電流■ｒｒを、同図の）は逆方向回復時間
ｔｒｒ（１）を、そして同図Ｃ）はＭＯＳＦＥＴのオン
抵抗をそれぞれ示す。なお黒丸で示したものは白金や金
の拡散を行わない従来例である。
第８図（Ａ）〜０に明らかなように、従来例ではＩｒｒ
およびｔｒｒ（１１が大きく、また金拡散法ではＩｒｒ
およびｔｒｒ（１１を小さくすることはできるが、その
反面オン抵抗は急激に増加している。
これに対して本発明によれば、９００℃以下の例えば８
５０℃拡散をしたものは、従来例に比べてＩｒｒは１／
２．５、ｔｒｒ（１１は１／２とそれぞれ小さくなると
ともにオン抵抗はほとんど増加していない。
このように、白金のような比抵抗補償効果の小さい物質
をダイオード領域に拡散させた本発明の大電力ＭＯ８Ｆ
ＥＴはオン抵抗が従来例と同程度のままで、内蔵ダイオ
ードの逆方向回復最大電流Ｉｒｒおよび逆方向回復時間
ｔｒｒ’を大幅に改善することができた。その結果、本
発明の大電力ＭＯ８ＦＥＴはモータコントロール、スイ
ッチングレギーレータ、ｐｗ漬アンプ出力などに好適に
使用できる。
【図面の簡単な説明】
第１図は従来例のＤ−ＭＯＳ　ＦＥＴの断面図、第２図
は第１図のＤ−ＭＯＳ　ＦＥＴの等価回路を示す図、第
６図及び第４図は従来例の問題点を説明する図、第５図
（ａ）〜（ｅ）は本発明第一実施例の工程を示すＤ−Ｍ
ＯＳ　ＦＥＴの断面図、第６図（ａ）　〜（ＩＪは本発
明第二実施例の工程を示すＶ−ＩＶＩＯ８ＦＥＴの断面
図、第７図及び第８図（ト）〜（Ｑは本発明の詳細な説
明する特性相関図である。 １．２・・・ドレイン領域、６・・・ドレイン電極、４
゜４′・・ベース領域、５・・・ソース領域、６・・・
ケート絶縁膜、７・・・ゲート電極、１６・・・開孔部
、９・・・ソース電極。 第１図　第２図 第３図　第４図 第５図 第１頁の続き ０発　明　者　中　山　善　仁　川崎市幸区づ・場内・

Claims (1)

  1. 【特許請求の範囲】 １　第１導電型の半導体基板からなるドレイン領域と、
    該半導体基板内に形成された第２導電型のベース領域と
    、該ベース領域内に形成された第１導電型のソース領域
    と、上記ドレイン領域とソース領域との間のベース領域
    上に形成されたゲート絶縁膜及びゲート電極とから構成
    されるＭＯ８型電界効果トランジスタにおいて、上記ド
    レイン領域とベース領域とにより形成されるＰＮダイオ
    ード接合近傍に、ライフタイムキラーとして比抵抗補償
    効果の”少ない物質を拡散させたことを特徴とする大電
    力用ＭＯ８型電界効果トランジスタ。 ２　ライフタイムキラーが白金である特許請求の範囲第
    １項記載の電界効果トランジスタ。　３３　第１導電型
    の半導体基板からなるドレイン　〔領域内に第２導電型
    のベース領域を、該ベース領域内に第１導電型のソース
    領域を順次形成する工程と、上記ドレイン領域とソース
    領域との間のベース領域上にゲート絶縁膜及びゲート電
    極を形成する工程と、該ゲート電極を含む基板全面に被
    覆絶縁膜を形成した後、前記ベース領域及びソース領域
    上の該被覆絶縁膜の一部を選択的に除去する工程と、上
    記除去した開孔部からライフタイム、キラーとして比抵
    抗補償効果の少ない物質を拡散する工程と、ソース、ゲ
    ート及びドレインの電極を形成する工程とを有すること
    を特徴とする大電力ＭＯ８型電界効果トランジスタの製
    造方法。 ４　ライフタイムキラーが白金である特許請求の範囲第
    ３項記載の製造方法。 ５　白金の拡散温度が９００℃以下である特許請求の範
    囲第４項記載の製造方法。
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