JPH09270512A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法

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JPH09270512A
JPH09270512A JP8078674A JP7867496A JPH09270512A JP H09270512 A JPH09270512 A JP H09270512A JP 8078674 A JP8078674 A JP 8078674A JP 7867496 A JP7867496 A JP 7867496A JP H09270512 A JPH09270512 A JP H09270512A
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Abstract

(57)【要約】 【課題】 装置のRBSOAを改善する。 【解決手段】 ゲート電極10が配列するセル領域CR
に形成されたpベース層4に連結するとともに、これを
包囲するように、p半導体層13が形成されている。p
半導体層13のサイド拡散領域SDの上面、およびサイ
ド拡散領域SDに近接するマージン領域MRの上面に
は、コンタクトホールCHを通じてエミッタ電極11が
接続されている。また、これらの領域には、n+エミッ
タ層5は形成されない。高い電圧が印加されたときにサ
イド拡散領域SDの付近で発生するアバランシェホール
Hの大半はサイド拡散領域SDを通過し、一部はマージ
ン領域MRを通過し、その後エミッタ電極11へと排除
される。これらの経路にはn+エミッタ層5が存在しな
いので、ホールHの流れによって寄生バイポーラトラン
ジスタが導通することがない。その結果、RBSOAが
向上する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、トレンチゲート
を有する絶縁ゲート型半導体装置に関し、特に、RBS
OAを向上させるための改良に関する。
【0002】
【従来の技術】絶縁ゲート型半導体装置は、チャネルを
形成するための半導体層に、絶縁膜を介してゲート電極
が対向した構造を有する半導体装置であり、絶縁ゲート
型バイポーラトランジスタ(Insulated Gate Bipolar T
ransistor:以下、IGBTと略記する)、およびMO
Sトランジスタは、その代表例である。絶縁ゲート型半
導体装置では、大きな主電流を得るために、並列接続さ
れた多数のユニットセルが単一の半導体基板に作り込ま
れた構造が一般的である。
【0003】中でも、トレンチ・ゲートを有する絶縁ゲ
ート型半導体装置、すなわちゲート電極が半導体基体の
一主面に形成された溝(トレンチ)の中に埋め込まれた
構造を有する装置は、微細化が容易であるため集積度を
高めることができる、などの利点を備える優れた装置と
して注目を集めている。
【0004】図29は、この発明の背景となる従来のト
レンチゲートを有する絶縁ゲート型バイポーラトランジ
スタ(以下において、「トレンチIGBT」と称する)
の断面図である。この従来装置151では、平板状のシ
リコン半導体基体の中に、p+コレクタ層1、n+バッフ
ァ層2、および、n-半導体層3が順次積層されてい
る。そして、半導体基体の中のセル領域CRには、その
上主面(n-半導体層3が形成される側の主面)に、多
数の溝7が、一定の間隔Wcelをもって互いに平行に配
列するように形成されている。
【0005】また、セル領域CRでは、n-半導体層3
の表面部分に、pベース層4が形成されている。さら
に、pベース層4の表面部分には、溝7の側壁に隣接す
るようにn+エミッタ層5が選択的に形成されている。
溝7の内壁面には、ゲート絶縁膜8が形成されており、
その内側にはゲート電極(トレンチゲート)10が埋設
されている。ゲート電極10に対向し、しかもn+エミ
ッタ層5とn-半導体層3とに挟まれたpベース層4の
領域が、チャネル領域として機能する。
【0006】セル領域CRは、ゲート配線領域GRによ
って包囲されている。ゲート配線領域GRでは、半導体
基体の上主面の上に、絶縁膜17を介してゲート配線G
Lが配設されている。そして、ゲート配線GLの直下の
領域を含むn-半導体層3の上主面部分には、p半導体
層13が選択的に形成されている。p半導体層13は、
装置151の耐圧を高く保持するために設けられてお
り、その目的を有効に果たすために、pベース層4より
も深く形成される。
【0007】半導体基体の上主面の中の隣合う溝7に挟
まれた領域において、エミッタ電極11が、pベース層
4とn+エミッタ層5の双方に接続されている。エミッ
タ電極11とゲート電極10の間、および、エミッタ電
極11とゲート配線GLの間には、絶縁層9が介在して
おり、この絶縁層9によってそれらの間の電気的絶縁が
保たれている。
【0008】半導体基体の下主面すなわちp+コレクタ
層1の表面には、コレクタ電極12が接続されている。
これらのエミッタ電極11およびコレクタ電極12が、
一対の主電極として機能する。
【0009】コレクタ電極12とエミッタ電極11との
間に、正のコレクタ電圧VCEを印加した状態で、ゲート
電極10とエミッタ電極11の間に、所定のゲート閾電
圧VGE(th)を超える正のゲート電圧VGEを印加すると、
チャネル領域がp型からn型へと反転する。その結果、
エミッタ電極11からn+エミッタ層5を経由した電子
がn-半導体層3へ注入される。
【0010】この注入された電子により、p+コレクタ
層1とn-半導体層3(n+バッファ層2を含む)との間
が順バイアスされるので、p+コレクタ層1からn-半導
体層3へとホールが注入される。その結果、n-半導体
層3の抵抗が大幅に低下するので、コレクタ電極12か
らエミッタ電極11へと大きなコレクタ電流(主電流)
が流れる。
【0011】つぎに、ゲート電圧VGEをゼロあるいは負
の値に戻すと、チャネル領域6は、元のp型へと復帰す
る。その結果、エミッタ電極11からの電子の注入が止
まるので、p+コレクタ層1からのホールの注入も停止
する。その後、n-半導体層3(およびn+バッファ層
2)に溜まっていた電子とホールは、それぞれコレクタ
電極12およびエミッタ電極11へと回収されるか、ま
たは互いに再結合することによって消滅する。
【0012】
【発明が解決しようとする課題】ところで、図29から
も明らかなように、IGBTでは一般に、n+エミッタ
層5、pベース層4、およびn-半導体層3で構成され
るバイポーラトランジスタが、寄生的に存在している。
そして、pベース層4を流れるホール電流が、あたかも
寄生バイポーラトランジスタのベース電流として機能す
る。したがって、pベース層4を流れるホール電流が、
ある値を超えると、寄生バイポーラトランジスタが導通
(オン)する。
【0013】寄生バイポーラトランジスタが、一旦導通
すると、n+エミッタ層5、pベース層4、n-半導体層
3、および、p+コレクタ層1で構成される寄生サイリ
スタも導通する。この寄生サイリスタが導通すること
を、ラッチアップと称する。IGBTがラッチアップす
ると、エミッタ電極11とコレクタ電極12との間を流
れる主電流(コレクタ電流)は、もはやゲート電圧VGE
とは無関係に流れ続ける。すなわち、ゲート電圧VGE
よってコレクタ電流を制御することが不可能となる。そ
の結果、IGBTは破壊へと至ることになる。
【0014】このラッチアップによる破壊は、トレンチ
IGBTの場合には、特定の動作時に、しかも、半導体
基体の中のある特定の部位で発生し易い。例えば、主電
極に誘導負荷(以下、「L負荷」と略記する)が接続さ
れており、しかも、大きな主電流が流れる場合に、ラッ
チアップが発生し易い。装置がオン状態にあるときに流
れている主電流を、装置がオフ状態へ移行したときに遮
断できる能力の高さは、周知のRBSOA(Reverse Bi
as Safe Operation Area;逆バイアス安全動作領域)で
評価される。いうまでもなく、遮断できる主電流が大き
いこと、すなわち、RBSOAが広いことが望まれる。
【0015】図30は、L負荷が接続された状態で、I
GBTがオン状態からオフ状態へと遷移するときの、コ
レクタ電流Icとコレクタ電圧VCEの変化を模式的に示
すグラフである。L負荷が接続されている状態で、コレ
クタ電流Icが減少するときには、L負荷の誘導の大き
さをLとすると、{−L・dIc/dt}で与えられる
誘導起電力が、L負荷に発生する。
【0016】そして、外部電源から供給される直流の電
源電圧に、この誘導起電力が加算された電圧が、コレク
タ電圧VCEとしてエミッタ電極11とコレクタ電極12
の間に印加される。その結果、図30に示すように、I
GBTがオン状態からオフ状態へと遷移する過程で、コ
レクタ電圧VCEにサージ電圧が現れる。
【0017】図30に示すように、IGBTの定格電圧
に相当する大きさの電源電圧が供給され、しかも、オン
状態にあるときのコレクタ電流Icの大きさが定格電流
に相当する大きさである場合には、サージ電圧によって
過剰なコレクタ電圧VCEが印加され、その結果、半導体
基体の内部にアバランシェ電流が発生する。
【0018】このアバランシェ電流は、先に述べた寄生
バイポーラトランジスタのベース電流となる。このた
め、ある値以上のアバランシェ電流が、n+エミッタ層
5が存在するpベース層4を流れると、寄生バイポーラ
トランジスタがオンし、IGBTの破壊がもたらされ
る。IGBTの破壊をもたらすアバランシェ電流は、半
導体基体の中において、電界が集中する部位、すなわち
コレクタ電圧VCEが印加されたときに電界が最も強くな
る部位で発生する。
【0019】一般に電界は、突出した部位、あるいは強
く湾曲した部位に集中して発生する。したがって、一般
的には、溝7の底部の周囲、あるいはp半導体層13の
両端部を形成しているサイド拡散領域に、電界が集中し
易い。しかしながら、図29に示した装置151では、
溝7の底部の周囲に発生する電界を十分に弱めるよう
に、間隔Wceが十分に狭く設定されている。このため、
セル領域CRでは、電界は比較的弱い。さらに、p半導
体層13の外周には、電界を弱めるためのガードリング
14が配設されているので、ガードリング14に面する
p半導体層13のサイド拡散領域においても、強い電場
は発生しない。
【0020】したがって、装置151においては、電界
は、セル領域CRに面するp半導体層13のサイド拡散
領域において、最も強くなる。図31は、このサイド拡
散領域の付近を拡大して示す拡大断面図である。図31
に示すように、サイド拡散領域とn-半導体層3の境界
付近の領域、すなわち電場が最も強く集中する領域にお
いて、アバランシェ電流が発生する。すなわち、ホール
Hと電子Eの対が発生する。
【0021】これらの中のホールHは、n-半導体層3
を通過した後に、p半導体層13の付近のpベース層4
を通過してエミッタ電極11へと抜けて行く。このと
き、ホールHの流れが、寄生バイポーラトランジスタの
ベース電流として寄与する。したがって、アバランシェ
電流が、ある限度を超えて大きくなると、寄生バイポー
ラトランジスタが導通する。その結果、装置151はラ
ッチアップし、破壊へと至る。
【0022】以上のように、従来の装置151では、セ
ル領域CRに面するp半導体層13のサイド拡散領域で
発生するアバランシェ電流が、ラッチアップの原因とな
っており、装置のRBSOAが、このサイド拡散領域で
発生するアバランシェ電流によって制限されていた。
【0023】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、アバランシェ
電流による寄生バイポーラトランジスタの導通を抑え、
そのことによってRBSOAを向上させた絶縁ゲート型
半導体装置を得ることを目的としており、さらにこの絶
縁ゲート型半導体装置の製造に適した方法を提供するこ
とを目的とする。
【0024】
【課題を解決するための手段】第1の発明の装置は、絶
縁ゲート型半導体装置において、上主面と下主面を規定
する半導体基体を備え、当該半導体基体は、前記上主面
に露出する第1導電型の第1半導体層と、当該第1半導
体層の中で前記上主面の部分に形成された第2導電型の
第2半導体層と、不純物を選択的に拡散することによっ
て、前記第2半導体層よりも深く、しかも当該第2半導
体層に連結するとともにその周囲を包囲するように、前
記第1半導体層の中の前記上主面の部分に形成された第
2導電型の第3半導体層と、前記第2半導体層の中で前
記上主面の部分に選択的に形成された第1導電型の第4
半導体層と、を備えており、前記半導体基体には、前記
上主面に開口するとともに前記第4および第2半導体層
を貫通し前記第1半導体層にまで達する溝が形成されて
おり、前記装置は、前記溝の内壁を覆う電気絶縁性のゲ
ート絶縁膜と、前記半導体基体との間に前記ゲート絶縁
膜を挟んで前記溝に埋設されたゲート電極と、前記第3
半導体層に沿うように、前記上主面の上に絶縁膜を介し
て配設され、前記ゲート電極に電気的に接続されたゲー
ト配線と、前記上主面の上に配設され、前記第2および
第4半導体層に電気的に接続された第1主電極と、前記
下主面の上に配設され、当該下主面に電気的に接続され
た第2主電極と、をさらに備え、前記第1主電極は、前
記第3半導体層の中で前記第2半導体層に隣接するサイ
ド拡散領域にも電気的に接続されており、前記サイド拡
散領域には、前記第4半導体層が形成されていないこと
を特徴とする。
【0025】第2の発明の装置は、第1の発明の絶縁ゲ
ート型半導体装置において、前記第1主電極は、前記第
2半導体層の中で前記サイド拡散領域から一定距離以内
の領域として規定されるマージン領域にも電気的に接続
されており、当該マージン領域にも、前記第4半導体層
が形成されていないことを特徴とする。
【0026】第3の発明の装置は、第2の発明の絶縁ゲ
ート型半導体装置において、前記一定距離が、略50μ
m以下であることを特徴とする。
【0027】第4の発明の装置は、第1ないし第3のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝が、互いに平行かつ等間隔に配列する複数の単位溝に
分割されていることを特徴とする。
【0028】第5の発明の装置は、第4の発明の絶縁ゲ
ート型半導体装置において、前記複数の単位溝の配列方
向の端部に位置する少なくとも1本が、前記第3半導体
層の中に形成されていることを特徴とする。
【0029】第6の発明の装置は、第1ないし第5のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝の長手方向の端部が、前記第3半導体層の内部にまで
侵入していることを特徴とする。
【0030】第7の発明の装置は、第1ないし第6のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
半導体基体が、前記第2半導体層および前記第3半導体
層の前記第1主電極との接続部分に選択的に形成され、
これらの第2および第3半導体層よりも不純物濃度の高
い第5半導体層を、さらに備えることを特徴とする。
【0031】第8の発明の製造方法は、絶縁ゲート型半
導体装置の製造方法において、(a)上主面と下主面とを
規定するとともに当該上主面に露出する第1導電型の第
1半導体層を備える半導体基体を準備する工程と、(b)
前記上主面に、第2導電型の不純物を導入することによ
って、第2導電型の第2半導体層と第3半導体層とを、
当該第3半導体層が前記第2半導体層よりも深く、しか
も前記第3半導体層が前記第2半導体層に連結するとと
もにその周囲を包囲する関係となるように、前記第1半
導体層の前記上主面の部分に形成する工程と、(c)前記
上主面に選択的に第1導電型の不純物を導入することに
より、第1導電型の第4半導体層を、前記第3半導体層
を除く前記第2半導体層の前記上主面の部分に選択的に
形成する工程と、(d)前記上主面から選択的にエッチン
グを施すことにより、前記第4および第2半導体層を貫
通し前記第1半導体層に達する溝を、前記半導体基体に
選択的に形成する工程と、(e)前記溝の内壁および前記
半導体基体の上主面とを覆う絶縁膜を形成する工程と、
(f)前記絶縁膜を覆うように導電層を形成する工程と、
(g)前記溝の内部と前記第3半導体層に沿った部分とを
残すように、前記導電層を選択的に除去することによっ
て、ゲート電極とゲート配線とを形成する工程と、(h)
前記第2および第4半導体層に電気的に接続するととも
に、前記第3半導体層の前記第2半導体層に隣接するサ
イド拡散領域にも電気的に接続する第1主電極を、前記
上主面の上に形成する工程と、(i)前記下主面に電気的
に接続する第2主電極を形成する工程と、を備えること
を特徴とする。
【0032】第9の発明の製造方法は、第8の発明の絶
縁ゲート型半導体装置の製造方法において、前記工程
(c)で、前記第4半導体層が、前記第2半導体層の中で
前記サイド拡散領域から一定距離以内の領域として規定
されるマージン領域をも除いて形成され、前記工程(h)
で、前記第1主電極が、前記マージン領域にも電気的に
接続されることを、特徴とする。
【0033】第10の発明の製造方法は、第8または第
9の発明の絶縁ゲート型半導体装置の製造方法におい
て、前記工程(d)で、前記溝が、互いに平行かつ等間隔
に配列する複数の単位溝に分割して形成されることを特
徴とする。
【0034】第11の発明の製造方法は、第10の発明
の絶縁ゲート型半導体装置の製造方法において、前記工
程(d)で、前記単位溝の少なくとも一本が前記サイド拡
散領域にも形成されることを特徴とする。
【0035】第12の発明の製造方法は、第8ないし第
11のいずれかの発明の絶縁ゲート型半導体装置の製造
方法において、(j)前記工程(h)に先だって、前記上主面
に第2導電型の不純物を選択的に導入することにより、
前記第2および第3半導体層のいずれよりも不純物濃度
の高い第2導電型の第5半導体層を、前記第2および第
3半導体層の中の前記第1主電極が接続されるべき前記
上主面の部分に選択的に形成する工程、をさらに備える
ことを特徴とする。
【0036】
【発明の実施の形態】
<1.実施の形態1>はじめに実施の形態1の絶縁ゲート
型半導体装置について説明する。図2は、この実施の形
態の絶縁ゲート型半導体装置の平面図である。この装置
101は、図29に示した従来装置151と同様に、多
数のユニットセルを有するIGBTとして構成されてい
る。なお、以下の図において、従来装置151の相当部
分、すなわち同一の機能をもつ部分については、図29
と同一の符号を付す。
【0037】図2に示すように、装置101の上面に
は、一辺の中央部に隣接するように矩形のゲートパッド
GPが設けられ、ゲートパッドGPにはゲート配線GL
が接続されている。ゲート配線GLは、装置101の上
面の外周に沿って配設されるとともに、一辺から対向す
る他の一辺へ向かって櫛歯状に突出するように配設され
ている。すなわち、ゲート配線GLは、上面をあたかも
等分割するように配設されている。そして、ゲート配線
GLに包囲される領域の全面にわたって、エミッタ電極
11が形成されている。
【0038】図2には示されないが、エミッタ電極11
の下方(図2において、紙面の奥側)には、ユニットセ
ルとしてのIGBTセルが、櫛歯状のゲート配線GLに
直交するストライプ状に多数配列している。このユニッ
トセルが配列される領域を”セル領域CR”と称する。
また、ゲート配線GLが配設される領域を”ゲート配線
領域GR”と称する。
【0039】<1-1.セル領域の構成と動作>図3は、セ
ル領域CR内のC1−C1切断線(図2)に沿った装置
101の断面を示す断面斜視図である。図3には、2本
のユニットセルが描かれている。図3に示すように、装
置101では、高濃度のp型不純物を含むp+コレクタ
層1の上に、高濃度のn型不純物を含んだn+バッファ
層2が形成されており、更に、このn+バッファ層2の
上に、低濃度のn型不純物を含んだn-半導体層3が形
成されている。
【0040】また、このn-半導体層3の上にはp型の
不純物を導入することによりpベース層4が形成されて
いる。更に、pベース層4の上主面には、高濃度のn型
不純物を選択的に導入することによって、n+エミッタ
層5が選択的に形成されている。これらの5つの半導体
層によって、2つの主面を有する平板状の半導体基体2
00が構成されている。
【0041】この半導体基体200の上主面(pベース
層4が形成される側の主面)には、溝(トレンチ)7
が、n+エミッタ層5およびpベース層4を貫通し、n-
半導体層3にまで達するように形成されている。この溝
7は、ユニットセルごとに1本ずつ形成されており、し
かも、互いに平行に配列するストライプ状に形成されて
いる。溝7の内壁面には、ゲート絶縁膜8が形成されて
おり、その内側にはゲート電極(トレンチゲート)10
が埋め込まれている。ゲート電極10に対向し、しかも
+エミッタ層5とn-半導体層3とに挟まれたpベース
層4の帯状の領域が、チャネル領域6として機能する。
【0042】n+エミッタ層5は、隣合う2つの溝7に
挟まれたpベース層4の上主面に梯子状に露出するよう
に形成されている。すなわち、n+エミッタ層5は、隣
合う2つの溝7の側壁に接触して帯状に延びた2本の帯
状部分と、これら2本の帯状部分の間を部分的に(図3
のC2−C2切断線に沿って)接続する横木(クロスバ
ー)部分とを有している。したがって、C2−C2切断
線に沿った断面では、n+エミッタ層5は、半導体基体
200の上面に沿って、隣合う2つの溝7を連結してい
る(図示を略する)。
【0043】半導体基体200の上主面には、ゲート電
極10を覆うように、絶縁層9が選択的に形成されてい
る。さらに、絶縁層9はエミッタ電極11によって覆わ
れている。絶縁層9には、隣合う2つの溝7に挟まれた
領域において、帯状に開口するコンタクトホールCHが
形成されている。そして、このコンタクトホールCHを
通して、エミッタ電極11は、n+エミッタ層5とpベ
ース層4との双方に接続されている。
【0044】一方、半導体基体200の下主面、すなわ
ちp+コレクタ層1が露出する側の主面には、コレクタ
電極12が形成されている。コレクタ電極12は、エミ
ッタ電極11とともに、コレクタ電流(主電流)の経路
として機能する一対の主電極を構成する。
【0045】半導体基体200の構成材料がシリコンを
主成分とする代表例では、ゲート絶縁膜8は、好ましく
はシリコンの熱酸化膜、すなわちSiO2で構成され
る。また、溝7およびゲート配線GLは、不純物がドー
プされたポリシリコンで構成されるのが望ましい。さら
に、絶縁層9は、望ましくは、BPSGすなわちボロン
とリンを含有したシリケートガラスで構成される。ま
た、エミッタ電極11およびゲートパッドGPは、Al
−SiすなわちSiを含有するアルミニウムで構成され
るのが望ましく、コレクタ電極12は、好ましくはAl
MoNiAu合金で構成される。
【0046】この装置101を使用するには、まず、外
部電源を接続することによって、コレクタ電極12とエ
ミッタ電極11との間に、正のコレクタ電圧VCEが印加
される。この状態で、ゲート電極10とエミッタ電極1
1の間に、所定のゲート閾電圧VGE(th)を超える正のゲ
ート電圧VGEを印加する(すなわち、ゲートをオンす
る)と、p型のチャネル領域6が、n型へと反転するこ
とにより、チャネル領域6にn型のチャネルが形成され
る。その結果、エミッタ電極11からn+エミッタ層5
を経由した電子がn-半導体層3へ注入される。
【0047】この注入された電子により、p+コレクタ
層1とn-半導体層3(n+バッファ層2を含む)との間
が順バイアスされるので、p+コレクタ層1からn-半導
体層3へとホールが注入される。その結果、n-半導体
層3の抵抗が大幅に低下するので、コレクタ電極12か
らエミッタ電極11へと大きなコレクタ電流(主電流)
が流れる。すなわち、エミッタ電極11とコレクタ電極
12の間が、導通状態(オン状態)となる。
【0048】このときのエミッタ電極11とコレクタ電
極12の間の抵抗および電圧は、それぞれ、オン抵抗お
よびオン電圧VCE(sat)と称される。上記したように、
装置101では、p+コレクタ層1からホールが注入さ
れるために、n-半導体層3の抵抗が低くなっており、
そのことによって、低いオン抵抗、すなわち低いオン電
圧VCE(sat)が実現する。
【0049】つぎに、ゲート電圧VGEをゼロあるいは負
(逆バイアス)の値に戻す(ゲートをオフする)と、チ
ャネル領域6に形成されたチャネルは消滅し、チャネル
領域6は本来のp型の導電形式へ復帰する。その結果、
エミッタ電極72からの電子の注入が止まるので、p+
コレクタ層1からのホールの注入も停止する。
【0050】その後、n-半導体層3(およびn+バッフ
ァ層2)に溜まっていた電子とホールは、それぞれコレ
クタ電極12およびエミッタ電極11へと回収される
か、または互いに再結合することによって消滅する。そ
の結果、エミッタ電極11とコレクタ電極12の間は、
電流が流れない遮断状態(オフ状態)となる。
【0051】装置101では、n+エミッタ層5が溝7
に挟まれた半導体基体200の上主面に梯子状に露出す
るので、コンタクトホールCHの位置(図3における2
点鎖線)がずれても、pベース層4およびn+エミッタ
層5とエミッタ電極11との間の電気的接触が、つねに
保証される。このため、コンタクトホールCHのマスク
の位置ずれを考慮した冗長設計を必要としないので、ユ
ニットセルの微細化が行い易いという利点がある。
【0052】<1-2.セル領域とゲート配線領域との境界
付近の構成と動作>図4、図5、および図1は、装置1
01のセル領域CRとゲート配線領域GRとの間の境界
付近の構成を示す断面図である。これらの中で、図4
は、図2におけるC3−C3切断線付近の半導体基体2
00の上主面を示す断面図、図5は、C3−C3切断線
に沿った断面図、そして、図1は、C4−C4切断線に
沿った断面図である。
【0053】図4あるいは図1に示すように、セル領域
CRでは、ユニットセルが一定の間隔Wcelをもって平
行に配列している。そして、コンタクトホールCHが、
セル領域CRにおいては、各ユニットセルごとに、幅W
chを有する帯状に形成されている。
【0054】一方、ゲート配線領域GRでは、半導体基
体200の上主面の上に、絶縁膜16を介してゲート配
線GLが配設されている。そして、ゲート配線GLの直
下の領域を含むn-半導体層3の上主面部分には、p半
導体層13が選択的に形成されている。しかも、p半導
体層13は、pベース層4よりも深く形成されている。
【0055】図4および図5に示すように、ユニットセ
ルの長手方向には、セル領域CRとゲート配線領域GR
との境界が存在する。また、図1に示すように、ユニッ
トセルの配列方向にも、同様に境界が存在する。すなわ
ち、セル領域CRは、ゲート配線領域GRによって包囲
されている。そして、ゲート配線領域GRに付随するp
半導体層13も、同様にセル領域CRを包囲するように
形成されている。
【0056】p半導体層13は、p型不純物を選択的に
拡散することによって形成されており、その端部の断面
形状は、サイド拡散(横方向拡散)のために、弧状に湾
曲している。したがって、セル領域CRには、サイド拡
散によって形成されたp半導体層13の端部、すなわち
サイド拡散領域SDが隣接している。
【0057】図1に示すように、ユニットセルの配列方
向の端部に位置するサイド拡散領域SDの上面(半導体
基体200の上主面に含まれる表面)に、コンタクトホ
ールCHが形成されている。さらに、サイド拡散領域S
Dに隣接するpベース層4の上面にも、サイド拡散領域
SDから一定距離以内の領域であるマージン領域MRに
おいて、コンタクトホールCHが形成されている。
【0058】図4および図5に示すように、ユニットセ
ルの長手方向の端部では、ゲート電極10がゲート配線
GLへと接続されるために、溝7はp半導体層13を貫
通している。そして、隣合う溝7の間に形成されたコン
タクトホールCHが、p半導体層13に隣接するマージ
ン領域MRの上面からp半導体層13のサイド拡散領域
SDの上面へと及ぶ範囲にまで延長されている。
【0059】このように、セル領域CRを包囲するサイ
ド拡散領域SDの上面、およびそれに隣接するマージン
領域MRの上面には、コンタクトホールCHが形成され
ている。そして、コンタクトホールCHを通じて、サイ
ド拡散領域SDの上面、およびマージン領域MRに相当
するpベース層4の上面が、エミッタ電極11に接続さ
れている。また、サイド拡散領域SDおよびマージン領
域MRには、n+エミッタ層5は形成されない。
【0060】サイド拡散領域SDおよびマージン領域M
Rにおけるこれらの特徴的な構成は、装置101のRB
SOAに関して重要な役割を果たす。例えば、L負荷が
接続された状態で装置101がオン状態からオフ状態へ
と移行する過程等では、図1および図5に示すように、
サイド拡散領域SDとn-半導体層3の間の湾曲した境
界面の付近で、ホールHと電子Eの対が発生する。これ
らの中の電子Eは、コレクタ電極12へと向かい、ホー
ルHはエミッタ電極11へと向かう。これらのキャリア
が、アバランシェ電流を担う。
【0061】しかしながら、従来装置151とは異な
り、サイド拡散領域SDの上面が、コンタクトホールC
Hを通じてエミッタ電極11に接続されているので、発
生したホールHの大半は、サイド拡散領域SDの内部を
通過して、サイド拡散領域SDの上面に接続されたエミ
ッタ電極11へと速やかに抜けて行く。すなわち、サイ
ド拡散領域SDを通過し、上面に接続されたエミッタ電
極11へと抜け出る経路が、ホールHの主要経路とな
る。
【0062】また、主要経路から外れた少数のホールH
は、pベース層4のp半導体層13に近い領域へと侵入
する。しかしながら、p半導体層13に隣接するマージ
ン領域MRの上面も、コンタクトホールCHを通じてエ
ミッタ電極11へ接続されているので、pベース層4へ
侵入した少数のホールHも、エミッタ電極11へと速や
かに排除される。
【0063】さらに、上述したように、サイド拡散領域
SDおよびマージン領域MRのいずれにも、n+エミッ
タ層5は設けられていない。すなわち、ホールHが通過
する経路には、n+ エミッタ層5が存在しない。したが
って、これらのサイド拡散領域SDおよびマージン領域
MRを通過するホールHによって、寄生バイポーラトラ
ンジスタが導通することがない。すなわち、装置のRB
SOAが向上する。その結果、例えば、L負荷が接続さ
れた状態で装置101がオン状態からオフ状態へと転じ
る際に、装置の破壊が発生し難くなる。
【0064】マージン領域MRの幅は、略50μmあれ
ば十分である。pベース層4へ侵入したホールHの経路
は、サイド拡散領域SDの境界面から50μm以内の領
域に収まる。したがって、幅が略50μmあれば、マー
ジン領域MRは、殆どすべてのホールHの経路をカバー
し得る。また、50μmを超えて不必要に大きくマージ
ン領域MRの幅を設定するのは、装置101の有効面積
を削減することにつながるので、望ましくない。
【0065】図2において、ユニットセルの長さ、すな
わちセル長Lcは、代表的には、1〜2mm程度に設定
される。したがって、マージン領域MRの幅が50μm
を超えると、ユニットセルの両端において、総計100
μmを超える無効領域が発生することになる。すなわ
ち、有効面積が5%〜10%以上削減される結果とな
る。この割合の大きさは、実用上の許容限界といえる。
このように、装置101の有効面積を、実用的な範囲に
確保する意味では、マージン領域MRの幅は、略50μ
mを上限とするのが望ましい。
【0066】また、マージン領域MRの幅は、0〜略5
0μmの範囲で大きいほど、主要経路から外れたホール
Hをカバーする割合が高まり、それにともなって、寄生
バイポーラトランジスタの導通を抑える効果が高まる。
ただし、マージン領域MRの幅が0であるとき、すなわ
ちマージン領域MRが設けられないときでも、ホールH
の主要経路はサイド拡散領域SDの中に存在するため
に、寄生バイポーラトランジスタの導通を抑える効果
は、相当程度に得られる。
【0067】上述したように、装置101では、複数の
溝7が一定の間隔Wcelをもって平行に配列されてい
る。このことは、複数の溝7の中の一部の底部に電界が
集中することを防止する。しかも、間隔Wcelは、各溝
7の底部の付近の電界を十分に弱める程度に狭く(例え
ば3μm〜5μm程度に)設定される。さらに、図示を
略するが、従来装置151と同様に、半導体基体200
の上主面の外周に沿ったゲート配線GLの外側には、ガ
ードリングが設けられている。
【0068】このため、アバランシェ電流は、図1およ
び図5に示した領域、すなわち、セル領域CRに面する
サイド拡散領域SDとn-半導体層3の境界付近の領域
でのみ発生する。そして、この領域で発生したアバラン
シェ電流が、寄生バイポーラトランジスタの導通をもた
らさないので、装置101全体として、寄生バイポーラ
トランジスタの導通が抑制される。すなわち、サイド拡
散領域SDおよびマージン領域MRにおける特徴的な構
成が、装置101のRBSOAの向上に効果的にむすび
つく。
【0069】また、上述したように、n+エミッタ層5
が半導体基体200の上主面に梯子状に露出すること
は、ユニットセルの微細化に寄与する。すなわち、間隔
celをより一層狭く設定することが可能となる。この
ことは、サイド拡散領域SD以外の部位におけるアバラ
ンシェ電流の発生をさらに抑制する。したがって、装置
101のRBSOAがさらに効果的に改善される。
【0070】<1-3.製造方法>つぎに、装置101の製
造方法について説明する。図6〜図17は、装置101
の好ましい製造方法の例を示す製造工程図である。装置
101を製造するには、まず、図6に示すように、半導
体基体200のもとになる平板状の半導体基体20を形
成する。
【0071】半導体基体20は、例えば、p+コレクタ
層1に相当するp型シリコン基板をまず準備し、その
後、その一方主面の上に、n+バッファ層2およびn-
導体層3を、エピタキシャル成長法によって順次積層す
ることによって、形成される。不純物濃度の異なるn+
バッファ層2とn-半導体層3は、エピタキシャル成長
の過程で導入される不純物の量を、段階的に変化させる
ことによって得られる。
【0072】つぎに、図7に示すように、n-半導体層
3の上に、形成すべきp半導体層13に対応したパター
ン形状を有する遮蔽体41を形成する。そして、遮蔽体
41をマスクとして用いて、p型不純物を選択的に注入
し、その後アニールを施すことによってp型不純物を拡
散する。その結果、n-半導体層3の上面にp半導体層
13が選択的に形成される。
【0073】つぎに、図8に示すように、n-半導体層
3の上に、形成すべきpベース層4に対応したパターン
形状を有する遮蔽体42を形成する。そして、遮蔽体4
2をマスクとして用いて、p型不純物を選択的に注入す
る。その後、遮蔽体42を除去した後に、アニールを施
すことによってp型不純物を拡散させる。その結果、n
-半導体層3の上面にpベース層4が選択的に形成され
る。pベース層4はp半導体層13と連続するように形
成され、しかも、p半導体層13よりも浅く形成され
る。
【0074】つぎに、図9に示すように、形成すべきn
+エミッタ層5に対応した開口部をpベース層4の上に
有する遮蔽体43を形成する。遮蔽体43のパターン形
状は、リソグラフィを用いた周知の転写技術によって容
易に得られる。そして、遮蔽体43をマスクとして用い
て、n型不純物を選択的に注入する。
【0075】その後、遮蔽体43を除去した後に、アニ
ールを施すことによってn型不純物を拡散する。その結
果、pベース層4の上面にn+エミッタ層5が選択的に
形成される。n+エミッタ層5は、p半導体層13のサ
イド拡散領域から一定程度離れた領域にのみ形成され
る。
【0076】つぎに、図10に示すように、半導体基体
20の上主面全体に酸化膜(SiO2)を形成し、この
酸化膜をパターニングすることによって遮蔽体44を得
る。遮蔽体44は、n+エミッタ層5の上面に選択的に
開口するように、パターニングされている。また、図1
0に示すように、遮蔽体44の複数の開口部の一部は、
+エミッタ層5が存在しない、サイド拡散領域の付近
の領域に、開口していても支障はない。そして、この遮
蔽体44をマスクとして用いて、RIE(Reactive Ion
Etching)を実行することにより、半導体基体20の上
面からpベース層4を貫通しn-半導体層3へと達する
溝7を形成する。その後、遮蔽体44は除去される。
【0077】つぎに、図11に示すように、溝7を含む
半導体基体20の表面に、熱酸化によって酸化膜21を
形成する。その後、酸化膜21の表面に、例えば不純物
がドープされたポリシリコン22を堆積する。その結
果、ポリシリコン22は、溝7を埋め尽くすとともに、
半導体基体20の上主面全体にわたって層状に堆積す
る。
【0078】つぎに、図12に示すように、p半導体層
13の上面のゲート配線GLを配設すべき領域に、選択
的に遮蔽体45を形成する。
【0079】その後、図13に示すように、遮蔽体45
をマスクとして用いて、ポリシリコン22を選択的に除
去する。その結果、ポリシリコン22は、遮蔽体45で
覆われた領域と、溝7の中に埋め込まれた部分とを残し
て除去される。遮蔽体45で覆われた部分はゲート配線
GLとなり、溝7に埋め込まれた部分は、ゲート電極1
0となる。
【0080】つぎに、図14に示すように、ゲート電極
10およびゲート配線GLを含む上面全体を覆うよう
に、絶縁層23を堆積する。この絶縁層23は絶縁層9
のもとになるものであり、絶縁層9と同一の材料で構成
される。
【0081】つぎに、図15に示すように、ゲート電極
10の上の部分、およびゲート配線GLの上の部分を残
すように、絶縁層23を選択的に除去することによっ
て、絶縁層9を形成する。その結果、隣合う溝7に挟ま
れた領域の上面、p半導体層13のサイド拡散領域の上
面、および、p半導体層13のサイド拡散領域に近いp
ベース層4内の領域の上面に、コンタクトホールが形成
される。
【0082】つぎに、図16に示すように、半導体基体
20の露出面、および絶縁層9の上面を覆うように、例
えばAl−Siを堆積することによって、エミッタ電極
11を形成する。その結果、エミッタ電極11は、絶縁
層9が有するコンタクトホールを通じて、半導体基体2
0の上面に選択的に接続される。
【0083】つぎに、図17に示すように、半導体基体
20の下主面、すなわちp+コレクタ層1の露出面に、
例えばAlMoNiAu合金を堆積することによって、
コレクタ電極12を形成する。
【0084】以上のように、堆積工程、ならびに不純物
の注入および拡散工程を主体とする通常のウェハプロセ
スを、組み合わせて用いることによって、装置101が
容易に製造される。
【0085】<2.実施の形態2>図18は、実施の形態
2の絶縁ゲート型半導体装置の断面図である。この装置
102の上面は、装置101と同様に、図2の平面図で
表される。そして、図18は、図2のC4−C4切断線
に沿った断面図に相当する。
【0086】図18に示すように、装置102では、溝
7がp半導体層13にも形成されている点が、装置10
1とは特徴的に異なっている。すなわち、一定の間隔W
celをもって平行に配列する複数の溝7の中で、配列方
向の端部に位置する一部の溝7が、p半導体層13の中
にまで形成されている。図18には、p半導体層13に
位置する溝7が1本である例を示しているが、一般には
複数本であってもよい。
【0087】サイド拡散領域SDおよびマージン領域M
Rの上面に、コンタクトホールCHが形成されるととも
に、これらのサイド拡散領域SDおよびマージン領域M
Rのいずれにも、n+エミッタ層5が形成されない点
は、装置101と同様である。このため、寄生バイポー
ラトランジスタの導通が抑制され、装置のRBSOAが
向上するという利点は、装置101と同様に得られる。
【0088】同時に、溝7の列の一部がp半導体層13
に重複するように形成されるので、溝7を形成するため
のマスクパターンの位置ずれに由来する溝7の位置ずれ
があっても、サイド拡散領域SDの外にあってサイド拡
散領域SDに最も近い溝7aとサイド拡散領域SDとの
間の距離は、間隔Wcelを超えることがない。すなわ
ち、サイド拡散領域SDと溝7aとの間の距離が不必要
に長くなることによって、溝7aの底部に電場が集中
し、この部分でアバランシェ電流が発生するという不具
合を、マスクパターンの位置合わせに高い精度を要する
ことなく、容易に回避することができる。
【0089】以上のように、装置102では、マスクパ
ターンの位置合わせに高い精度を要することなく、装置
のRBSOAを効果的に向上させることができる。
【0090】つぎに、装置102の製造方法について説
明する。図19は、装置102の製造工程を示す工程図
である。装置102を製造するには、まず、図6〜図9
に示した工程を実行する。
【0091】つぎに、図19に示すように、半導体基体
20の上主面全体に酸化膜(SiO2)を形成し、この
酸化膜をパターニングすることによって遮蔽体44を得
る。遮蔽体44は、n+エミッタ層5の上面に選択的に
開口するように、パターニングされている。また、図1
0に示すように、遮蔽体44の複数の開口部の一部は、
p半導体層13の上面に開口する。
【0092】そして、この遮蔽体44をマスクとして用
いて、RIEを実行することにより、半導体基体20の
上面からpベース層4を貫通しn-半導体層3へと達す
る溝7を形成する。その後、遮蔽体44は除去される。
その後、図11〜図17に示した工程を実行することに
よって、装置102が完成する。
【0093】以上のように、装置101の製造方法と同
様に、堆積工程、ならびに不純物の注入および拡散工程
を主体とする通常のウェハプロセスを、組み合わせて用
いることによって、装置102が容易に製造される。
【0094】<3.実施の形態3>図20は、実施の形態
3の絶縁ゲート型半導体装置の断面斜視図である。この
装置103の上面も、装置101、102と同様に、図
2の平面図で表される。そして、図20の断面は、図2
のC1−C1切断線に沿った断面に相当する。
【0095】図3に示すように、装置103では、半導
体基体200の上主面の中の、n+エミッタ層5に囲ま
れたpベース層4の露出面に、pベース層4よりも高い
濃度でp型不純物を含有するp+層15が形成されてい
る点が、装置101の図3に現れる構造とは特徴的に異
なっている。
【0096】図21、図22、および図23は、装置1
03のセル領域CRとゲート配線領域GRとの間の境界
付近の構成を示す断面図である。これらの中で、図21
は、図2におけるC3−C3切断線付近の半導体基体2
00の上主面を示す断面図、図22は、C3−C3切断
線に沿った断面図、そして、図23は、C4−C4切断
線に沿った断面図である。
【0097】これらの図21〜図23に示すように、装
置103では、n+エミッタ層5に囲まれたpベース層
4の露出面だけではなく、pベース層4のマージン領域
MRに相当する領域の中の、少なくともコンタクトホー
ルCHに囲まれる上面部分、および、サイド拡散領域S
Dの中の、少なくともコンタクトホールCHに囲まれる
上面部分にも、p+層15が形成されている点が、装置
101,102とは特徴的に異なっている。p+層15
の不純物濃度は、pベース層4およびp半導体層13の
いずれよりも高く設定されている。
【0098】以上のように、装置103では、pベース
層4およびサイド拡散領域SDの上面において、少なく
ともコンタクトホールCHに囲まれる部分に、p+層1
5が形成されている。このため、pベース層4およびp
半導体層13は、ともに、不純物濃度の高いp+層15
を介してエミッタ電極11に接続される。その結果、p
ベース層4とエミッタ電極11の間、およびp半導体層
13とエミッタ電極11の間のコンタクト抵抗が低くな
るとともに、それらの間のポテンシャル障壁も低くな
る。
【0099】このため、pベース層4あるいはp半導体
層13へと侵入したホールが、エミッタ電極11へと抜
け易くなる。その結果、電流が流れ易くなるので、ター
ンオフできる電流の値が高くなる。言い替えると、装置
103では、p+層15が設けられるために、RBSO
Aが改善されるという利点が得られる。
【0100】なお、サイド拡散領域SDおよびマージン
領域MRの上面に、コンタクトホールCHが形成される
とともに、これらのサイド拡散領域SDおよびマージン
領域MRのいずれにも、n+エミッタ層5が形成されな
い点は、装置101,102と同様である。このため、
寄生バイポーラトランジスタの導通が抑制され、装置の
RBSOAが向上するという利点は、装置101,10
2と同様に得られる。
【0101】つぎに、装置103のいくつかの好ましい
製造方法について説明する。
【0102】図24は、製造方法の一例を示す製造工程
図である。この製造方法例では、まず、図6〜図13の
工程を実行する。その後、図24に示すように、ゲート
電極10、n+エミッタ層5、およびゲート配線GLを
覆う遮蔽体47を形成する。遮蔽体47は、図13の工
程後に露出する上面全体に遮蔽体47の材料を堆積した
後に、パターニングを施すことによって得られる。
【0103】遮蔽体47は、半導体基体20の上主面の
中で、pベース層4のn+エミッタ層5に囲まれた領
域、pベース層4のマージン領域MRに相当する領域、
および、セル領域CRに面するp半導体層13のサイド
拡散領域SDに、選択的に開口する。言い替えると、遮
蔽体47は、後続する工程で形成されるコンタクトホー
ルCHを包含する領域に、選択的に開口している。
【0104】つぎに、遮蔽体47をマスクとして用い
て、p型不純物を半導体基体20の上主面に選択的に注
入する。その後、遮蔽体47を除去した後に、アニール
を施すことによって、注入された不純物を拡散させる。
その結果、半導体基体20の上主面部分に、p+層15
が選択的に形成される。その後、図14〜図17に示し
た工程を実行することによって、装置103が得られ
る。
【0105】図25および図26は、製造方法の別の一
例を示す製造工程図である。この製造方法例では、ま
ず、図6〜図8の工程を実行する。その後、図25に示
すように、形成すべきp+層15に対応した開口部を有
する遮蔽体48を、半導体基体20の上主面に形成す
る。
【0106】遮蔽体48は、半導体基体20の上主面の
中で、後続する工程で形成されるn +エミッタ層5に囲
まれた領域、pベース層4のマージン領域MRに相当す
る領域、および、セル領域CRに面するp半導体層13
のサイド拡散領域SDに、選択的に開口する。すなわ
ち、遮蔽体48は、遮蔽体47と同様に、後続する工程
で形成されるコンタクトホールCHを包含する領域に、
選択的に開口している。
【0107】つぎに、遮蔽体48をマスクとして用い
て、p型不純物を半導体基体20の上主面に選択的に注
入する。その後、遮蔽体48を除去した後、アニールを
施すことによって不純物を拡散させる。その結果、半導
体基体20の上主面部分に、p+層15が選択的に形成
される。
【0108】つぎに、図26に示す工程を実行する。す
なわち、形成すべきn+エミッタ層5に対応した開口部
をpベース層4の上に有する遮蔽体43を形成する。遮
蔽体43の開口部は、遮蔽体48の開口部と重複しない
ように形成されている。そして、この遮蔽体43をマス
クとして用いて、n型不純物を選択的に注入する。
【0109】つづいて、遮蔽体43を除去した後に、ア
ニールを施すことによってn型不純物を拡散する。その
結果、pベース層4の上面に、n+エミッタ層5が選択
的に形成される。n+エミッタ層5は、p半導体層13
のサイド拡散領域から一定程度離れた領域にのみ形成さ
れる。その後、図10〜図17に示す工程を実行するこ
とによって、装置103が得られる。
【0110】図27は、製造方法のさらに別の一例を示
す製造工程図である。この製造方法例では、まず、図6
〜図9の工程を実行する。その後、図27に示すよう
に、n+エミッタ層5を覆う遮蔽体49を形成する。遮
蔽体49は、半導体基体20の上主面の中で、pベース
層4のn+エミッタ層5に囲まれた領域、pベース層4
のマージン領域MRに相当する領域、および、セル領域
CRに面するp半導体層13のサイド拡散領域SDに、
選択的に開口する。言い替えると、遮蔽体49は、後続
する工程で形成されるコンタクトホールCHを包含する
領域に、選択的に開口している。
【0111】つぎに、遮蔽体49をマスクとして用い
て、p型不純物を半導体基体20の上主面に選択的に注
入する。その後、遮蔽体49を除去した後に、アニール
を施すことによって不純物を拡散させる。その結果、半
導体基体20の上主面部分に、p+層15が選択的に形
成される。その後、図10〜図17に示した工程を実行
することによって、装置103が得られる。
【0112】図28は、製造方法のさらに別の一例を示
す製造工程図である。この製造方法例では、まず、図6
〜図9の工程を実行する。その後、図28に示すよう
に、後続する工程でゲート配線GLが配設される領域を
覆う遮蔽体50を形成する。つぎに、遮蔽体50をマス
クとして用いて、p型不純物を半導体基体20の上主面
に選択的に注入する。
【0113】その後、遮蔽体50を除去した後に、アニ
ールを施すことによって不純物を拡散させる。その結
果、半導体基体20の上主面部分に、p+層15が選択
的に形成される。なお、この製造方法では、注入される
p型不純物の量は、p+層15におけるp型不純物の濃
度が、n+エミッタ層5におけるn型不純物の量に比べ
て、十分に低くなるように調節される。このため、すで
に形成されているn+エミッタ層5が、p型不純物によ
って、実質的な影響を受けることはない。
【0114】その後、図10〜図17に示した工程を実
行することによって、装置103が得られる。
【0115】以上に例示した4通りの製造方法のいずれ
においても、装置101,102の製造方法と同様に、
堆積工程、ならびに不純物の注入および拡散工程を主体
とする通常のウェハプロセスを組み合わせて用いること
によって、装置103を容易に得ることができる。特
に、図28に例示した方法では、p型不純物を導入する
ための遮蔽体を、n+エミッタ層5に対して位置合わせ
する必要がないので、製造が特に容易である。
【0116】<4.変形例> (1)以上の実施の形態では、nチャネル型のIGBTを
例として説明したが、この発明は、pチャネル型のIG
BTについても、実施が可能である。各実施の形態で例
示したnチャネル型のIGBTを構成する各半導体層の
導電形式を逆転させることによって、pチャネル型のI
GBTが得られる。
【0117】(2)以上の実施の形態では、IGBTを例
として説明したが、この発明は、トレンチゲートを有す
る半導体装置一般に実施が可能である。例えば、各実施
の形態のIGBTにおいて、p+コレクタ層1をなくし
て、n+バッファ層2の表面にコレクタ電極12を直接
に形成することによって、MOSFETが得られる。そ
して、このMOSFETにおいても、各実施の形態のI
GBTと同様に、寄生バイポーラトランジスタの導通が
抑えられるので、装置のRBSOAが向上する。
【0118】
【発明の効果】第1の発明の装置では、ゲート配線の直
下に、第2半導体層よりも深い第3半導体層が形成され
ており、そのことによって装置の耐圧を高く維持してい
る。さらに、第2半導体層に隣接する第3半導体層のサ
イド拡散領域に第1主電極が接続されているので、サイ
ド拡散領域の付近で発生したアバランシェ電流を担うホ
ールの大半は、サイド拡散領域の内部を通過して第1主
電極へと速やかに排除される。しかも、この主要経路に
は第4半導体層が存在しないので、ホールの流れによる
寄生バイポーラトランジスタの導通が抑えられる。この
ため、RBSOAが向上する。
【0119】第2の発明の装置では、サイド拡散領域に
隣接する第2半導体層内の一定の領域であるマージン領
域にも、サイド拡散領域と同様に、第1主電極が接続さ
れ、しかも第4半導体層が存在しない。このため、主要
経路から外れた少数のホールも第1主電極へと速やかに
排除されるとともに、しかもこれらの少数のホールによ
る寄生バイポーラトランジスタの導通も抑えられる。そ
の結果、RBSOAがさらに向上する。
【0120】第3の発明の装置では、マージン領域のサ
イド拡散領域からの幅が略50μm以下に設定されてい
る。このため、マージン領域が、サイド拡散領域の付近
で発生するアバランシェ電流を担うホールの経路から外
れて、不必要に広く設定されることがなく、しかも、装
置の有効面積が装置全体に占める比率が、実用的な大き
さに確保される。
【0121】第4の発明の装置では、溝が複数の単位溝
に分割されているので、大きな主電流が得られる。しか
も、複数の単位溝が、互いに平行かつ等間隔に配列する
ので、各単位溝の底部の付近の電界が均一化され、一部
への電界の集中が回避される。このため、各単位溝の底
部でアバランシェ電流が発生し難いので、第3半導体層
のサイド拡散領域のアバランシェ電流による寄生バイポ
ーラトランジスタの導通を抑えることが、装置のRBS
OAの向上に一層効果的に寄与する。
【0122】第5の発明の装置では、複数の単位溝の配
列方向の端部に位置する少なくとも1本が、第3半導体
層にも形成されているので、各単位溝を形成するための
マスクパターンの位置ずれに由来する各単位溝の位置ず
れがあっても、サイド拡散領域とこれに最近接する単位
溝との間の距離は、複数の単位溝の配列間隔を超えるこ
とがない。このため、サイド拡散領域に最近接する単位
溝の底部に電場が集中し、この部分でアバランシェ電流
が発生するという不具合を、マスクパターンの位置合わ
せに高い精度を要することなく回避し、装置のRBSO
Aを向上させることができる。
【0123】第6の発明の装置では、溝の長手方向の端
部が第3半導体層の内部にまで侵入しているので、この
端部に電場が集中し、この部分でアバランシェ電流が発
生するという不具合を回避し、装置のRBSOAを向上
させることができる。
【0124】第7の発明の装置では、第2および第3半
導体層が、不純物濃度の高い第5半導体層を介して第1
主電極へ接続されている。このため、これらの接続部に
おけるコンタクト抵抗、および、ポテンシャル障壁が低
くなる。その結果、第2および第3半導体層へ侵入した
ホールが、第1主電極へと抜け易くなるので、ターンオ
フできる電流の値が高くなる。すなわち、RBSOAの
高い装置が実現する。
【0125】第8の発明の製造方法では、工程(c)で、
第4半導体層が第3半導体層を除いて形成され、工程
(h)で、第1主電極がサイド拡散領域にも接続されるの
で、第1の発明の装置が得られる。すなわち、特別に複
雑な工程あるいは困難な工程を何等用いることなく、従
来周知のウェハプロセスを組み合わせるだけの方法で、
RBSOAに優れた装置を容易かつ安価に製造可能であ
る。
【0126】第9の発明の製造方法では、工程(c)で、
第4半導体層がマージン領域をも除いて形成され、工程
(h)で、第1主電極がマージン領域にも電気的に接続さ
れるので、第2の発明の装置が得られる。すなわち、R
BSOAがさらに向上した装置を、容易かつ安価に製造
可能である。
【0127】第10の発明の製造方法では、工程(d)
で、溝が互いに平行かつ等間隔に配列する複数の単位溝
に分割して形成されるので、第4の発明の装置が得られ
る。すなわち、装置のRBSOAの一層の向上がもたら
される装置を、容易かつ安価に製造可能である。
【0128】第11の発明の製造方法では、工程(d)
で、複数の単位溝の少なくとも一本が前記サイド拡散領
域にも形成されるので、複数の単位溝を形成する位置
に、多少のずれがあっても、サイド拡散領域とこれに最
近接する単位溝との間の距離は、複数の単位溝の配列間
隔を超えることがない。このため、単位溝の形成位置の
精度を高くすることなく、アバランシェ電流が単位溝の
底部に発生し難い装置、すなわちRBSOAに優れた装
置を容易に製造することができる。
【0129】第12の発明の製造方法では、工程(j)
で、第2および第3半導体層と第1主電極との接続部分
に、第5半導体層が選択的に形成されるので、第6の発
明の装置が得られる。すなわち、RBSOAの高い装置
を、容易かつ安価に製造可能である。
【図面の簡単な説明】
【図1】 実施の形態1の装置の断面図である。
【図2】 実施の形態1の装置の平面図である。
【図3】 実施の形態1の装置の断面斜視図である。
【図4】 実施の形態1の装置の断面図である。
【図5】 実施の形態1の装置の断面図である。
【図6】 実施の形態1の装置の製造工程図である。
【図7】 実施の形態1の装置の製造工程図である。
【図8】 実施の形態1の装置の製造工程図である。
【図9】 実施の形態1の装置の製造工程図である。
【図10】 実施の形態1の装置の製造工程図である。
【図11】 実施の形態1の装置の製造工程図である。
【図12】 実施の形態1の装置の製造工程図である。
【図13】 実施の形態1の装置の製造工程図である。
【図14】 実施の形態1の装置の製造工程図である。
【図15】 実施の形態1の装置の製造工程図である。
【図16】 実施の形態1の装置の製造工程図である。
【図17】 実施の形態1の装置の製造工程図である。
【図18】 実施の形態2の装置の断面図である。
【図19】 実施の形態2の装置の製造工程図である。
【図20】 実施の形態3の装置の断面斜視図である。
【図21】 実施の形態3の装置の断面図である。
【図22】 実施の形態3の装置の断面図である。
【図23】 実施の形態3の装置の断面図である。
【図24】 実施の形態3の装置の製造工程図である。
【図25】 実施の形態3の装置の製造工程図である。
【図26】 実施の形態3の装置の製造工程図である。
【図27】 実施の形態3の装置の製造工程図である。
【図28】 実施の形態3の装置の製造工程図である。
【図29】 従来の装置の断面図である。
【図30】 従来の装置の動作を説明する模式図であ
る。
【図31】 従来の装置の部分拡大断面図である。
【符号の説明】
3 n-半導体層(第1半導体層)、4 pベース層
(第2半導体層)、5n+エミッタ層(第4半導体
層)、7 溝(単位溝)、8 ゲート絶縁膜、10ゲー
ト電極、11 エミッタ電極(第1主電極)、12 コ
レクタ電極(第2主電極)、13 p半導体層(第3半
導体層)、15 p+層(第5半導体層)、16 絶縁
膜、GL ゲート配線、SD サイド拡散領域、MR
マージン領域、200 半導体基体。

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 絶縁ゲート型半導体装置において、 上主面と下主面を規定する半導体基体を備え、 当該半導体基体は、 前記上主面に露出する第1導電型の第1半導体層と、 当該第1半導体層の中で前記上主面の部分に形成された
    第2導電型の第2半導体層と、 不純物を選択的に拡散することによって、前記第2半導
    体層よりも深く、しかも当該第2半導体層に連結すると
    ともにその周囲を包囲するように、前記第1半導体層の
    中の前記上主面の部分に形成された第2導電型の第3半
    導体層と、 前記第2半導体層の中で前記上主面の部分に選択的に形
    成された第1導電型の第4半導体層と、を備えており、 前記半導体基体には、前記上主面に開口するとともに前
    記第4および第2半導体層を貫通し前記第1半導体層に
    まで達する溝が形成されており、 前記装置は、 前記溝の内壁を覆う電気絶縁性のゲート絶縁膜と、 前記半導体基体との間に前記ゲート絶縁膜を挟んで前記
    溝に埋設されたゲート電極と、 前記第3半導体層に沿うように、前記上主面の上に絶縁
    膜を介して配設され、前記ゲート電極に電気的に接続さ
    れたゲート配線と、 前記上主面の上に配設され、前記第2および第4半導体
    層に電気的に接続された第1主電極と、 前記下主面の上に配設され、当該下主面に電気的に接続
    された第2主電極と、 をさらに備え、 前記第1主電極は、前記第3半導体層の中で前記第2半
    導体層に隣接するサイド拡散領域にも電気的に接続され
    ており、 前記サイド拡散領域には、前記第4半導体層が形成され
    ていないことを特徴とする絶縁ゲート型半導体装置。
  2. 【請求項2】 請求項1に記載の絶縁ゲート型半導体装
    置において、 前記第1主電極は、前記第2半導体層の中で前記サイド
    拡散領域から一定距離以内の領域として規定されるマー
    ジン領域にも電気的に接続されており、 当該マージン領域にも、前記第4半導体層が形成されて
    いないことを特徴とする絶縁ゲート型半導体装置。
  3. 【請求項3】 請求項2に記載の絶縁ゲート型半導体装
    置において、 前記一定距離が、略50μm以下であることを特徴とす
    る絶縁ゲート型半導体装置。
  4. 【請求項4】 請求項1ないし請求項3のいずれかに記
    載の絶縁ゲート型半導体装置において、 前記溝が、互いに平行かつ等間隔に配列する複数の単位
    溝に分割されていることを特徴とする絶縁ゲート型半導
    体装置。
  5. 【請求項5】 請求項4に記載の絶縁ゲート型半導体装
    置において、 前記複数の単位溝の配列方向の端部に位置する少なくと
    も1本が、前記第3半導体層の中に形成されていること
    を特徴とする絶縁ゲート型半導体装置。
  6. 【請求項6】 請求項1ないし請求項5のいずれかに記
    載の絶縁ゲート型半導体装置において、 前記溝の長手方向の端部が、前記第3半導体層の内部に
    まで侵入していることを特徴とする絶縁ゲート型半導体
    装置。
  7. 【請求項7】 請求項1ないし請求項6のいずれかに記
    載の絶縁ゲート型半導体装置において、 前記半導体基体が、 前記第2半導体層および前記第3半導体層の前記第1主
    電極との接続部分に選択的に形成され、これらの第2お
    よび第3半導体層よりも不純物濃度の高い第5半導体層
    を、 さらに備えることを特徴とする絶縁ゲート型半導体装
    置。
  8. 【請求項8】 絶縁ゲート型半導体装置の製造方法にお
    いて、 (a)上主面と下主面とを規定するとともに当該上主面に
    露出する第1導電型の第1半導体層を備える半導体基体
    を準備する工程と、 (b)前記上主面に、第2導電型の不純物を導入すること
    によって、第2導電型の第2半導体層と第3半導体層と
    を、当該第3半導体層が前記第2半導体層よりも深く、
    しかも前記第3半導体層が前記第2半導体層に連結する
    とともにその周囲を包囲する関係となるように、前記第
    1半導体層の前記上主面の部分に形成する工程と、 (c)前記上主面に選択的に第1導電型の不純物を導入す
    ることにより、第1導電型の第4半導体層を、前記第3
    半導体層を除く前記第2半導体層の前記上主面の部分に
    選択的に形成する工程と、 (d)前記上主面から選択的にエッチングを施すことによ
    り、前記第4および第2半導体層を貫通し前記第1半導
    体層に達する溝を、前記半導体基体に選択的に形成する
    工程と、 (e)前記溝の内壁および前記半導体基体の上主面とを覆
    う絶縁膜を形成する工程と、 (f)前記絶縁膜を覆うように導電層を形成する工程と、 (g)前記溝の内部と前記第3半導体層に沿った部分とを
    残すように、前記導電層を選択的に除去することによっ
    て、ゲート電極とゲート配線とを形成する工程と、 (h)前記第2および第4半導体層に電気的に接続すると
    ともに、前記第3半導体層の前記第2半導体層に隣接す
    るサイド拡散領域にも電気的に接続する第1主電極を、
    前記上主面の上に形成する工程と、 (i)前記下主面に電気的に接続する第2主電極を形成す
    る工程と、 を備えることを特徴とする絶縁ゲート型半導体装置の製
    造方法。
  9. 【請求項9】 請求項8に記載の絶縁ゲート型半導体装
    置の製造方法において、 前記工程(c)で、前記第4半導体層が、前記第2半導体
    層の中で前記サイド拡散領域から一定距離以内の領域と
    して規定されるマージン領域をも除いて形成され、 前記工程(h)で、前記第1主電極が、前記マージン領域
    にも電気的に接続されることを、特徴とする絶縁ゲート
    型半導体装置の製造方法。
  10. 【請求項10】 請求項8または請求項9に記載の絶縁
    ゲート型半導体装置の製造方法において、 前記工程(d)で、前記溝が、互いに平行かつ等間隔に配
    列する複数の単位溝に分割して形成されることを特徴と
    する絶縁ゲート型半導体装置の製造方法。
  11. 【請求項11】 請求項10に記載の絶縁ゲート型半導
    体装置の製造方法において、 前記工程(d)で、前記単位溝の少なくとも一本が前記サ
    イド拡散領域にも形成されることを特徴とする絶縁ゲー
    ト型半導体装置の製造方法。
  12. 【請求項12】 請求項8ないし請求項11のいずれか
    に記載の絶縁ゲート型半導体装置の製造方法において、 (j)前記工程(h)に先だって、前記上主面に第2導電型の
    不純物を選択的に導入することにより、前記第2および
    第3半導体層のいずれよりも不純物濃度の高い第2導電
    型の第5半導体層を、前記第2および第3半導体層の中
    の前記第1主電極が接続されるべき前記上主面の部分に
    選択的に形成する工程、をさらに備えることを特徴とす
    る絶縁ゲート型半導体装置の製造方法。
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