JPH09270512A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JPH09270512A JPH09270512A JP8078674A JP7867496A JPH09270512A JP H09270512 A JPH09270512 A JP H09270512A JP 8078674 A JP8078674 A JP 8078674A JP 7867496 A JP7867496 A JP 7867496A JP H09270512 A JPH09270512 A JP H09270512A
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Abstract
(57)【要約】
【課題】 装置のＲＢＳＯＡを改善する。
【解決手段】 ゲート電極１０が配列するセル領域ＣＲ
に形成されたｐベース層４に連結するとともに、これを
包囲するように、ｐ半導体層１３が形成されている。ｐ
半導体層１３のサイド拡散領域ＳＤの上面、およびサイ
ド拡散領域ＳＤに近接するマージン領域ＭＲの上面に
は、コンタクトホールＣＨを通じてエミッタ電極１１が
接続されている。また、これらの領域には、ｎ+エミッ
タ層５は形成されない。高い電圧が印加されたときにサ
イド拡散領域ＳＤの付近で発生するアバランシェホール
Ｈの大半はサイド拡散領域ＳＤを通過し、一部はマージ
ン領域ＭＲを通過し、その後エミッタ電極１１へと排除
される。これらの経路にはｎ+エミッタ層５が存在しな
いので、ホールＨの流れによって寄生バイポーラトラン
ジスタが導通することがない。その結果、ＲＢＳＯＡが
向上する。
に形成されたｐベース層４に連結するとともに、これを
包囲するように、ｐ半導体層１３が形成されている。ｐ
半導体層１３のサイド拡散領域ＳＤの上面、およびサイ
ド拡散領域ＳＤに近接するマージン領域ＭＲの上面に
は、コンタクトホールＣＨを通じてエミッタ電極１１が
接続されている。また、これらの領域には、ｎ+エミッ
タ層５は形成されない。高い電圧が印加されたときにサ
イド拡散領域ＳＤの付近で発生するアバランシェホール
Ｈの大半はサイド拡散領域ＳＤを通過し、一部はマージ
ン領域ＭＲを通過し、その後エミッタ電極１１へと排除
される。これらの経路にはｎ+エミッタ層５が存在しな
いので、ホールＨの流れによって寄生バイポーラトラン
ジスタが導通することがない。その結果、ＲＢＳＯＡが
向上する。
Description
【０００１】
【発明の属する技術分野】この発明は、トレンチゲート
を有する絶縁ゲート型半導体装置に関し、特に、ＲＢＳ
ＯＡを向上させるための改良に関する。
を有する絶縁ゲート型半導体装置に関し、特に、ＲＢＳ
ＯＡを向上させるための改良に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体装置は、チャネルを
形成するための半導体層に、絶縁膜を介してゲート電極
が対向した構造を有する半導体装置であり、絶縁ゲート
型バイポーラトランジスタ（Insulated Gate Bipolar T
ransistor：以下、ＩＧＢＴと略記する）、およびＭＯ
Ｓトランジスタは、その代表例である。絶縁ゲート型半
導体装置では、大きな主電流を得るために、並列接続さ
れた多数のユニットセルが単一の半導体基板に作り込ま
れた構造が一般的である。
形成するための半導体層に、絶縁膜を介してゲート電極
が対向した構造を有する半導体装置であり、絶縁ゲート
型バイポーラトランジスタ（Insulated Gate Bipolar T
ransistor：以下、ＩＧＢＴと略記する）、およびＭＯ
Ｓトランジスタは、その代表例である。絶縁ゲート型半
導体装置では、大きな主電流を得るために、並列接続さ
れた多数のユニットセルが単一の半導体基板に作り込ま
れた構造が一般的である。
【０００３】中でも、トレンチ・ゲートを有する絶縁ゲ
ート型半導体装置、すなわちゲート電極が半導体基体の
一主面に形成された溝（トレンチ）の中に埋め込まれた
構造を有する装置は、微細化が容易であるため集積度を
高めることができる、などの利点を備える優れた装置と
して注目を集めている。
ート型半導体装置、すなわちゲート電極が半導体基体の
一主面に形成された溝（トレンチ）の中に埋め込まれた
構造を有する装置は、微細化が容易であるため集積度を
高めることができる、などの利点を備える優れた装置と
して注目を集めている。
【０００４】図２９は、この発明の背景となる従来のト
レンチゲートを有する絶縁ゲート型バイポーラトランジ
スタ（以下において、「トレンチＩＧＢＴ」と称する）
の断面図である。この従来装置１５１では、平板状のシ
リコン半導体基体の中に、ｐ+コレクタ層１、ｎ+バッフ
ァ層２、および、ｎ-半導体層３が順次積層されてい
る。そして、半導体基体の中のセル領域ＣＲには、その
上主面（ｎ-半導体層３が形成される側の主面）に、多
数の溝７が、一定の間隔Ｗcelをもって互いに平行に配
列するように形成されている。
レンチゲートを有する絶縁ゲート型バイポーラトランジ
スタ（以下において、「トレンチＩＧＢＴ」と称する）
の断面図である。この従来装置１５１では、平板状のシ
リコン半導体基体の中に、ｐ+コレクタ層１、ｎ+バッフ
ァ層２、および、ｎ-半導体層３が順次積層されてい
る。そして、半導体基体の中のセル領域ＣＲには、その
上主面（ｎ-半導体層３が形成される側の主面）に、多
数の溝７が、一定の間隔Ｗcelをもって互いに平行に配
列するように形成されている。
【０００５】また、セル領域ＣＲでは、ｎ-半導体層３
の表面部分に、ｐベース層４が形成されている。さら
に、ｐベース層４の表面部分には、溝７の側壁に隣接す
るようにｎ+エミッタ層５が選択的に形成されている。
溝７の内壁面には、ゲート絶縁膜８が形成されており、
その内側にはゲート電極（トレンチゲート）１０が埋設
されている。ゲート電極１０に対向し、しかもｎ+エミ
ッタ層５とｎ-半導体層３とに挟まれたｐベース層４の
領域が、チャネル領域として機能する。
の表面部分に、ｐベース層４が形成されている。さら
に、ｐベース層４の表面部分には、溝７の側壁に隣接す
るようにｎ+エミッタ層５が選択的に形成されている。
溝７の内壁面には、ゲート絶縁膜８が形成されており、
その内側にはゲート電極（トレンチゲート）１０が埋設
されている。ゲート電極１０に対向し、しかもｎ+エミ
ッタ層５とｎ-半導体層３とに挟まれたｐベース層４の
領域が、チャネル領域として機能する。
【０００６】セル領域ＣＲは、ゲート配線領域ＧＲによ
って包囲されている。ゲート配線領域ＧＲでは、半導体
基体の上主面の上に、絶縁膜１７を介してゲート配線Ｇ
Ｌが配設されている。そして、ゲート配線ＧＬの直下の
領域を含むｎ-半導体層３の上主面部分には、ｐ半導体
層１３が選択的に形成されている。ｐ半導体層１３は、
装置１５１の耐圧を高く保持するために設けられてお
り、その目的を有効に果たすために、ｐベース層４より
も深く形成される。
って包囲されている。ゲート配線領域ＧＲでは、半導体
基体の上主面の上に、絶縁膜１７を介してゲート配線Ｇ
Ｌが配設されている。そして、ゲート配線ＧＬの直下の
領域を含むｎ-半導体層３の上主面部分には、ｐ半導体
層１３が選択的に形成されている。ｐ半導体層１３は、
装置１５１の耐圧を高く保持するために設けられてお
り、その目的を有効に果たすために、ｐベース層４より
も深く形成される。
【０００７】半導体基体の上主面の中の隣合う溝７に挟
まれた領域において、エミッタ電極１１が、ｐベース層
４とｎ+エミッタ層５の双方に接続されている。エミッ
タ電極１１とゲート電極１０の間、および、エミッタ電
極１１とゲート配線ＧＬの間には、絶縁層９が介在して
おり、この絶縁層９によってそれらの間の電気的絶縁が
保たれている。
まれた領域において、エミッタ電極１１が、ｐベース層
４とｎ+エミッタ層５の双方に接続されている。エミッ
タ電極１１とゲート電極１０の間、および、エミッタ電
極１１とゲート配線ＧＬの間には、絶縁層９が介在して
おり、この絶縁層９によってそれらの間の電気的絶縁が
保たれている。
【０００８】半導体基体の下主面すなわちｐ+コレクタ
層１の表面には、コレクタ電極１２が接続されている。
これらのエミッタ電極１１およびコレクタ電極１２が、
一対の主電極として機能する。
層１の表面には、コレクタ電極１２が接続されている。
これらのエミッタ電極１１およびコレクタ電極１２が、
一対の主電極として機能する。
【０００９】コレクタ電極１２とエミッタ電極１１との
間に、正のコレクタ電圧ＶCEを印加した状態で、ゲート
電極１０とエミッタ電極１１の間に、所定のゲート閾電
圧ＶGE(th)を超える正のゲート電圧ＶGEを印加すると、
チャネル領域がｐ型からｎ型へと反転する。その結果、
エミッタ電極１１からｎ+エミッタ層５を経由した電子
がｎ-半導体層３へ注入される。
間に、正のコレクタ電圧ＶCEを印加した状態で、ゲート
電極１０とエミッタ電極１１の間に、所定のゲート閾電
圧ＶGE(th)を超える正のゲート電圧ＶGEを印加すると、
チャネル領域がｐ型からｎ型へと反転する。その結果、
エミッタ電極１１からｎ+エミッタ層５を経由した電子
がｎ-半導体層３へ注入される。
【００１０】この注入された電子により、ｐ+コレクタ
層１とｎ-半導体層３（ｎ+バッファ層２を含む）との間
が順バイアスされるので、ｐ+コレクタ層１からｎ-半導
体層３へとホールが注入される。その結果、ｎ-半導体
層３の抵抗が大幅に低下するので、コレクタ電極１２か
らエミッタ電極１１へと大きなコレクタ電流（主電流）
が流れる。
層１とｎ-半導体層３（ｎ+バッファ層２を含む）との間
が順バイアスされるので、ｐ+コレクタ層１からｎ-半導
体層３へとホールが注入される。その結果、ｎ-半導体
層３の抵抗が大幅に低下するので、コレクタ電極１２か
らエミッタ電極１１へと大きなコレクタ電流（主電流）
が流れる。
【００１１】つぎに、ゲート電圧ＶGEをゼロあるいは負
の値に戻すと、チャネル領域６は、元のｐ型へと復帰す
る。その結果、エミッタ電極１１からの電子の注入が止
まるので、ｐ+コレクタ層１からのホールの注入も停止
する。その後、ｎ-半導体層３（およびｎ+バッファ層
２）に溜まっていた電子とホールは、それぞれコレクタ
電極１２およびエミッタ電極１１へと回収されるか、ま
たは互いに再結合することによって消滅する。
の値に戻すと、チャネル領域６は、元のｐ型へと復帰す
る。その結果、エミッタ電極１１からの電子の注入が止
まるので、ｐ+コレクタ層１からのホールの注入も停止
する。その後、ｎ-半導体層３（およびｎ+バッファ層
２）に溜まっていた電子とホールは、それぞれコレクタ
電極１２およびエミッタ電極１１へと回収されるか、ま
たは互いに再結合することによって消滅する。
【００１２】
【発明が解決しようとする課題】ところで、図２９から
も明らかなように、ＩＧＢＴでは一般に、ｎ+エミッタ
層５、ｐベース層４、およびｎ-半導体層３で構成され
るバイポーラトランジスタが、寄生的に存在している。
そして、ｐベース層４を流れるホール電流が、あたかも
寄生バイポーラトランジスタのベース電流として機能す
る。したがって、ｐベース層４を流れるホール電流が、
ある値を超えると、寄生バイポーラトランジスタが導通
（オン）する。
も明らかなように、ＩＧＢＴでは一般に、ｎ+エミッタ
層５、ｐベース層４、およびｎ-半導体層３で構成され
るバイポーラトランジスタが、寄生的に存在している。
そして、ｐベース層４を流れるホール電流が、あたかも
寄生バイポーラトランジスタのベース電流として機能す
る。したがって、ｐベース層４を流れるホール電流が、
ある値を超えると、寄生バイポーラトランジスタが導通
（オン）する。
【００１３】寄生バイポーラトランジスタが、一旦導通
すると、ｎ+エミッタ層５、ｐベース層４、ｎ-半導体層
３、および、ｐ+コレクタ層１で構成される寄生サイリ
スタも導通する。この寄生サイリスタが導通すること
を、ラッチアップと称する。ＩＧＢＴがラッチアップす
ると、エミッタ電極１１とコレクタ電極１２との間を流
れる主電流（コレクタ電流）は、もはやゲート電圧ＶGE
とは無関係に流れ続ける。すなわち、ゲート電圧ＶGEに
よってコレクタ電流を制御することが不可能となる。そ
の結果、ＩＧＢＴは破壊へと至ることになる。
すると、ｎ+エミッタ層５、ｐベース層４、ｎ-半導体層
３、および、ｐ+コレクタ層１で構成される寄生サイリ
スタも導通する。この寄生サイリスタが導通すること
を、ラッチアップと称する。ＩＧＢＴがラッチアップす
ると、エミッタ電極１１とコレクタ電極１２との間を流
れる主電流（コレクタ電流）は、もはやゲート電圧ＶGE
とは無関係に流れ続ける。すなわち、ゲート電圧ＶGEに
よってコレクタ電流を制御することが不可能となる。そ
の結果、ＩＧＢＴは破壊へと至ることになる。
【００１４】このラッチアップによる破壊は、トレンチ
ＩＧＢＴの場合には、特定の動作時に、しかも、半導体
基体の中のある特定の部位で発生し易い。例えば、主電
極に誘導負荷（以下、「Ｌ負荷」と略記する）が接続さ
れており、しかも、大きな主電流が流れる場合に、ラッ
チアップが発生し易い。装置がオン状態にあるときに流
れている主電流を、装置がオフ状態へ移行したときに遮
断できる能力の高さは、周知のＲＢＳＯＡ（Reverse Bi
as Safe Operation Area；逆バイアス安全動作領域）で
評価される。いうまでもなく、遮断できる主電流が大き
いこと、すなわち、ＲＢＳＯＡが広いことが望まれる。
ＩＧＢＴの場合には、特定の動作時に、しかも、半導体
基体の中のある特定の部位で発生し易い。例えば、主電
極に誘導負荷（以下、「Ｌ負荷」と略記する）が接続さ
れており、しかも、大きな主電流が流れる場合に、ラッ
チアップが発生し易い。装置がオン状態にあるときに流
れている主電流を、装置がオフ状態へ移行したときに遮
断できる能力の高さは、周知のＲＢＳＯＡ（Reverse Bi
as Safe Operation Area；逆バイアス安全動作領域）で
評価される。いうまでもなく、遮断できる主電流が大き
いこと、すなわち、ＲＢＳＯＡが広いことが望まれる。
【００１５】図３０は、Ｌ負荷が接続された状態で、Ｉ
ＧＢＴがオン状態からオフ状態へと遷移するときの、コ
レクタ電流Ｉcとコレクタ電圧ＶCEの変化を模式的に示
すグラフである。Ｌ負荷が接続されている状態で、コレ
クタ電流Ｉcが減少するときには、Ｌ負荷の誘導の大き
さをＬとすると、｛−Ｌ・ｄＩc／ｄｔ｝で与えられる
誘導起電力が、Ｌ負荷に発生する。
ＧＢＴがオン状態からオフ状態へと遷移するときの、コ
レクタ電流Ｉcとコレクタ電圧ＶCEの変化を模式的に示
すグラフである。Ｌ負荷が接続されている状態で、コレ
クタ電流Ｉcが減少するときには、Ｌ負荷の誘導の大き
さをＬとすると、｛−Ｌ・ｄＩc／ｄｔ｝で与えられる
誘導起電力が、Ｌ負荷に発生する。
【００１６】そして、外部電源から供給される直流の電
源電圧に、この誘導起電力が加算された電圧が、コレク
タ電圧ＶCEとしてエミッタ電極１１とコレクタ電極１２
の間に印加される。その結果、図３０に示すように、Ｉ
ＧＢＴがオン状態からオフ状態へと遷移する過程で、コ
レクタ電圧ＶCEにサージ電圧が現れる。
源電圧に、この誘導起電力が加算された電圧が、コレク
タ電圧ＶCEとしてエミッタ電極１１とコレクタ電極１２
の間に印加される。その結果、図３０に示すように、Ｉ
ＧＢＴがオン状態からオフ状態へと遷移する過程で、コ
レクタ電圧ＶCEにサージ電圧が現れる。
【００１７】図３０に示すように、ＩＧＢＴの定格電圧
に相当する大きさの電源電圧が供給され、しかも、オン
状態にあるときのコレクタ電流Ｉcの大きさが定格電流
に相当する大きさである場合には、サージ電圧によって
過剰なコレクタ電圧ＶCEが印加され、その結果、半導体
基体の内部にアバランシェ電流が発生する。
に相当する大きさの電源電圧が供給され、しかも、オン
状態にあるときのコレクタ電流Ｉcの大きさが定格電流
に相当する大きさである場合には、サージ電圧によって
過剰なコレクタ電圧ＶCEが印加され、その結果、半導体
基体の内部にアバランシェ電流が発生する。
【００１８】このアバランシェ電流は、先に述べた寄生
バイポーラトランジスタのベース電流となる。このた
め、ある値以上のアバランシェ電流が、ｎ+エミッタ層
５が存在するｐベース層４を流れると、寄生バイポーラ
トランジスタがオンし、ＩＧＢＴの破壊がもたらされ
る。ＩＧＢＴの破壊をもたらすアバランシェ電流は、半
導体基体の中において、電界が集中する部位、すなわち
コレクタ電圧ＶCEが印加されたときに電界が最も強くな
る部位で発生する。
バイポーラトランジスタのベース電流となる。このた
め、ある値以上のアバランシェ電流が、ｎ+エミッタ層
５が存在するｐベース層４を流れると、寄生バイポーラ
トランジスタがオンし、ＩＧＢＴの破壊がもたらされ
る。ＩＧＢＴの破壊をもたらすアバランシェ電流は、半
導体基体の中において、電界が集中する部位、すなわち
コレクタ電圧ＶCEが印加されたときに電界が最も強くな
る部位で発生する。
【００１９】一般に電界は、突出した部位、あるいは強
く湾曲した部位に集中して発生する。したがって、一般
的には、溝７の底部の周囲、あるいはｐ半導体層１３の
両端部を形成しているサイド拡散領域に、電界が集中し
易い。しかしながら、図２９に示した装置１５１では、
溝７の底部の周囲に発生する電界を十分に弱めるよう
に、間隔Ｗceが十分に狭く設定されている。このため、
セル領域ＣＲでは、電界は比較的弱い。さらに、ｐ半導
体層１３の外周には、電界を弱めるためのガードリング
１４が配設されているので、ガードリング１４に面する
ｐ半導体層１３のサイド拡散領域においても、強い電場
は発生しない。
く湾曲した部位に集中して発生する。したがって、一般
的には、溝７の底部の周囲、あるいはｐ半導体層１３の
両端部を形成しているサイド拡散領域に、電界が集中し
易い。しかしながら、図２９に示した装置１５１では、
溝７の底部の周囲に発生する電界を十分に弱めるよう
に、間隔Ｗceが十分に狭く設定されている。このため、
セル領域ＣＲでは、電界は比較的弱い。さらに、ｐ半導
体層１３の外周には、電界を弱めるためのガードリング
１４が配設されているので、ガードリング１４に面する
ｐ半導体層１３のサイド拡散領域においても、強い電場
は発生しない。
【００２０】したがって、装置１５１においては、電界
は、セル領域ＣＲに面するｐ半導体層１３のサイド拡散
領域において、最も強くなる。図３１は、このサイド拡
散領域の付近を拡大して示す拡大断面図である。図３１
に示すように、サイド拡散領域とｎ-半導体層３の境界
付近の領域、すなわち電場が最も強く集中する領域にお
いて、アバランシェ電流が発生する。すなわち、ホール
Ｈと電子Ｅの対が発生する。
は、セル領域ＣＲに面するｐ半導体層１３のサイド拡散
領域において、最も強くなる。図３１は、このサイド拡
散領域の付近を拡大して示す拡大断面図である。図３１
に示すように、サイド拡散領域とｎ-半導体層３の境界
付近の領域、すなわち電場が最も強く集中する領域にお
いて、アバランシェ電流が発生する。すなわち、ホール
Ｈと電子Ｅの対が発生する。
【００２１】これらの中のホールＨは、ｎ-半導体層３
を通過した後に、ｐ半導体層１３の付近のｐベース層４
を通過してエミッタ電極１１へと抜けて行く。このと
き、ホールＨの流れが、寄生バイポーラトランジスタの
ベース電流として寄与する。したがって、アバランシェ
電流が、ある限度を超えて大きくなると、寄生バイポー
ラトランジスタが導通する。その結果、装置１５１はラ
ッチアップし、破壊へと至る。
を通過した後に、ｐ半導体層１３の付近のｐベース層４
を通過してエミッタ電極１１へと抜けて行く。このと
き、ホールＨの流れが、寄生バイポーラトランジスタの
ベース電流として寄与する。したがって、アバランシェ
電流が、ある限度を超えて大きくなると、寄生バイポー
ラトランジスタが導通する。その結果、装置１５１はラ
ッチアップし、破壊へと至る。
【００２２】以上のように、従来の装置１５１では、セ
ル領域ＣＲに面するｐ半導体層１３のサイド拡散領域で
発生するアバランシェ電流が、ラッチアップの原因とな
っており、装置のＲＢＳＯＡが、このサイド拡散領域で
発生するアバランシェ電流によって制限されていた。
ル領域ＣＲに面するｐ半導体層１３のサイド拡散領域で
発生するアバランシェ電流が、ラッチアップの原因とな
っており、装置のＲＢＳＯＡが、このサイド拡散領域で
発生するアバランシェ電流によって制限されていた。
【００２３】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、アバランシェ
電流による寄生バイポーラトランジスタの導通を抑え、
そのことによってＲＢＳＯＡを向上させた絶縁ゲート型
半導体装置を得ることを目的としており、さらにこの絶
縁ゲート型半導体装置の製造に適した方法を提供するこ
とを目的とする。
問題点を解消するためになされたもので、アバランシェ
電流による寄生バイポーラトランジスタの導通を抑え、
そのことによってＲＢＳＯＡを向上させた絶縁ゲート型
半導体装置を得ることを目的としており、さらにこの絶
縁ゲート型半導体装置の製造に適した方法を提供するこ
とを目的とする。
【００２４】
【課題を解決するための手段】第１の発明の装置は、絶
縁ゲート型半導体装置において、上主面と下主面を規定
する半導体基体を備え、当該半導体基体は、前記上主面
に露出する第１導電型の第１半導体層と、当該第１半導
体層の中で前記上主面の部分に形成された第２導電型の
第２半導体層と、不純物を選択的に拡散することによっ
て、前記第２半導体層よりも深く、しかも当該第２半導
体層に連結するとともにその周囲を包囲するように、前
記第１半導体層の中の前記上主面の部分に形成された第
２導電型の第３半導体層と、前記第２半導体層の中で前
記上主面の部分に選択的に形成された第１導電型の第４
半導体層と、を備えており、前記半導体基体には、前記
上主面に開口するとともに前記第４および第２半導体層
を貫通し前記第１半導体層にまで達する溝が形成されて
おり、前記装置は、前記溝の内壁を覆う電気絶縁性のゲ
ート絶縁膜と、前記半導体基体との間に前記ゲート絶縁
膜を挟んで前記溝に埋設されたゲート電極と、前記第３
半導体層に沿うように、前記上主面の上に絶縁膜を介し
て配設され、前記ゲート電極に電気的に接続されたゲー
ト配線と、前記上主面の上に配設され、前記第２および
第４半導体層に電気的に接続された第１主電極と、前記
下主面の上に配設され、当該下主面に電気的に接続され
た第２主電極と、をさらに備え、前記第１主電極は、前
記第３半導体層の中で前記第２半導体層に隣接するサイ
ド拡散領域にも電気的に接続されており、前記サイド拡
散領域には、前記第４半導体層が形成されていないこと
を特徴とする。
縁ゲート型半導体装置において、上主面と下主面を規定
する半導体基体を備え、当該半導体基体は、前記上主面
に露出する第１導電型の第１半導体層と、当該第１半導
体層の中で前記上主面の部分に形成された第２導電型の
第２半導体層と、不純物を選択的に拡散することによっ
て、前記第２半導体層よりも深く、しかも当該第２半導
体層に連結するとともにその周囲を包囲するように、前
記第１半導体層の中の前記上主面の部分に形成された第
２導電型の第３半導体層と、前記第２半導体層の中で前
記上主面の部分に選択的に形成された第１導電型の第４
半導体層と、を備えており、前記半導体基体には、前記
上主面に開口するとともに前記第４および第２半導体層
を貫通し前記第１半導体層にまで達する溝が形成されて
おり、前記装置は、前記溝の内壁を覆う電気絶縁性のゲ
ート絶縁膜と、前記半導体基体との間に前記ゲート絶縁
膜を挟んで前記溝に埋設されたゲート電極と、前記第３
半導体層に沿うように、前記上主面の上に絶縁膜を介し
て配設され、前記ゲート電極に電気的に接続されたゲー
ト配線と、前記上主面の上に配設され、前記第２および
第４半導体層に電気的に接続された第１主電極と、前記
下主面の上に配設され、当該下主面に電気的に接続され
た第２主電極と、をさらに備え、前記第１主電極は、前
記第３半導体層の中で前記第２半導体層に隣接するサイ
ド拡散領域にも電気的に接続されており、前記サイド拡
散領域には、前記第４半導体層が形成されていないこと
を特徴とする。
【００２５】第２の発明の装置は、第１の発明の絶縁ゲ
ート型半導体装置において、前記第１主電極は、前記第
２半導体層の中で前記サイド拡散領域から一定距離以内
の領域として規定されるマージン領域にも電気的に接続
されており、当該マージン領域にも、前記第４半導体層
が形成されていないことを特徴とする。
ート型半導体装置において、前記第１主電極は、前記第
２半導体層の中で前記サイド拡散領域から一定距離以内
の領域として規定されるマージン領域にも電気的に接続
されており、当該マージン領域にも、前記第４半導体層
が形成されていないことを特徴とする。
【００２６】第３の発明の装置は、第２の発明の絶縁ゲ
ート型半導体装置において、前記一定距離が、略５０μ
ｍ以下であることを特徴とする。
ート型半導体装置において、前記一定距離が、略５０μ
ｍ以下であることを特徴とする。
【００２７】第４の発明の装置は、第１ないし第３のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝が、互いに平行かつ等間隔に配列する複数の単位溝に
分割されていることを特徴とする。
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝が、互いに平行かつ等間隔に配列する複数の単位溝に
分割されていることを特徴とする。
【００２８】第５の発明の装置は、第４の発明の絶縁ゲ
ート型半導体装置において、前記複数の単位溝の配列方
向の端部に位置する少なくとも１本が、前記第３半導体
層の中に形成されていることを特徴とする。
ート型半導体装置において、前記複数の単位溝の配列方
向の端部に位置する少なくとも１本が、前記第３半導体
層の中に形成されていることを特徴とする。
【００２９】第６の発明の装置は、第１ないし第５のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝の長手方向の端部が、前記第３半導体層の内部にまで
侵入していることを特徴とする。
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝の長手方向の端部が、前記第３半導体層の内部にまで
侵入していることを特徴とする。
【００３０】第７の発明の装置は、第１ないし第６のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
半導体基体が、前記第２半導体層および前記第３半導体
層の前記第１主電極との接続部分に選択的に形成され、
これらの第２および第３半導体層よりも不純物濃度の高
い第５半導体層を、さらに備えることを特徴とする。
ずれかの発明の絶縁ゲート型半導体装置において、前記
半導体基体が、前記第２半導体層および前記第３半導体
層の前記第１主電極との接続部分に選択的に形成され、
これらの第２および第３半導体層よりも不純物濃度の高
い第５半導体層を、さらに備えることを特徴とする。
【００３１】第８の発明の製造方法は、絶縁ゲート型半
導体装置の製造方法において、(a)上主面と下主面とを
規定するとともに当該上主面に露出する第１導電型の第
１半導体層を備える半導体基体を準備する工程と、(b)
前記上主面に、第２導電型の不純物を導入することによ
って、第２導電型の第２半導体層と第３半導体層とを、
当該第３半導体層が前記第２半導体層よりも深く、しか
も前記第３半導体層が前記第２半導体層に連結するとと
もにその周囲を包囲する関係となるように、前記第１半
導体層の前記上主面の部分に形成する工程と、(c)前記
上主面に選択的に第１導電型の不純物を導入することに
より、第１導電型の第４半導体層を、前記第３半導体層
を除く前記第２半導体層の前記上主面の部分に選択的に
形成する工程と、(d)前記上主面から選択的にエッチン
グを施すことにより、前記第４および第２半導体層を貫
通し前記第１半導体層に達する溝を、前記半導体基体に
選択的に形成する工程と、(e)前記溝の内壁および前記
半導体基体の上主面とを覆う絶縁膜を形成する工程と、
(f)前記絶縁膜を覆うように導電層を形成する工程と、
(g)前記溝の内部と前記第３半導体層に沿った部分とを
残すように、前記導電層を選択的に除去することによっ
て、ゲート電極とゲート配線とを形成する工程と、(h)
前記第２および第４半導体層に電気的に接続するととも
に、前記第３半導体層の前記第２半導体層に隣接するサ
イド拡散領域にも電気的に接続する第１主電極を、前記
上主面の上に形成する工程と、(i)前記下主面に電気的
に接続する第２主電極を形成する工程と、を備えること
を特徴とする。
導体装置の製造方法において、(a)上主面と下主面とを
規定するとともに当該上主面に露出する第１導電型の第
１半導体層を備える半導体基体を準備する工程と、(b)
前記上主面に、第２導電型の不純物を導入することによ
って、第２導電型の第２半導体層と第３半導体層とを、
当該第３半導体層が前記第２半導体層よりも深く、しか
も前記第３半導体層が前記第２半導体層に連結するとと
もにその周囲を包囲する関係となるように、前記第１半
導体層の前記上主面の部分に形成する工程と、(c)前記
上主面に選択的に第１導電型の不純物を導入することに
より、第１導電型の第４半導体層を、前記第３半導体層
を除く前記第２半導体層の前記上主面の部分に選択的に
形成する工程と、(d)前記上主面から選択的にエッチン
グを施すことにより、前記第４および第２半導体層を貫
通し前記第１半導体層に達する溝を、前記半導体基体に
選択的に形成する工程と、(e)前記溝の内壁および前記
半導体基体の上主面とを覆う絶縁膜を形成する工程と、
(f)前記絶縁膜を覆うように導電層を形成する工程と、
(g)前記溝の内部と前記第３半導体層に沿った部分とを
残すように、前記導電層を選択的に除去することによっ
て、ゲート電極とゲート配線とを形成する工程と、(h)
前記第２および第４半導体層に電気的に接続するととも
に、前記第３半導体層の前記第２半導体層に隣接するサ
イド拡散領域にも電気的に接続する第１主電極を、前記
上主面の上に形成する工程と、(i)前記下主面に電気的
に接続する第２主電極を形成する工程と、を備えること
を特徴とする。
【００３２】第９の発明の製造方法は、第８の発明の絶
縁ゲート型半導体装置の製造方法において、前記工程
(c)で、前記第４半導体層が、前記第２半導体層の中で
前記サイド拡散領域から一定距離以内の領域として規定
されるマージン領域をも除いて形成され、前記工程(h)
で、前記第１主電極が、前記マージン領域にも電気的に
接続されることを、特徴とする。
縁ゲート型半導体装置の製造方法において、前記工程
(c)で、前記第４半導体層が、前記第２半導体層の中で
前記サイド拡散領域から一定距離以内の領域として規定
されるマージン領域をも除いて形成され、前記工程(h)
で、前記第１主電極が、前記マージン領域にも電気的に
接続されることを、特徴とする。
【００３３】第１０の発明の製造方法は、第８または第
９の発明の絶縁ゲート型半導体装置の製造方法におい
て、前記工程(d)で、前記溝が、互いに平行かつ等間隔
に配列する複数の単位溝に分割して形成されることを特
徴とする。
９の発明の絶縁ゲート型半導体装置の製造方法におい
て、前記工程(d)で、前記溝が、互いに平行かつ等間隔
に配列する複数の単位溝に分割して形成されることを特
徴とする。
【００３４】第１１の発明の製造方法は、第１０の発明
の絶縁ゲート型半導体装置の製造方法において、前記工
程(d)で、前記単位溝の少なくとも一本が前記サイド拡
散領域にも形成されることを特徴とする。
の絶縁ゲート型半導体装置の製造方法において、前記工
程(d)で、前記単位溝の少なくとも一本が前記サイド拡
散領域にも形成されることを特徴とする。
【００３５】第１２の発明の製造方法は、第８ないし第
１１のいずれかの発明の絶縁ゲート型半導体装置の製造
方法において、(j)前記工程(h)に先だって、前記上主面
に第２導電型の不純物を選択的に導入することにより、
前記第２および第３半導体層のいずれよりも不純物濃度
の高い第２導電型の第５半導体層を、前記第２および第
３半導体層の中の前記第１主電極が接続されるべき前記
上主面の部分に選択的に形成する工程、をさらに備える
ことを特徴とする。
１１のいずれかの発明の絶縁ゲート型半導体装置の製造
方法において、(j)前記工程(h)に先だって、前記上主面
に第２導電型の不純物を選択的に導入することにより、
前記第２および第３半導体層のいずれよりも不純物濃度
の高い第２導電型の第５半導体層を、前記第２および第
３半導体層の中の前記第１主電極が接続されるべき前記
上主面の部分に選択的に形成する工程、をさらに備える
ことを特徴とする。
【００３６】
＜1.実施の形態１＞はじめに実施の形態１の絶縁ゲート
型半導体装置について説明する。図２は、この実施の形
態の絶縁ゲート型半導体装置の平面図である。この装置
１０１は、図２９に示した従来装置１５１と同様に、多
数のユニットセルを有するＩＧＢＴとして構成されてい
る。なお、以下の図において、従来装置１５１の相当部
分、すなわち同一の機能をもつ部分については、図２９
と同一の符号を付す。
型半導体装置について説明する。図２は、この実施の形
態の絶縁ゲート型半導体装置の平面図である。この装置
１０１は、図２９に示した従来装置１５１と同様に、多
数のユニットセルを有するＩＧＢＴとして構成されてい
る。なお、以下の図において、従来装置１５１の相当部
分、すなわち同一の機能をもつ部分については、図２９
と同一の符号を付す。
【００３７】図２に示すように、装置１０１の上面に
は、一辺の中央部に隣接するように矩形のゲートパッド
ＧＰが設けられ、ゲートパッドＧＰにはゲート配線ＧＬ
が接続されている。ゲート配線ＧＬは、装置１０１の上
面の外周に沿って配設されるとともに、一辺から対向す
る他の一辺へ向かって櫛歯状に突出するように配設され
ている。すなわち、ゲート配線ＧＬは、上面をあたかも
等分割するように配設されている。そして、ゲート配線
ＧＬに包囲される領域の全面にわたって、エミッタ電極
１１が形成されている。
は、一辺の中央部に隣接するように矩形のゲートパッド
ＧＰが設けられ、ゲートパッドＧＰにはゲート配線ＧＬ
が接続されている。ゲート配線ＧＬは、装置１０１の上
面の外周に沿って配設されるとともに、一辺から対向す
る他の一辺へ向かって櫛歯状に突出するように配設され
ている。すなわち、ゲート配線ＧＬは、上面をあたかも
等分割するように配設されている。そして、ゲート配線
ＧＬに包囲される領域の全面にわたって、エミッタ電極
１１が形成されている。
【００３８】図２には示されないが、エミッタ電極１１
の下方（図２において、紙面の奥側）には、ユニットセ
ルとしてのＩＧＢＴセルが、櫛歯状のゲート配線ＧＬに
直交するストライプ状に多数配列している。このユニッ
トセルが配列される領域を”セル領域ＣＲ”と称する。
また、ゲート配線ＧＬが配設される領域を”ゲート配線
領域ＧＲ”と称する。
の下方（図２において、紙面の奥側）には、ユニットセ
ルとしてのＩＧＢＴセルが、櫛歯状のゲート配線ＧＬに
直交するストライプ状に多数配列している。このユニッ
トセルが配列される領域を”セル領域ＣＲ”と称する。
また、ゲート配線ＧＬが配設される領域を”ゲート配線
領域ＧＲ”と称する。
【００３９】＜1-1.セル領域の構成と動作＞図３は、セ
ル領域ＣＲ内のＣ１−Ｃ１切断線（図２）に沿った装置
１０１の断面を示す断面斜視図である。図３には、２本
のユニットセルが描かれている。図３に示すように、装
置１０１では、高濃度のｐ型不純物を含むｐ+コレクタ
層１の上に、高濃度のｎ型不純物を含んだｎ+バッファ
層２が形成されており、更に、このｎ+バッファ層２の
上に、低濃度のｎ型不純物を含んだｎ-半導体層３が形
成されている。
ル領域ＣＲ内のＣ１−Ｃ１切断線（図２）に沿った装置
１０１の断面を示す断面斜視図である。図３には、２本
のユニットセルが描かれている。図３に示すように、装
置１０１では、高濃度のｐ型不純物を含むｐ+コレクタ
層１の上に、高濃度のｎ型不純物を含んだｎ+バッファ
層２が形成されており、更に、このｎ+バッファ層２の
上に、低濃度のｎ型不純物を含んだｎ-半導体層３が形
成されている。
【００４０】また、このｎ-半導体層３の上にはｐ型の
不純物を導入することによりｐベース層４が形成されて
いる。更に、ｐベース層４の上主面には、高濃度のｎ型
不純物を選択的に導入することによって、ｎ+エミッタ
層５が選択的に形成されている。これらの５つの半導体
層によって、２つの主面を有する平板状の半導体基体２
００が構成されている。
不純物を導入することによりｐベース層４が形成されて
いる。更に、ｐベース層４の上主面には、高濃度のｎ型
不純物を選択的に導入することによって、ｎ+エミッタ
層５が選択的に形成されている。これらの５つの半導体
層によって、２つの主面を有する平板状の半導体基体２
００が構成されている。
【００４１】この半導体基体２００の上主面（ｐベース
層４が形成される側の主面）には、溝（トレンチ）７
が、ｎ+エミッタ層５およびｐベース層４を貫通し、ｎ-
半導体層３にまで達するように形成されている。この溝
７は、ユニットセルごとに１本ずつ形成されており、し
かも、互いに平行に配列するストライプ状に形成されて
いる。溝７の内壁面には、ゲート絶縁膜８が形成されて
おり、その内側にはゲート電極（トレンチゲート）１０
が埋め込まれている。ゲート電極１０に対向し、しかも
ｎ+エミッタ層５とｎ-半導体層３とに挟まれたｐベース
層４の帯状の領域が、チャネル領域６として機能する。
層４が形成される側の主面）には、溝（トレンチ）７
が、ｎ+エミッタ層５およびｐベース層４を貫通し、ｎ-
半導体層３にまで達するように形成されている。この溝
７は、ユニットセルごとに１本ずつ形成されており、し
かも、互いに平行に配列するストライプ状に形成されて
いる。溝７の内壁面には、ゲート絶縁膜８が形成されて
おり、その内側にはゲート電極（トレンチゲート）１０
が埋め込まれている。ゲート電極１０に対向し、しかも
ｎ+エミッタ層５とｎ-半導体層３とに挟まれたｐベース
層４の帯状の領域が、チャネル領域６として機能する。
【００４２】ｎ+エミッタ層５は、隣合う２つの溝７に
挟まれたｐベース層４の上主面に梯子状に露出するよう
に形成されている。すなわち、ｎ+エミッタ層５は、隣
合う２つの溝７の側壁に接触して帯状に延びた２本の帯
状部分と、これら２本の帯状部分の間を部分的に（図３
のＣ２−Ｃ２切断線に沿って）接続する横木（クロスバ
ー）部分とを有している。したがって、Ｃ２−Ｃ２切断
線に沿った断面では、ｎ+エミッタ層５は、半導体基体
２００の上面に沿って、隣合う２つの溝７を連結してい
る（図示を略する）。
挟まれたｐベース層４の上主面に梯子状に露出するよう
に形成されている。すなわち、ｎ+エミッタ層５は、隣
合う２つの溝７の側壁に接触して帯状に延びた２本の帯
状部分と、これら２本の帯状部分の間を部分的に（図３
のＣ２−Ｃ２切断線に沿って）接続する横木（クロスバ
ー）部分とを有している。したがって、Ｃ２−Ｃ２切断
線に沿った断面では、ｎ+エミッタ層５は、半導体基体
２００の上面に沿って、隣合う２つの溝７を連結してい
る（図示を略する）。
【００４３】半導体基体２００の上主面には、ゲート電
極１０を覆うように、絶縁層９が選択的に形成されてい
る。さらに、絶縁層９はエミッタ電極１１によって覆わ
れている。絶縁層９には、隣合う２つの溝７に挟まれた
領域において、帯状に開口するコンタクトホールＣＨが
形成されている。そして、このコンタクトホールＣＨを
通して、エミッタ電極１１は、ｎ+エミッタ層５とｐベ
ース層４との双方に接続されている。
極１０を覆うように、絶縁層９が選択的に形成されてい
る。さらに、絶縁層９はエミッタ電極１１によって覆わ
れている。絶縁層９には、隣合う２つの溝７に挟まれた
領域において、帯状に開口するコンタクトホールＣＨが
形成されている。そして、このコンタクトホールＣＨを
通して、エミッタ電極１１は、ｎ+エミッタ層５とｐベ
ース層４との双方に接続されている。
【００４４】一方、半導体基体２００の下主面、すなわ
ちｐ+コレクタ層１が露出する側の主面には、コレクタ
電極１２が形成されている。コレクタ電極１２は、エミ
ッタ電極１１とともに、コレクタ電流（主電流）の経路
として機能する一対の主電極を構成する。
ちｐ+コレクタ層１が露出する側の主面には、コレクタ
電極１２が形成されている。コレクタ電極１２は、エミ
ッタ電極１１とともに、コレクタ電流（主電流）の経路
として機能する一対の主電極を構成する。
【００４５】半導体基体２００の構成材料がシリコンを
主成分とする代表例では、ゲート絶縁膜８は、好ましく
はシリコンの熱酸化膜、すなわちＳｉＯ2で構成され
る。また、溝７およびゲート配線ＧＬは、不純物がドー
プされたポリシリコンで構成されるのが望ましい。さら
に、絶縁層９は、望ましくは、ＢＰＳＧすなわちボロン
とリンを含有したシリケートガラスで構成される。ま
た、エミッタ電極１１およびゲートパッドＧＰは、Ａｌ
−ＳｉすなわちＳｉを含有するアルミニウムで構成され
るのが望ましく、コレクタ電極１２は、好ましくはＡｌ
ＭｏＮｉＡｕ合金で構成される。
主成分とする代表例では、ゲート絶縁膜８は、好ましく
はシリコンの熱酸化膜、すなわちＳｉＯ2で構成され
る。また、溝７およびゲート配線ＧＬは、不純物がドー
プされたポリシリコンで構成されるのが望ましい。さら
に、絶縁層９は、望ましくは、ＢＰＳＧすなわちボロン
とリンを含有したシリケートガラスで構成される。ま
た、エミッタ電極１１およびゲートパッドＧＰは、Ａｌ
−ＳｉすなわちＳｉを含有するアルミニウムで構成され
るのが望ましく、コレクタ電極１２は、好ましくはＡｌ
ＭｏＮｉＡｕ合金で構成される。
【００４６】この装置１０１を使用するには、まず、外
部電源を接続することによって、コレクタ電極１２とエ
ミッタ電極１１との間に、正のコレクタ電圧ＶCEが印加
される。この状態で、ゲート電極１０とエミッタ電極１
１の間に、所定のゲート閾電圧ＶGE(th)を超える正のゲ
ート電圧ＶGEを印加する（すなわち、ゲートをオンす
る）と、ｐ型のチャネル領域６が、ｎ型へと反転するこ
とにより、チャネル領域６にｎ型のチャネルが形成され
る。その結果、エミッタ電極１１からｎ+エミッタ層５
を経由した電子がｎ-半導体層３へ注入される。
部電源を接続することによって、コレクタ電極１２とエ
ミッタ電極１１との間に、正のコレクタ電圧ＶCEが印加
される。この状態で、ゲート電極１０とエミッタ電極１
１の間に、所定のゲート閾電圧ＶGE(th)を超える正のゲ
ート電圧ＶGEを印加する（すなわち、ゲートをオンす
る）と、ｐ型のチャネル領域６が、ｎ型へと反転するこ
とにより、チャネル領域６にｎ型のチャネルが形成され
る。その結果、エミッタ電極１１からｎ+エミッタ層５
を経由した電子がｎ-半導体層３へ注入される。
【００４７】この注入された電子により、ｐ+コレクタ
層１とｎ-半導体層３（ｎ+バッファ層２を含む）との間
が順バイアスされるので、ｐ+コレクタ層１からｎ-半導
体層３へとホールが注入される。その結果、ｎ-半導体
層３の抵抗が大幅に低下するので、コレクタ電極１２か
らエミッタ電極１１へと大きなコレクタ電流（主電流）
が流れる。すなわち、エミッタ電極１１とコレクタ電極
１２の間が、導通状態（オン状態）となる。
層１とｎ-半導体層３（ｎ+バッファ層２を含む）との間
が順バイアスされるので、ｐ+コレクタ層１からｎ-半導
体層３へとホールが注入される。その結果、ｎ-半導体
層３の抵抗が大幅に低下するので、コレクタ電極１２か
らエミッタ電極１１へと大きなコレクタ電流（主電流）
が流れる。すなわち、エミッタ電極１１とコレクタ電極
１２の間が、導通状態（オン状態）となる。
【００４８】このときのエミッタ電極１１とコレクタ電
極１２の間の抵抗および電圧は、それぞれ、オン抵抗お
よびオン電圧ＶCE(sat)と称される。上記したように、
装置１０１では、ｐ+コレクタ層１からホールが注入さ
れるために、ｎ-半導体層３の抵抗が低くなっており、
そのことによって、低いオン抵抗、すなわち低いオン電
圧ＶCE(sat)が実現する。
極１２の間の抵抗および電圧は、それぞれ、オン抵抗お
よびオン電圧ＶCE(sat)と称される。上記したように、
装置１０１では、ｐ+コレクタ層１からホールが注入さ
れるために、ｎ-半導体層３の抵抗が低くなっており、
そのことによって、低いオン抵抗、すなわち低いオン電
圧ＶCE(sat)が実現する。
【００４９】つぎに、ゲート電圧ＶGEをゼロあるいは負
（逆バイアス）の値に戻す（ゲートをオフする）と、チ
ャネル領域６に形成されたチャネルは消滅し、チャネル
領域６は本来のｐ型の導電形式へ復帰する。その結果、
エミッタ電極７２からの電子の注入が止まるので、ｐ+
コレクタ層１からのホールの注入も停止する。
（逆バイアス）の値に戻す（ゲートをオフする）と、チ
ャネル領域６に形成されたチャネルは消滅し、チャネル
領域６は本来のｐ型の導電形式へ復帰する。その結果、
エミッタ電極７２からの電子の注入が止まるので、ｐ+
コレクタ層１からのホールの注入も停止する。
【００５０】その後、ｎ-半導体層３（およびｎ+バッフ
ァ層２）に溜まっていた電子とホールは、それぞれコレ
クタ電極１２およびエミッタ電極１１へと回収される
か、または互いに再結合することによって消滅する。そ
の結果、エミッタ電極１１とコレクタ電極１２の間は、
電流が流れない遮断状態（オフ状態）となる。
ァ層２）に溜まっていた電子とホールは、それぞれコレ
クタ電極１２およびエミッタ電極１１へと回収される
か、または互いに再結合することによって消滅する。そ
の結果、エミッタ電極１１とコレクタ電極１２の間は、
電流が流れない遮断状態（オフ状態）となる。
【００５１】装置１０１では、ｎ+エミッタ層５が溝７
に挟まれた半導体基体２００の上主面に梯子状に露出す
るので、コンタクトホールＣＨの位置（図３における２
点鎖線）がずれても、ｐベース層４およびｎ+エミッタ
層５とエミッタ電極１１との間の電気的接触が、つねに
保証される。このため、コンタクトホールＣＨのマスク
の位置ずれを考慮した冗長設計を必要としないので、ユ
ニットセルの微細化が行い易いという利点がある。
に挟まれた半導体基体２００の上主面に梯子状に露出す
るので、コンタクトホールＣＨの位置（図３における２
点鎖線）がずれても、ｐベース層４およびｎ+エミッタ
層５とエミッタ電極１１との間の電気的接触が、つねに
保証される。このため、コンタクトホールＣＨのマスク
の位置ずれを考慮した冗長設計を必要としないので、ユ
ニットセルの微細化が行い易いという利点がある。
【００５２】＜1-2.セル領域とゲート配線領域との境界
付近の構成と動作＞図４、図５、および図１は、装置１
０１のセル領域ＣＲとゲート配線領域ＧＲとの間の境界
付近の構成を示す断面図である。これらの中で、図４
は、図２におけるＣ３−Ｃ３切断線付近の半導体基体２
００の上主面を示す断面図、図５は、Ｃ３−Ｃ３切断線
に沿った断面図、そして、図１は、Ｃ４−Ｃ４切断線に
沿った断面図である。
付近の構成と動作＞図４、図５、および図１は、装置１
０１のセル領域ＣＲとゲート配線領域ＧＲとの間の境界
付近の構成を示す断面図である。これらの中で、図４
は、図２におけるＣ３−Ｃ３切断線付近の半導体基体２
００の上主面を示す断面図、図５は、Ｃ３−Ｃ３切断線
に沿った断面図、そして、図１は、Ｃ４−Ｃ４切断線に
沿った断面図である。
【００５３】図４あるいは図１に示すように、セル領域
ＣＲでは、ユニットセルが一定の間隔Ｗcelをもって平
行に配列している。そして、コンタクトホールＣＨが、
セル領域ＣＲにおいては、各ユニットセルごとに、幅Ｗ
chを有する帯状に形成されている。
ＣＲでは、ユニットセルが一定の間隔Ｗcelをもって平
行に配列している。そして、コンタクトホールＣＨが、
セル領域ＣＲにおいては、各ユニットセルごとに、幅Ｗ
chを有する帯状に形成されている。
【００５４】一方、ゲート配線領域ＧＲでは、半導体基
体２００の上主面の上に、絶縁膜１６を介してゲート配
線ＧＬが配設されている。そして、ゲート配線ＧＬの直
下の領域を含むｎ-半導体層３の上主面部分には、ｐ半
導体層１３が選択的に形成されている。しかも、ｐ半導
体層１３は、ｐベース層４よりも深く形成されている。
体２００の上主面の上に、絶縁膜１６を介してゲート配
線ＧＬが配設されている。そして、ゲート配線ＧＬの直
下の領域を含むｎ-半導体層３の上主面部分には、ｐ半
導体層１３が選択的に形成されている。しかも、ｐ半導
体層１３は、ｐベース層４よりも深く形成されている。
【００５５】図４および図５に示すように、ユニットセ
ルの長手方向には、セル領域ＣＲとゲート配線領域ＧＲ
との境界が存在する。また、図１に示すように、ユニッ
トセルの配列方向にも、同様に境界が存在する。すなわ
ち、セル領域ＣＲは、ゲート配線領域ＧＲによって包囲
されている。そして、ゲート配線領域ＧＲに付随するｐ
半導体層１３も、同様にセル領域ＣＲを包囲するように
形成されている。
ルの長手方向には、セル領域ＣＲとゲート配線領域ＧＲ
との境界が存在する。また、図１に示すように、ユニッ
トセルの配列方向にも、同様に境界が存在する。すなわ
ち、セル領域ＣＲは、ゲート配線領域ＧＲによって包囲
されている。そして、ゲート配線領域ＧＲに付随するｐ
半導体層１３も、同様にセル領域ＣＲを包囲するように
形成されている。
【００５６】ｐ半導体層１３は、ｐ型不純物を選択的に
拡散することによって形成されており、その端部の断面
形状は、サイド拡散（横方向拡散）のために、弧状に湾
曲している。したがって、セル領域ＣＲには、サイド拡
散によって形成されたｐ半導体層１３の端部、すなわち
サイド拡散領域ＳＤが隣接している。
拡散することによって形成されており、その端部の断面
形状は、サイド拡散（横方向拡散）のために、弧状に湾
曲している。したがって、セル領域ＣＲには、サイド拡
散によって形成されたｐ半導体層１３の端部、すなわち
サイド拡散領域ＳＤが隣接している。
【００５７】図１に示すように、ユニットセルの配列方
向の端部に位置するサイド拡散領域ＳＤの上面（半導体
基体２００の上主面に含まれる表面）に、コンタクトホ
ールＣＨが形成されている。さらに、サイド拡散領域Ｓ
Ｄに隣接するｐベース層４の上面にも、サイド拡散領域
ＳＤから一定距離以内の領域であるマージン領域ＭＲに
おいて、コンタクトホールＣＨが形成されている。
向の端部に位置するサイド拡散領域ＳＤの上面（半導体
基体２００の上主面に含まれる表面）に、コンタクトホ
ールＣＨが形成されている。さらに、サイド拡散領域Ｓ
Ｄに隣接するｐベース層４の上面にも、サイド拡散領域
ＳＤから一定距離以内の領域であるマージン領域ＭＲに
おいて、コンタクトホールＣＨが形成されている。
【００５８】図４および図５に示すように、ユニットセ
ルの長手方向の端部では、ゲート電極１０がゲート配線
ＧＬへと接続されるために、溝７はｐ半導体層１３を貫
通している。そして、隣合う溝７の間に形成されたコン
タクトホールＣＨが、ｐ半導体層１３に隣接するマージ
ン領域ＭＲの上面からｐ半導体層１３のサイド拡散領域
ＳＤの上面へと及ぶ範囲にまで延長されている。
ルの長手方向の端部では、ゲート電極１０がゲート配線
ＧＬへと接続されるために、溝７はｐ半導体層１３を貫
通している。そして、隣合う溝７の間に形成されたコン
タクトホールＣＨが、ｐ半導体層１３に隣接するマージ
ン領域ＭＲの上面からｐ半導体層１３のサイド拡散領域
ＳＤの上面へと及ぶ範囲にまで延長されている。
【００５９】このように、セル領域ＣＲを包囲するサイ
ド拡散領域ＳＤの上面、およびそれに隣接するマージン
領域ＭＲの上面には、コンタクトホールＣＨが形成され
ている。そして、コンタクトホールＣＨを通じて、サイ
ド拡散領域ＳＤの上面、およびマージン領域ＭＲに相当
するｐベース層４の上面が、エミッタ電極１１に接続さ
れている。また、サイド拡散領域ＳＤおよびマージン領
域ＭＲには、ｎ+エミッタ層５は形成されない。
ド拡散領域ＳＤの上面、およびそれに隣接するマージン
領域ＭＲの上面には、コンタクトホールＣＨが形成され
ている。そして、コンタクトホールＣＨを通じて、サイ
ド拡散領域ＳＤの上面、およびマージン領域ＭＲに相当
するｐベース層４の上面が、エミッタ電極１１に接続さ
れている。また、サイド拡散領域ＳＤおよびマージン領
域ＭＲには、ｎ+エミッタ層５は形成されない。
【００６０】サイド拡散領域ＳＤおよびマージン領域Ｍ
Ｒにおけるこれらの特徴的な構成は、装置１０１のＲＢ
ＳＯＡに関して重要な役割を果たす。例えば、Ｌ負荷が
接続された状態で装置１０１がオン状態からオフ状態へ
と移行する過程等では、図１および図５に示すように、
サイド拡散領域ＳＤとｎ-半導体層３の間の湾曲した境
界面の付近で、ホールＨと電子Ｅの対が発生する。これ
らの中の電子Ｅは、コレクタ電極１２へと向かい、ホー
ルＨはエミッタ電極１１へと向かう。これらのキャリア
が、アバランシェ電流を担う。
Ｒにおけるこれらの特徴的な構成は、装置１０１のＲＢ
ＳＯＡに関して重要な役割を果たす。例えば、Ｌ負荷が
接続された状態で装置１０１がオン状態からオフ状態へ
と移行する過程等では、図１および図５に示すように、
サイド拡散領域ＳＤとｎ-半導体層３の間の湾曲した境
界面の付近で、ホールＨと電子Ｅの対が発生する。これ
らの中の電子Ｅは、コレクタ電極１２へと向かい、ホー
ルＨはエミッタ電極１１へと向かう。これらのキャリア
が、アバランシェ電流を担う。
【００６１】しかしながら、従来装置１５１とは異な
り、サイド拡散領域ＳＤの上面が、コンタクトホールＣ
Ｈを通じてエミッタ電極１１に接続されているので、発
生したホールＨの大半は、サイド拡散領域ＳＤの内部を
通過して、サイド拡散領域ＳＤの上面に接続されたエミ
ッタ電極１１へと速やかに抜けて行く。すなわち、サイ
ド拡散領域ＳＤを通過し、上面に接続されたエミッタ電
極１１へと抜け出る経路が、ホールＨの主要経路とな
る。
り、サイド拡散領域ＳＤの上面が、コンタクトホールＣ
Ｈを通じてエミッタ電極１１に接続されているので、発
生したホールＨの大半は、サイド拡散領域ＳＤの内部を
通過して、サイド拡散領域ＳＤの上面に接続されたエミ
ッタ電極１１へと速やかに抜けて行く。すなわち、サイ
ド拡散領域ＳＤを通過し、上面に接続されたエミッタ電
極１１へと抜け出る経路が、ホールＨの主要経路とな
る。
【００６２】また、主要経路から外れた少数のホールＨ
は、ｐベース層４のｐ半導体層１３に近い領域へと侵入
する。しかしながら、ｐ半導体層１３に隣接するマージ
ン領域ＭＲの上面も、コンタクトホールＣＨを通じてエ
ミッタ電極１１へ接続されているので、ｐベース層４へ
侵入した少数のホールＨも、エミッタ電極１１へと速や
かに排除される。
は、ｐベース層４のｐ半導体層１３に近い領域へと侵入
する。しかしながら、ｐ半導体層１３に隣接するマージ
ン領域ＭＲの上面も、コンタクトホールＣＨを通じてエ
ミッタ電極１１へ接続されているので、ｐベース層４へ
侵入した少数のホールＨも、エミッタ電極１１へと速や
かに排除される。
【００６３】さらに、上述したように、サイド拡散領域
ＳＤおよびマージン領域ＭＲのいずれにも、ｎ+エミッ
タ層５は設けられていない。すなわち、ホールＨが通過
する経路には、ｎ+ エミッタ層５が存在しない。したが
って、これらのサイド拡散領域ＳＤおよびマージン領域
ＭＲを通過するホールＨによって、寄生バイポーラトラ
ンジスタが導通することがない。すなわち、装置のＲＢ
ＳＯＡが向上する。その結果、例えば、Ｌ負荷が接続さ
れた状態で装置１０１がオン状態からオフ状態へと転じ
る際に、装置の破壊が発生し難くなる。
ＳＤおよびマージン領域ＭＲのいずれにも、ｎ+エミッ
タ層５は設けられていない。すなわち、ホールＨが通過
する経路には、ｎ+ エミッタ層５が存在しない。したが
って、これらのサイド拡散領域ＳＤおよびマージン領域
ＭＲを通過するホールＨによって、寄生バイポーラトラ
ンジスタが導通することがない。すなわち、装置のＲＢ
ＳＯＡが向上する。その結果、例えば、Ｌ負荷が接続さ
れた状態で装置１０１がオン状態からオフ状態へと転じ
る際に、装置の破壊が発生し難くなる。
【００６４】マージン領域ＭＲの幅は、略５０μｍあれ
ば十分である。ｐベース層４へ侵入したホールＨの経路
は、サイド拡散領域ＳＤの境界面から５０μｍ以内の領
域に収まる。したがって、幅が略５０μｍあれば、マー
ジン領域ＭＲは、殆どすべてのホールＨの経路をカバー
し得る。また、５０μｍを超えて不必要に大きくマージ
ン領域ＭＲの幅を設定するのは、装置１０１の有効面積
を削減することにつながるので、望ましくない。
ば十分である。ｐベース層４へ侵入したホールＨの経路
は、サイド拡散領域ＳＤの境界面から５０μｍ以内の領
域に収まる。したがって、幅が略５０μｍあれば、マー
ジン領域ＭＲは、殆どすべてのホールＨの経路をカバー
し得る。また、５０μｍを超えて不必要に大きくマージ
ン領域ＭＲの幅を設定するのは、装置１０１の有効面積
を削減することにつながるので、望ましくない。
【００６５】図２において、ユニットセルの長さ、すな
わちセル長Ｌｃは、代表的には、１〜２ｍｍ程度に設定
される。したがって、マージン領域ＭＲの幅が５０μｍ
を超えると、ユニットセルの両端において、総計１００
μｍを超える無効領域が発生することになる。すなわ
ち、有効面積が５％〜１０％以上削減される結果とな
る。この割合の大きさは、実用上の許容限界といえる。
このように、装置１０１の有効面積を、実用的な範囲に
確保する意味では、マージン領域ＭＲの幅は、略５０μ
ｍを上限とするのが望ましい。
わちセル長Ｌｃは、代表的には、１〜２ｍｍ程度に設定
される。したがって、マージン領域ＭＲの幅が５０μｍ
を超えると、ユニットセルの両端において、総計１００
μｍを超える無効領域が発生することになる。すなわ
ち、有効面積が５％〜１０％以上削減される結果とな
る。この割合の大きさは、実用上の許容限界といえる。
このように、装置１０１の有効面積を、実用的な範囲に
確保する意味では、マージン領域ＭＲの幅は、略５０μ
ｍを上限とするのが望ましい。
【００６６】また、マージン領域ＭＲの幅は、０〜略５
０μｍの範囲で大きいほど、主要経路から外れたホール
Ｈをカバーする割合が高まり、それにともなって、寄生
バイポーラトランジスタの導通を抑える効果が高まる。
ただし、マージン領域ＭＲの幅が０であるとき、すなわ
ちマージン領域ＭＲが設けられないときでも、ホールＨ
の主要経路はサイド拡散領域ＳＤの中に存在するため
に、寄生バイポーラトランジスタの導通を抑える効果
は、相当程度に得られる。
０μｍの範囲で大きいほど、主要経路から外れたホール
Ｈをカバーする割合が高まり、それにともなって、寄生
バイポーラトランジスタの導通を抑える効果が高まる。
ただし、マージン領域ＭＲの幅が０であるとき、すなわ
ちマージン領域ＭＲが設けられないときでも、ホールＨ
の主要経路はサイド拡散領域ＳＤの中に存在するため
に、寄生バイポーラトランジスタの導通を抑える効果
は、相当程度に得られる。
【００６７】上述したように、装置１０１では、複数の
溝７が一定の間隔Ｗcelをもって平行に配列されてい
る。このことは、複数の溝７の中の一部の底部に電界が
集中することを防止する。しかも、間隔Ｗcelは、各溝
７の底部の付近の電界を十分に弱める程度に狭く（例え
ば３μｍ〜５μｍ程度に）設定される。さらに、図示を
略するが、従来装置１５１と同様に、半導体基体２００
の上主面の外周に沿ったゲート配線ＧＬの外側には、ガ
ードリングが設けられている。
溝７が一定の間隔Ｗcelをもって平行に配列されてい
る。このことは、複数の溝７の中の一部の底部に電界が
集中することを防止する。しかも、間隔Ｗcelは、各溝
７の底部の付近の電界を十分に弱める程度に狭く（例え
ば３μｍ〜５μｍ程度に）設定される。さらに、図示を
略するが、従来装置１５１と同様に、半導体基体２００
の上主面の外周に沿ったゲート配線ＧＬの外側には、ガ
ードリングが設けられている。
【００６８】このため、アバランシェ電流は、図１およ
び図５に示した領域、すなわち、セル領域ＣＲに面する
サイド拡散領域ＳＤとｎ-半導体層３の境界付近の領域
でのみ発生する。そして、この領域で発生したアバラン
シェ電流が、寄生バイポーラトランジスタの導通をもた
らさないので、装置１０１全体として、寄生バイポーラ
トランジスタの導通が抑制される。すなわち、サイド拡
散領域ＳＤおよびマージン領域ＭＲにおける特徴的な構
成が、装置１０１のＲＢＳＯＡの向上に効果的にむすび
つく。
び図５に示した領域、すなわち、セル領域ＣＲに面する
サイド拡散領域ＳＤとｎ-半導体層３の境界付近の領域
でのみ発生する。そして、この領域で発生したアバラン
シェ電流が、寄生バイポーラトランジスタの導通をもた
らさないので、装置１０１全体として、寄生バイポーラ
トランジスタの導通が抑制される。すなわち、サイド拡
散領域ＳＤおよびマージン領域ＭＲにおける特徴的な構
成が、装置１０１のＲＢＳＯＡの向上に効果的にむすび
つく。
【００６９】また、上述したように、ｎ+エミッタ層５
が半導体基体２００の上主面に梯子状に露出すること
は、ユニットセルの微細化に寄与する。すなわち、間隔
Ｗcelをより一層狭く設定することが可能となる。この
ことは、サイド拡散領域ＳＤ以外の部位におけるアバラ
ンシェ電流の発生をさらに抑制する。したがって、装置
１０１のＲＢＳＯＡがさらに効果的に改善される。
が半導体基体２００の上主面に梯子状に露出すること
は、ユニットセルの微細化に寄与する。すなわち、間隔
Ｗcelをより一層狭く設定することが可能となる。この
ことは、サイド拡散領域ＳＤ以外の部位におけるアバラ
ンシェ電流の発生をさらに抑制する。したがって、装置
１０１のＲＢＳＯＡがさらに効果的に改善される。
【００７０】＜1-3.製造方法＞つぎに、装置１０１の製
造方法について説明する。図６〜図１７は、装置１０１
の好ましい製造方法の例を示す製造工程図である。装置
１０１を製造するには、まず、図６に示すように、半導
体基体２００のもとになる平板状の半導体基体２０を形
成する。
造方法について説明する。図６〜図１７は、装置１０１
の好ましい製造方法の例を示す製造工程図である。装置
１０１を製造するには、まず、図６に示すように、半導
体基体２００のもとになる平板状の半導体基体２０を形
成する。
【００７１】半導体基体２０は、例えば、ｐ+コレクタ
層１に相当するｐ型シリコン基板をまず準備し、その
後、その一方主面の上に、ｎ+バッファ層２およびｎ-半
導体層３を、エピタキシャル成長法によって順次積層す
ることによって、形成される。不純物濃度の異なるｎ+
バッファ層２とｎ-半導体層３は、エピタキシャル成長
の過程で導入される不純物の量を、段階的に変化させる
ことによって得られる。
層１に相当するｐ型シリコン基板をまず準備し、その
後、その一方主面の上に、ｎ+バッファ層２およびｎ-半
導体層３を、エピタキシャル成長法によって順次積層す
ることによって、形成される。不純物濃度の異なるｎ+
バッファ層２とｎ-半導体層３は、エピタキシャル成長
の過程で導入される不純物の量を、段階的に変化させる
ことによって得られる。
【００７２】つぎに、図７に示すように、ｎ-半導体層
３の上に、形成すべきｐ半導体層１３に対応したパター
ン形状を有する遮蔽体４１を形成する。そして、遮蔽体
４１をマスクとして用いて、ｐ型不純物を選択的に注入
し、その後アニールを施すことによってｐ型不純物を拡
散する。その結果、ｎ-半導体層３の上面にｐ半導体層
１３が選択的に形成される。
３の上に、形成すべきｐ半導体層１３に対応したパター
ン形状を有する遮蔽体４１を形成する。そして、遮蔽体
４１をマスクとして用いて、ｐ型不純物を選択的に注入
し、その後アニールを施すことによってｐ型不純物を拡
散する。その結果、ｎ-半導体層３の上面にｐ半導体層
１３が選択的に形成される。
【００７３】つぎに、図８に示すように、ｎ-半導体層
３の上に、形成すべきｐベース層４に対応したパターン
形状を有する遮蔽体４２を形成する。そして、遮蔽体４
２をマスクとして用いて、ｐ型不純物を選択的に注入す
る。その後、遮蔽体４２を除去した後に、アニールを施
すことによってｐ型不純物を拡散させる。その結果、ｎ
-半導体層３の上面にｐベース層４が選択的に形成され
る。ｐベース層４はｐ半導体層１３と連続するように形
成され、しかも、ｐ半導体層１３よりも浅く形成され
る。
３の上に、形成すべきｐベース層４に対応したパターン
形状を有する遮蔽体４２を形成する。そして、遮蔽体４
２をマスクとして用いて、ｐ型不純物を選択的に注入す
る。その後、遮蔽体４２を除去した後に、アニールを施
すことによってｐ型不純物を拡散させる。その結果、ｎ
-半導体層３の上面にｐベース層４が選択的に形成され
る。ｐベース層４はｐ半導体層１３と連続するように形
成され、しかも、ｐ半導体層１３よりも浅く形成され
る。
【００７４】つぎに、図９に示すように、形成すべきｎ
+エミッタ層５に対応した開口部をｐベース層４の上に
有する遮蔽体４３を形成する。遮蔽体４３のパターン形
状は、リソグラフィを用いた周知の転写技術によって容
易に得られる。そして、遮蔽体４３をマスクとして用い
て、ｎ型不純物を選択的に注入する。
+エミッタ層５に対応した開口部をｐベース層４の上に
有する遮蔽体４３を形成する。遮蔽体４３のパターン形
状は、リソグラフィを用いた周知の転写技術によって容
易に得られる。そして、遮蔽体４３をマスクとして用い
て、ｎ型不純物を選択的に注入する。
【００７５】その後、遮蔽体４３を除去した後に、アニ
ールを施すことによってｎ型不純物を拡散する。その結
果、ｐベース層４の上面にｎ+エミッタ層５が選択的に
形成される。ｎ+エミッタ層５は、ｐ半導体層１３のサ
イド拡散領域から一定程度離れた領域にのみ形成され
る。
ールを施すことによってｎ型不純物を拡散する。その結
果、ｐベース層４の上面にｎ+エミッタ層５が選択的に
形成される。ｎ+エミッタ層５は、ｐ半導体層１３のサ
イド拡散領域から一定程度離れた領域にのみ形成され
る。
【００７６】つぎに、図１０に示すように、半導体基体
２０の上主面全体に酸化膜（ＳｉＯ2）を形成し、この
酸化膜をパターニングすることによって遮蔽体４４を得
る。遮蔽体４４は、ｎ+エミッタ層５の上面に選択的に
開口するように、パターニングされている。また、図１
０に示すように、遮蔽体４４の複数の開口部の一部は、
ｎ+エミッタ層５が存在しない、サイド拡散領域の付近
の領域に、開口していても支障はない。そして、この遮
蔽体４４をマスクとして用いて、ＲＩＥ（Reactive Ion
Etching）を実行することにより、半導体基体２０の上
面からｐベース層４を貫通しｎ-半導体層３へと達する
溝７を形成する。その後、遮蔽体４４は除去される。
２０の上主面全体に酸化膜（ＳｉＯ2）を形成し、この
酸化膜をパターニングすることによって遮蔽体４４を得
る。遮蔽体４４は、ｎ+エミッタ層５の上面に選択的に
開口するように、パターニングされている。また、図１
０に示すように、遮蔽体４４の複数の開口部の一部は、
ｎ+エミッタ層５が存在しない、サイド拡散領域の付近
の領域に、開口していても支障はない。そして、この遮
蔽体４４をマスクとして用いて、ＲＩＥ（Reactive Ion
Etching）を実行することにより、半導体基体２０の上
面からｐベース層４を貫通しｎ-半導体層３へと達する
溝７を形成する。その後、遮蔽体４４は除去される。
【００７７】つぎに、図１１に示すように、溝７を含む
半導体基体２０の表面に、熱酸化によって酸化膜２１を
形成する。その後、酸化膜２１の表面に、例えば不純物
がドープされたポリシリコン２２を堆積する。その結
果、ポリシリコン２２は、溝７を埋め尽くすとともに、
半導体基体２０の上主面全体にわたって層状に堆積す
る。
半導体基体２０の表面に、熱酸化によって酸化膜２１を
形成する。その後、酸化膜２１の表面に、例えば不純物
がドープされたポリシリコン２２を堆積する。その結
果、ポリシリコン２２は、溝７を埋め尽くすとともに、
半導体基体２０の上主面全体にわたって層状に堆積す
る。
【００７８】つぎに、図１２に示すように、ｐ半導体層
１３の上面のゲート配線ＧＬを配設すべき領域に、選択
的に遮蔽体４５を形成する。
１３の上面のゲート配線ＧＬを配設すべき領域に、選択
的に遮蔽体４５を形成する。
【００７９】その後、図１３に示すように、遮蔽体４５
をマスクとして用いて、ポリシリコン２２を選択的に除
去する。その結果、ポリシリコン２２は、遮蔽体４５で
覆われた領域と、溝７の中に埋め込まれた部分とを残し
て除去される。遮蔽体４５で覆われた部分はゲート配線
ＧＬとなり、溝７に埋め込まれた部分は、ゲート電極１
０となる。
をマスクとして用いて、ポリシリコン２２を選択的に除
去する。その結果、ポリシリコン２２は、遮蔽体４５で
覆われた領域と、溝７の中に埋め込まれた部分とを残し
て除去される。遮蔽体４５で覆われた部分はゲート配線
ＧＬとなり、溝７に埋め込まれた部分は、ゲート電極１
０となる。
【００８０】つぎに、図１４に示すように、ゲート電極
１０およびゲート配線ＧＬを含む上面全体を覆うよう
に、絶縁層２３を堆積する。この絶縁層２３は絶縁層９
のもとになるものであり、絶縁層９と同一の材料で構成
される。
１０およびゲート配線ＧＬを含む上面全体を覆うよう
に、絶縁層２３を堆積する。この絶縁層２３は絶縁層９
のもとになるものであり、絶縁層９と同一の材料で構成
される。
【００８１】つぎに、図１５に示すように、ゲート電極
１０の上の部分、およびゲート配線ＧＬの上の部分を残
すように、絶縁層２３を選択的に除去することによっ
て、絶縁層９を形成する。その結果、隣合う溝７に挟ま
れた領域の上面、ｐ半導体層１３のサイド拡散領域の上
面、および、ｐ半導体層１３のサイド拡散領域に近いｐ
ベース層４内の領域の上面に、コンタクトホールが形成
される。
１０の上の部分、およびゲート配線ＧＬの上の部分を残
すように、絶縁層２３を選択的に除去することによっ
て、絶縁層９を形成する。その結果、隣合う溝７に挟ま
れた領域の上面、ｐ半導体層１３のサイド拡散領域の上
面、および、ｐ半導体層１３のサイド拡散領域に近いｐ
ベース層４内の領域の上面に、コンタクトホールが形成
される。
【００８２】つぎに、図１６に示すように、半導体基体
２０の露出面、および絶縁層９の上面を覆うように、例
えばＡｌ−Ｓｉを堆積することによって、エミッタ電極
１１を形成する。その結果、エミッタ電極１１は、絶縁
層９が有するコンタクトホールを通じて、半導体基体２
０の上面に選択的に接続される。
２０の露出面、および絶縁層９の上面を覆うように、例
えばＡｌ−Ｓｉを堆積することによって、エミッタ電極
１１を形成する。その結果、エミッタ電極１１は、絶縁
層９が有するコンタクトホールを通じて、半導体基体２
０の上面に選択的に接続される。
【００８３】つぎに、図１７に示すように、半導体基体
２０の下主面、すなわちｐ+コレクタ層１の露出面に、
例えばＡｌＭｏＮｉＡｕ合金を堆積することによって、
コレクタ電極１２を形成する。
２０の下主面、すなわちｐ+コレクタ層１の露出面に、
例えばＡｌＭｏＮｉＡｕ合金を堆積することによって、
コレクタ電極１２を形成する。
【００８４】以上のように、堆積工程、ならびに不純物
の注入および拡散工程を主体とする通常のウェハプロセ
スを、組み合わせて用いることによって、装置１０１が
容易に製造される。
の注入および拡散工程を主体とする通常のウェハプロセ
スを、組み合わせて用いることによって、装置１０１が
容易に製造される。
【００８５】＜2.実施の形態２＞図１８は、実施の形態
２の絶縁ゲート型半導体装置の断面図である。この装置
１０２の上面は、装置１０１と同様に、図２の平面図で
表される。そして、図１８は、図２のＣ４−Ｃ４切断線
に沿った断面図に相当する。
２の絶縁ゲート型半導体装置の断面図である。この装置
１０２の上面は、装置１０１と同様に、図２の平面図で
表される。そして、図１８は、図２のＣ４−Ｃ４切断線
に沿った断面図に相当する。
【００８６】図１８に示すように、装置１０２では、溝
７がｐ半導体層１３にも形成されている点が、装置１０
１とは特徴的に異なっている。すなわち、一定の間隔Ｗ
celをもって平行に配列する複数の溝７の中で、配列方
向の端部に位置する一部の溝７が、ｐ半導体層１３の中
にまで形成されている。図１８には、ｐ半導体層１３に
位置する溝７が１本である例を示しているが、一般には
複数本であってもよい。
７がｐ半導体層１３にも形成されている点が、装置１０
１とは特徴的に異なっている。すなわち、一定の間隔Ｗ
celをもって平行に配列する複数の溝７の中で、配列方
向の端部に位置する一部の溝７が、ｐ半導体層１３の中
にまで形成されている。図１８には、ｐ半導体層１３に
位置する溝７が１本である例を示しているが、一般には
複数本であってもよい。
【００８７】サイド拡散領域ＳＤおよびマージン領域Ｍ
Ｒの上面に、コンタクトホールＣＨが形成されるととも
に、これらのサイド拡散領域ＳＤおよびマージン領域Ｍ
Ｒのいずれにも、ｎ+エミッタ層５が形成されない点
は、装置１０１と同様である。このため、寄生バイポー
ラトランジスタの導通が抑制され、装置のＲＢＳＯＡが
向上するという利点は、装置１０１と同様に得られる。
Ｒの上面に、コンタクトホールＣＨが形成されるととも
に、これらのサイド拡散領域ＳＤおよびマージン領域Ｍ
Ｒのいずれにも、ｎ+エミッタ層５が形成されない点
は、装置１０１と同様である。このため、寄生バイポー
ラトランジスタの導通が抑制され、装置のＲＢＳＯＡが
向上するという利点は、装置１０１と同様に得られる。
【００８８】同時に、溝７の列の一部がｐ半導体層１３
に重複するように形成されるので、溝７を形成するため
のマスクパターンの位置ずれに由来する溝７の位置ずれ
があっても、サイド拡散領域ＳＤの外にあってサイド拡
散領域ＳＤに最も近い溝７ａとサイド拡散領域ＳＤとの
間の距離は、間隔Ｗcelを超えることがない。すなわ
ち、サイド拡散領域ＳＤと溝７ａとの間の距離が不必要
に長くなることによって、溝７ａの底部に電場が集中
し、この部分でアバランシェ電流が発生するという不具
合を、マスクパターンの位置合わせに高い精度を要する
ことなく、容易に回避することができる。
に重複するように形成されるので、溝７を形成するため
のマスクパターンの位置ずれに由来する溝７の位置ずれ
があっても、サイド拡散領域ＳＤの外にあってサイド拡
散領域ＳＤに最も近い溝７ａとサイド拡散領域ＳＤとの
間の距離は、間隔Ｗcelを超えることがない。すなわ
ち、サイド拡散領域ＳＤと溝７ａとの間の距離が不必要
に長くなることによって、溝７ａの底部に電場が集中
し、この部分でアバランシェ電流が発生するという不具
合を、マスクパターンの位置合わせに高い精度を要する
ことなく、容易に回避することができる。
【００８９】以上のように、装置１０２では、マスクパ
ターンの位置合わせに高い精度を要することなく、装置
のＲＢＳＯＡを効果的に向上させることができる。
ターンの位置合わせに高い精度を要することなく、装置
のＲＢＳＯＡを効果的に向上させることができる。
【００９０】つぎに、装置１０２の製造方法について説
明する。図１９は、装置１０２の製造工程を示す工程図
である。装置１０２を製造するには、まず、図６〜図９
に示した工程を実行する。
明する。図１９は、装置１０２の製造工程を示す工程図
である。装置１０２を製造するには、まず、図６〜図９
に示した工程を実行する。
【００９１】つぎに、図１９に示すように、半導体基体
２０の上主面全体に酸化膜（ＳｉＯ2）を形成し、この
酸化膜をパターニングすることによって遮蔽体４４を得
る。遮蔽体４４は、ｎ+エミッタ層５の上面に選択的に
開口するように、パターニングされている。また、図１
０に示すように、遮蔽体４４の複数の開口部の一部は、
ｐ半導体層１３の上面に開口する。
２０の上主面全体に酸化膜（ＳｉＯ2）を形成し、この
酸化膜をパターニングすることによって遮蔽体４４を得
る。遮蔽体４４は、ｎ+エミッタ層５の上面に選択的に
開口するように、パターニングされている。また、図１
０に示すように、遮蔽体４４の複数の開口部の一部は、
ｐ半導体層１３の上面に開口する。
【００９２】そして、この遮蔽体４４をマスクとして用
いて、ＲＩＥを実行することにより、半導体基体２０の
上面からｐベース層４を貫通しｎ-半導体層３へと達す
る溝７を形成する。その後、遮蔽体４４は除去される。
その後、図１１〜図１７に示した工程を実行することに
よって、装置１０２が完成する。
いて、ＲＩＥを実行することにより、半導体基体２０の
上面からｐベース層４を貫通しｎ-半導体層３へと達す
る溝７を形成する。その後、遮蔽体４４は除去される。
その後、図１１〜図１７に示した工程を実行することに
よって、装置１０２が完成する。
【００９３】以上のように、装置１０１の製造方法と同
様に、堆積工程、ならびに不純物の注入および拡散工程
を主体とする通常のウェハプロセスを、組み合わせて用
いることによって、装置１０２が容易に製造される。
様に、堆積工程、ならびに不純物の注入および拡散工程
を主体とする通常のウェハプロセスを、組み合わせて用
いることによって、装置１０２が容易に製造される。
【００９４】＜3.実施の形態３＞図２０は、実施の形態
３の絶縁ゲート型半導体装置の断面斜視図である。この
装置１０３の上面も、装置１０１、１０２と同様に、図
２の平面図で表される。そして、図２０の断面は、図２
のＣ１−Ｃ１切断線に沿った断面に相当する。
３の絶縁ゲート型半導体装置の断面斜視図である。この
装置１０３の上面も、装置１０１、１０２と同様に、図
２の平面図で表される。そして、図２０の断面は、図２
のＣ１−Ｃ１切断線に沿った断面に相当する。
【００９５】図３に示すように、装置１０３では、半導
体基体２００の上主面の中の、ｎ+エミッタ層５に囲ま
れたｐベース層４の露出面に、ｐベース層４よりも高い
濃度でｐ型不純物を含有するｐ+層１５が形成されてい
る点が、装置１０１の図３に現れる構造とは特徴的に異
なっている。
体基体２００の上主面の中の、ｎ+エミッタ層５に囲ま
れたｐベース層４の露出面に、ｐベース層４よりも高い
濃度でｐ型不純物を含有するｐ+層１５が形成されてい
る点が、装置１０１の図３に現れる構造とは特徴的に異
なっている。
【００９６】図２１、図２２、および図２３は、装置１
０３のセル領域ＣＲとゲート配線領域ＧＲとの間の境界
付近の構成を示す断面図である。これらの中で、図２１
は、図２におけるＣ３−Ｃ３切断線付近の半導体基体２
００の上主面を示す断面図、図２２は、Ｃ３−Ｃ３切断
線に沿った断面図、そして、図２３は、Ｃ４−Ｃ４切断
線に沿った断面図である。
０３のセル領域ＣＲとゲート配線領域ＧＲとの間の境界
付近の構成を示す断面図である。これらの中で、図２１
は、図２におけるＣ３−Ｃ３切断線付近の半導体基体２
００の上主面を示す断面図、図２２は、Ｃ３−Ｃ３切断
線に沿った断面図、そして、図２３は、Ｃ４−Ｃ４切断
線に沿った断面図である。
【００９７】これらの図２１〜図２３に示すように、装
置１０３では、ｎ+エミッタ層５に囲まれたｐベース層
４の露出面だけではなく、ｐベース層４のマージン領域
ＭＲに相当する領域の中の、少なくともコンタクトホー
ルＣＨに囲まれる上面部分、および、サイド拡散領域Ｓ
Ｄの中の、少なくともコンタクトホールＣＨに囲まれる
上面部分にも、ｐ+層１５が形成されている点が、装置
１０１，１０２とは特徴的に異なっている。ｐ+層１５
の不純物濃度は、ｐベース層４およびｐ半導体層１３の
いずれよりも高く設定されている。
置１０３では、ｎ+エミッタ層５に囲まれたｐベース層
４の露出面だけではなく、ｐベース層４のマージン領域
ＭＲに相当する領域の中の、少なくともコンタクトホー
ルＣＨに囲まれる上面部分、および、サイド拡散領域Ｓ
Ｄの中の、少なくともコンタクトホールＣＨに囲まれる
上面部分にも、ｐ+層１５が形成されている点が、装置
１０１，１０２とは特徴的に異なっている。ｐ+層１５
の不純物濃度は、ｐベース層４およびｐ半導体層１３の
いずれよりも高く設定されている。
【００９８】以上のように、装置１０３では、ｐベース
層４およびサイド拡散領域ＳＤの上面において、少なく
ともコンタクトホールＣＨに囲まれる部分に、ｐ+層１
５が形成されている。このため、ｐベース層４およびｐ
半導体層１３は、ともに、不純物濃度の高いｐ+層１５
を介してエミッタ電極１１に接続される。その結果、ｐ
ベース層４とエミッタ電極１１の間、およびｐ半導体層
１３とエミッタ電極１１の間のコンタクト抵抗が低くな
るとともに、それらの間のポテンシャル障壁も低くな
る。
層４およびサイド拡散領域ＳＤの上面において、少なく
ともコンタクトホールＣＨに囲まれる部分に、ｐ+層１
５が形成されている。このため、ｐベース層４およびｐ
半導体層１３は、ともに、不純物濃度の高いｐ+層１５
を介してエミッタ電極１１に接続される。その結果、ｐ
ベース層４とエミッタ電極１１の間、およびｐ半導体層
１３とエミッタ電極１１の間のコンタクト抵抗が低くな
るとともに、それらの間のポテンシャル障壁も低くな
る。
【００９９】このため、ｐベース層４あるいはｐ半導体
層１３へと侵入したホールが、エミッタ電極１１へと抜
け易くなる。その結果、電流が流れ易くなるので、ター
ンオフできる電流の値が高くなる。言い替えると、装置
１０３では、ｐ+層１５が設けられるために、ＲＢＳＯ
Ａが改善されるという利点が得られる。
層１３へと侵入したホールが、エミッタ電極１１へと抜
け易くなる。その結果、電流が流れ易くなるので、ター
ンオフできる電流の値が高くなる。言い替えると、装置
１０３では、ｐ+層１５が設けられるために、ＲＢＳＯ
Ａが改善されるという利点が得られる。
【０１００】なお、サイド拡散領域ＳＤおよびマージン
領域ＭＲの上面に、コンタクトホールＣＨが形成される
とともに、これらのサイド拡散領域ＳＤおよびマージン
領域ＭＲのいずれにも、ｎ+エミッタ層５が形成されな
い点は、装置１０１，１０２と同様である。このため、
寄生バイポーラトランジスタの導通が抑制され、装置の
ＲＢＳＯＡが向上するという利点は、装置１０１，１０
２と同様に得られる。
領域ＭＲの上面に、コンタクトホールＣＨが形成される
とともに、これらのサイド拡散領域ＳＤおよびマージン
領域ＭＲのいずれにも、ｎ+エミッタ層５が形成されな
い点は、装置１０１，１０２と同様である。このため、
寄生バイポーラトランジスタの導通が抑制され、装置の
ＲＢＳＯＡが向上するという利点は、装置１０１，１０
２と同様に得られる。
【０１０１】つぎに、装置１０３のいくつかの好ましい
製造方法について説明する。
製造方法について説明する。
【０１０２】図２４は、製造方法の一例を示す製造工程
図である。この製造方法例では、まず、図６〜図１３の
工程を実行する。その後、図２４に示すように、ゲート
電極１０、ｎ+エミッタ層５、およびゲート配線ＧＬを
覆う遮蔽体４７を形成する。遮蔽体４７は、図１３の工
程後に露出する上面全体に遮蔽体４７の材料を堆積した
後に、パターニングを施すことによって得られる。
図である。この製造方法例では、まず、図６〜図１３の
工程を実行する。その後、図２４に示すように、ゲート
電極１０、ｎ+エミッタ層５、およびゲート配線ＧＬを
覆う遮蔽体４７を形成する。遮蔽体４７は、図１３の工
程後に露出する上面全体に遮蔽体４７の材料を堆積した
後に、パターニングを施すことによって得られる。
【０１０３】遮蔽体４７は、半導体基体２０の上主面の
中で、ｐベース層４のｎ+エミッタ層５に囲まれた領
域、ｐベース層４のマージン領域ＭＲに相当する領域、
および、セル領域ＣＲに面するｐ半導体層１３のサイド
拡散領域ＳＤに、選択的に開口する。言い替えると、遮
蔽体４７は、後続する工程で形成されるコンタクトホー
ルＣＨを包含する領域に、選択的に開口している。
中で、ｐベース層４のｎ+エミッタ層５に囲まれた領
域、ｐベース層４のマージン領域ＭＲに相当する領域、
および、セル領域ＣＲに面するｐ半導体層１３のサイド
拡散領域ＳＤに、選択的に開口する。言い替えると、遮
蔽体４７は、後続する工程で形成されるコンタクトホー
ルＣＨを包含する領域に、選択的に開口している。
【０１０４】つぎに、遮蔽体４７をマスクとして用い
て、ｐ型不純物を半導体基体２０の上主面に選択的に注
入する。その後、遮蔽体４７を除去した後に、アニール
を施すことによって、注入された不純物を拡散させる。
その結果、半導体基体２０の上主面部分に、ｐ+層１５
が選択的に形成される。その後、図１４〜図１７に示し
た工程を実行することによって、装置１０３が得られ
る。
て、ｐ型不純物を半導体基体２０の上主面に選択的に注
入する。その後、遮蔽体４７を除去した後に、アニール
を施すことによって、注入された不純物を拡散させる。
その結果、半導体基体２０の上主面部分に、ｐ+層１５
が選択的に形成される。その後、図１４〜図１７に示し
た工程を実行することによって、装置１０３が得られ
る。
【０１０５】図２５および図２６は、製造方法の別の一
例を示す製造工程図である。この製造方法例では、ま
ず、図６〜図８の工程を実行する。その後、図２５に示
すように、形成すべきｐ+層１５に対応した開口部を有
する遮蔽体４８を、半導体基体２０の上主面に形成す
る。
例を示す製造工程図である。この製造方法例では、ま
ず、図６〜図８の工程を実行する。その後、図２５に示
すように、形成すべきｐ+層１５に対応した開口部を有
する遮蔽体４８を、半導体基体２０の上主面に形成す
る。
【０１０６】遮蔽体４８は、半導体基体２０の上主面の
中で、後続する工程で形成されるｎ +エミッタ層５に囲
まれた領域、ｐベース層４のマージン領域ＭＲに相当す
る領域、および、セル領域ＣＲに面するｐ半導体層１３
のサイド拡散領域ＳＤに、選択的に開口する。すなわ
ち、遮蔽体４８は、遮蔽体４７と同様に、後続する工程
で形成されるコンタクトホールＣＨを包含する領域に、
選択的に開口している。
中で、後続する工程で形成されるｎ +エミッタ層５に囲
まれた領域、ｐベース層４のマージン領域ＭＲに相当す
る領域、および、セル領域ＣＲに面するｐ半導体層１３
のサイド拡散領域ＳＤに、選択的に開口する。すなわ
ち、遮蔽体４８は、遮蔽体４７と同様に、後続する工程
で形成されるコンタクトホールＣＨを包含する領域に、
選択的に開口している。
【０１０７】つぎに、遮蔽体４８をマスクとして用い
て、ｐ型不純物を半導体基体２０の上主面に選択的に注
入する。その後、遮蔽体４８を除去した後、アニールを
施すことによって不純物を拡散させる。その結果、半導
体基体２０の上主面部分に、ｐ+層１５が選択的に形成
される。
て、ｐ型不純物を半導体基体２０の上主面に選択的に注
入する。その後、遮蔽体４８を除去した後、アニールを
施すことによって不純物を拡散させる。その結果、半導
体基体２０の上主面部分に、ｐ+層１５が選択的に形成
される。
【０１０８】つぎに、図２６に示す工程を実行する。す
なわち、形成すべきｎ+エミッタ層５に対応した開口部
をｐベース層４の上に有する遮蔽体４３を形成する。遮
蔽体４３の開口部は、遮蔽体４８の開口部と重複しない
ように形成されている。そして、この遮蔽体４３をマス
クとして用いて、ｎ型不純物を選択的に注入する。
なわち、形成すべきｎ+エミッタ層５に対応した開口部
をｐベース層４の上に有する遮蔽体４３を形成する。遮
蔽体４３の開口部は、遮蔽体４８の開口部と重複しない
ように形成されている。そして、この遮蔽体４３をマス
クとして用いて、ｎ型不純物を選択的に注入する。
【０１０９】つづいて、遮蔽体４３を除去した後に、ア
ニールを施すことによってｎ型不純物を拡散する。その
結果、ｐベース層４の上面に、ｎ+エミッタ層５が選択
的に形成される。ｎ+エミッタ層５は、ｐ半導体層１３
のサイド拡散領域から一定程度離れた領域にのみ形成さ
れる。その後、図１０〜図１７に示す工程を実行するこ
とによって、装置１０３が得られる。
ニールを施すことによってｎ型不純物を拡散する。その
結果、ｐベース層４の上面に、ｎ+エミッタ層５が選択
的に形成される。ｎ+エミッタ層５は、ｐ半導体層１３
のサイド拡散領域から一定程度離れた領域にのみ形成さ
れる。その後、図１０〜図１７に示す工程を実行するこ
とによって、装置１０３が得られる。
【０１１０】図２７は、製造方法のさらに別の一例を示
す製造工程図である。この製造方法例では、まず、図６
〜図９の工程を実行する。その後、図２７に示すよう
に、ｎ+エミッタ層５を覆う遮蔽体４９を形成する。遮
蔽体４９は、半導体基体２０の上主面の中で、ｐベース
層４のｎ+エミッタ層５に囲まれた領域、ｐベース層４
のマージン領域ＭＲに相当する領域、および、セル領域
ＣＲに面するｐ半導体層１３のサイド拡散領域ＳＤに、
選択的に開口する。言い替えると、遮蔽体４９は、後続
する工程で形成されるコンタクトホールＣＨを包含する
領域に、選択的に開口している。
す製造工程図である。この製造方法例では、まず、図６
〜図９の工程を実行する。その後、図２７に示すよう
に、ｎ+エミッタ層５を覆う遮蔽体４９を形成する。遮
蔽体４９は、半導体基体２０の上主面の中で、ｐベース
層４のｎ+エミッタ層５に囲まれた領域、ｐベース層４
のマージン領域ＭＲに相当する領域、および、セル領域
ＣＲに面するｐ半導体層１３のサイド拡散領域ＳＤに、
選択的に開口する。言い替えると、遮蔽体４９は、後続
する工程で形成されるコンタクトホールＣＨを包含する
領域に、選択的に開口している。
【０１１１】つぎに、遮蔽体４９をマスクとして用い
て、ｐ型不純物を半導体基体２０の上主面に選択的に注
入する。その後、遮蔽体４９を除去した後に、アニール
を施すことによって不純物を拡散させる。その結果、半
導体基体２０の上主面部分に、ｐ+層１５が選択的に形
成される。その後、図１０〜図１７に示した工程を実行
することによって、装置１０３が得られる。
て、ｐ型不純物を半導体基体２０の上主面に選択的に注
入する。その後、遮蔽体４９を除去した後に、アニール
を施すことによって不純物を拡散させる。その結果、半
導体基体２０の上主面部分に、ｐ+層１５が選択的に形
成される。その後、図１０〜図１７に示した工程を実行
することによって、装置１０３が得られる。
【０１１２】図２８は、製造方法のさらに別の一例を示
す製造工程図である。この製造方法例では、まず、図６
〜図９の工程を実行する。その後、図２８に示すよう
に、後続する工程でゲート配線ＧＬが配設される領域を
覆う遮蔽体５０を形成する。つぎに、遮蔽体５０をマス
クとして用いて、ｐ型不純物を半導体基体２０の上主面
に選択的に注入する。
す製造工程図である。この製造方法例では、まず、図６
〜図９の工程を実行する。その後、図２８に示すよう
に、後続する工程でゲート配線ＧＬが配設される領域を
覆う遮蔽体５０を形成する。つぎに、遮蔽体５０をマス
クとして用いて、ｐ型不純物を半導体基体２０の上主面
に選択的に注入する。
【０１１３】その後、遮蔽体５０を除去した後に、アニ
ールを施すことによって不純物を拡散させる。その結
果、半導体基体２０の上主面部分に、ｐ+層１５が選択
的に形成される。なお、この製造方法では、注入される
ｐ型不純物の量は、ｐ+層１５におけるｐ型不純物の濃
度が、ｎ+エミッタ層５におけるｎ型不純物の量に比べ
て、十分に低くなるように調節される。このため、すで
に形成されているｎ+エミッタ層５が、ｐ型不純物によ
って、実質的な影響を受けることはない。
ールを施すことによって不純物を拡散させる。その結
果、半導体基体２０の上主面部分に、ｐ+層１５が選択
的に形成される。なお、この製造方法では、注入される
ｐ型不純物の量は、ｐ+層１５におけるｐ型不純物の濃
度が、ｎ+エミッタ層５におけるｎ型不純物の量に比べ
て、十分に低くなるように調節される。このため、すで
に形成されているｎ+エミッタ層５が、ｐ型不純物によ
って、実質的な影響を受けることはない。
【０１１４】その後、図１０〜図１７に示した工程を実
行することによって、装置１０３が得られる。
行することによって、装置１０３が得られる。
【０１１５】以上に例示した４通りの製造方法のいずれ
においても、装置１０１，１０２の製造方法と同様に、
堆積工程、ならびに不純物の注入および拡散工程を主体
とする通常のウェハプロセスを組み合わせて用いること
によって、装置１０３を容易に得ることができる。特
に、図２８に例示した方法では、ｐ型不純物を導入する
ための遮蔽体を、ｎ+エミッタ層５に対して位置合わせ
する必要がないので、製造が特に容易である。
においても、装置１０１，１０２の製造方法と同様に、
堆積工程、ならびに不純物の注入および拡散工程を主体
とする通常のウェハプロセスを組み合わせて用いること
によって、装置１０３を容易に得ることができる。特
に、図２８に例示した方法では、ｐ型不純物を導入する
ための遮蔽体を、ｎ+エミッタ層５に対して位置合わせ
する必要がないので、製造が特に容易である。
【０１１６】＜4.変形例＞ (1)以上の実施の形態では、ｎチャネル型のＩＧＢＴを
例として説明したが、この発明は、ｐチャネル型のＩＧ
ＢＴについても、実施が可能である。各実施の形態で例
示したｎチャネル型のＩＧＢＴを構成する各半導体層の
導電形式を逆転させることによって、ｐチャネル型のＩ
ＧＢＴが得られる。
例として説明したが、この発明は、ｐチャネル型のＩＧ
ＢＴについても、実施が可能である。各実施の形態で例
示したｎチャネル型のＩＧＢＴを構成する各半導体層の
導電形式を逆転させることによって、ｐチャネル型のＩ
ＧＢＴが得られる。
【０１１７】(2)以上の実施の形態では、ＩＧＢＴを例
として説明したが、この発明は、トレンチゲートを有す
る半導体装置一般に実施が可能である。例えば、各実施
の形態のＩＧＢＴにおいて、ｐ+コレクタ層１をなくし
て、ｎ+バッファ層２の表面にコレクタ電極１２を直接
に形成することによって、ＭＯＳＦＥＴが得られる。そ
して、このＭＯＳＦＥＴにおいても、各実施の形態のＩ
ＧＢＴと同様に、寄生バイポーラトランジスタの導通が
抑えられるので、装置のＲＢＳＯＡが向上する。
として説明したが、この発明は、トレンチゲートを有す
る半導体装置一般に実施が可能である。例えば、各実施
の形態のＩＧＢＴにおいて、ｐ+コレクタ層１をなくし
て、ｎ+バッファ層２の表面にコレクタ電極１２を直接
に形成することによって、ＭＯＳＦＥＴが得られる。そ
して、このＭＯＳＦＥＴにおいても、各実施の形態のＩ
ＧＢＴと同様に、寄生バイポーラトランジスタの導通が
抑えられるので、装置のＲＢＳＯＡが向上する。
【０１１８】
【発明の効果】第１の発明の装置では、ゲート配線の直
下に、第２半導体層よりも深い第３半導体層が形成され
ており、そのことによって装置の耐圧を高く維持してい
る。さらに、第２半導体層に隣接する第３半導体層のサ
イド拡散領域に第１主電極が接続されているので、サイ
ド拡散領域の付近で発生したアバランシェ電流を担うホ
ールの大半は、サイド拡散領域の内部を通過して第１主
電極へと速やかに排除される。しかも、この主要経路に
は第４半導体層が存在しないので、ホールの流れによる
寄生バイポーラトランジスタの導通が抑えられる。この
ため、ＲＢＳＯＡが向上する。
下に、第２半導体層よりも深い第３半導体層が形成され
ており、そのことによって装置の耐圧を高く維持してい
る。さらに、第２半導体層に隣接する第３半導体層のサ
イド拡散領域に第１主電極が接続されているので、サイ
ド拡散領域の付近で発生したアバランシェ電流を担うホ
ールの大半は、サイド拡散領域の内部を通過して第１主
電極へと速やかに排除される。しかも、この主要経路に
は第４半導体層が存在しないので、ホールの流れによる
寄生バイポーラトランジスタの導通が抑えられる。この
ため、ＲＢＳＯＡが向上する。
【０１１９】第２の発明の装置では、サイド拡散領域に
隣接する第２半導体層内の一定の領域であるマージン領
域にも、サイド拡散領域と同様に、第１主電極が接続さ
れ、しかも第４半導体層が存在しない。このため、主要
経路から外れた少数のホールも第１主電極へと速やかに
排除されるとともに、しかもこれらの少数のホールによ
る寄生バイポーラトランジスタの導通も抑えられる。そ
の結果、ＲＢＳＯＡがさらに向上する。
隣接する第２半導体層内の一定の領域であるマージン領
域にも、サイド拡散領域と同様に、第１主電極が接続さ
れ、しかも第４半導体層が存在しない。このため、主要
経路から外れた少数のホールも第１主電極へと速やかに
排除されるとともに、しかもこれらの少数のホールによ
る寄生バイポーラトランジスタの導通も抑えられる。そ
の結果、ＲＢＳＯＡがさらに向上する。
【０１２０】第３の発明の装置では、マージン領域のサ
イド拡散領域からの幅が略５０μｍ以下に設定されてい
る。このため、マージン領域が、サイド拡散領域の付近
で発生するアバランシェ電流を担うホールの経路から外
れて、不必要に広く設定されることがなく、しかも、装
置の有効面積が装置全体に占める比率が、実用的な大き
さに確保される。
イド拡散領域からの幅が略５０μｍ以下に設定されてい
る。このため、マージン領域が、サイド拡散領域の付近
で発生するアバランシェ電流を担うホールの経路から外
れて、不必要に広く設定されることがなく、しかも、装
置の有効面積が装置全体に占める比率が、実用的な大き
さに確保される。
【０１２１】第４の発明の装置では、溝が複数の単位溝
に分割されているので、大きな主電流が得られる。しか
も、複数の単位溝が、互いに平行かつ等間隔に配列する
ので、各単位溝の底部の付近の電界が均一化され、一部
への電界の集中が回避される。このため、各単位溝の底
部でアバランシェ電流が発生し難いので、第３半導体層
のサイド拡散領域のアバランシェ電流による寄生バイポ
ーラトランジスタの導通を抑えることが、装置のＲＢＳ
ＯＡの向上に一層効果的に寄与する。
に分割されているので、大きな主電流が得られる。しか
も、複数の単位溝が、互いに平行かつ等間隔に配列する
ので、各単位溝の底部の付近の電界が均一化され、一部
への電界の集中が回避される。このため、各単位溝の底
部でアバランシェ電流が発生し難いので、第３半導体層
のサイド拡散領域のアバランシェ電流による寄生バイポ
ーラトランジスタの導通を抑えることが、装置のＲＢＳ
ＯＡの向上に一層効果的に寄与する。
【０１２２】第５の発明の装置では、複数の単位溝の配
列方向の端部に位置する少なくとも１本が、第３半導体
層にも形成されているので、各単位溝を形成するための
マスクパターンの位置ずれに由来する各単位溝の位置ず
れがあっても、サイド拡散領域とこれに最近接する単位
溝との間の距離は、複数の単位溝の配列間隔を超えるこ
とがない。このため、サイド拡散領域に最近接する単位
溝の底部に電場が集中し、この部分でアバランシェ電流
が発生するという不具合を、マスクパターンの位置合わ
せに高い精度を要することなく回避し、装置のＲＢＳＯ
Ａを向上させることができる。
列方向の端部に位置する少なくとも１本が、第３半導体
層にも形成されているので、各単位溝を形成するための
マスクパターンの位置ずれに由来する各単位溝の位置ず
れがあっても、サイド拡散領域とこれに最近接する単位
溝との間の距離は、複数の単位溝の配列間隔を超えるこ
とがない。このため、サイド拡散領域に最近接する単位
溝の底部に電場が集中し、この部分でアバランシェ電流
が発生するという不具合を、マスクパターンの位置合わ
せに高い精度を要することなく回避し、装置のＲＢＳＯ
Ａを向上させることができる。
【０１２３】第６の発明の装置では、溝の長手方向の端
部が第３半導体層の内部にまで侵入しているので、この
端部に電場が集中し、この部分でアバランシェ電流が発
生するという不具合を回避し、装置のＲＢＳＯＡを向上
させることができる。
部が第３半導体層の内部にまで侵入しているので、この
端部に電場が集中し、この部分でアバランシェ電流が発
生するという不具合を回避し、装置のＲＢＳＯＡを向上
させることができる。
【０１２４】第７の発明の装置では、第２および第３半
導体層が、不純物濃度の高い第５半導体層を介して第１
主電極へ接続されている。このため、これらの接続部に
おけるコンタクト抵抗、および、ポテンシャル障壁が低
くなる。その結果、第２および第３半導体層へ侵入した
ホールが、第１主電極へと抜け易くなるので、ターンオ
フできる電流の値が高くなる。すなわち、ＲＢＳＯＡの
高い装置が実現する。
導体層が、不純物濃度の高い第５半導体層を介して第１
主電極へ接続されている。このため、これらの接続部に
おけるコンタクト抵抗、および、ポテンシャル障壁が低
くなる。その結果、第２および第３半導体層へ侵入した
ホールが、第１主電極へと抜け易くなるので、ターンオ
フできる電流の値が高くなる。すなわち、ＲＢＳＯＡの
高い装置が実現する。
【０１２５】第８の発明の製造方法では、工程(c)で、
第４半導体層が第３半導体層を除いて形成され、工程
(h)で、第１主電極がサイド拡散領域にも接続されるの
で、第１の発明の装置が得られる。すなわち、特別に複
雑な工程あるいは困難な工程を何等用いることなく、従
来周知のウェハプロセスを組み合わせるだけの方法で、
ＲＢＳＯＡに優れた装置を容易かつ安価に製造可能であ
る。
第４半導体層が第３半導体層を除いて形成され、工程
(h)で、第１主電極がサイド拡散領域にも接続されるの
で、第１の発明の装置が得られる。すなわち、特別に複
雑な工程あるいは困難な工程を何等用いることなく、従
来周知のウェハプロセスを組み合わせるだけの方法で、
ＲＢＳＯＡに優れた装置を容易かつ安価に製造可能であ
る。
【０１２６】第９の発明の製造方法では、工程(c)で、
第４半導体層がマージン領域をも除いて形成され、工程
(h)で、第１主電極がマージン領域にも電気的に接続さ
れるので、第２の発明の装置が得られる。すなわち、Ｒ
ＢＳＯＡがさらに向上した装置を、容易かつ安価に製造
可能である。
第４半導体層がマージン領域をも除いて形成され、工程
(h)で、第１主電極がマージン領域にも電気的に接続さ
れるので、第２の発明の装置が得られる。すなわち、Ｒ
ＢＳＯＡがさらに向上した装置を、容易かつ安価に製造
可能である。
【０１２７】第１０の発明の製造方法では、工程(d)
で、溝が互いに平行かつ等間隔に配列する複数の単位溝
に分割して形成されるので、第４の発明の装置が得られ
る。すなわち、装置のＲＢＳＯＡの一層の向上がもたら
される装置を、容易かつ安価に製造可能である。
で、溝が互いに平行かつ等間隔に配列する複数の単位溝
に分割して形成されるので、第４の発明の装置が得られ
る。すなわち、装置のＲＢＳＯＡの一層の向上がもたら
される装置を、容易かつ安価に製造可能である。
【０１２８】第１１の発明の製造方法では、工程(d)
で、複数の単位溝の少なくとも一本が前記サイド拡散領
域にも形成されるので、複数の単位溝を形成する位置
に、多少のずれがあっても、サイド拡散領域とこれに最
近接する単位溝との間の距離は、複数の単位溝の配列間
隔を超えることがない。このため、単位溝の形成位置の
精度を高くすることなく、アバランシェ電流が単位溝の
底部に発生し難い装置、すなわちＲＢＳＯＡに優れた装
置を容易に製造することができる。
で、複数の単位溝の少なくとも一本が前記サイド拡散領
域にも形成されるので、複数の単位溝を形成する位置
に、多少のずれがあっても、サイド拡散領域とこれに最
近接する単位溝との間の距離は、複数の単位溝の配列間
隔を超えることがない。このため、単位溝の形成位置の
精度を高くすることなく、アバランシェ電流が単位溝の
底部に発生し難い装置、すなわちＲＢＳＯＡに優れた装
置を容易に製造することができる。
【０１２９】第１２の発明の製造方法では、工程(j)
で、第２および第３半導体層と第１主電極との接続部分
に、第５半導体層が選択的に形成されるので、第６の発
明の装置が得られる。すなわち、ＲＢＳＯＡの高い装置
を、容易かつ安価に製造可能である。
で、第２および第３半導体層と第１主電極との接続部分
に、第５半導体層が選択的に形成されるので、第６の発
明の装置が得られる。すなわち、ＲＢＳＯＡの高い装置
を、容易かつ安価に製造可能である。
【図１】 実施の形態１の装置の断面図である。
【図２】 実施の形態１の装置の平面図である。
【図３】 実施の形態１の装置の断面斜視図である。
【図４】 実施の形態１の装置の断面図である。
【図５】 実施の形態１の装置の断面図である。
【図６】 実施の形態１の装置の製造工程図である。
【図７】 実施の形態１の装置の製造工程図である。
【図８】 実施の形態１の装置の製造工程図である。
【図９】 実施の形態１の装置の製造工程図である。
【図１０】 実施の形態１の装置の製造工程図である。
【図１１】 実施の形態１の装置の製造工程図である。
【図１２】 実施の形態１の装置の製造工程図である。
【図１３】 実施の形態１の装置の製造工程図である。
【図１４】 実施の形態１の装置の製造工程図である。
【図１５】 実施の形態１の装置の製造工程図である。
【図１６】 実施の形態１の装置の製造工程図である。
【図１７】 実施の形態１の装置の製造工程図である。
【図１８】 実施の形態２の装置の断面図である。
【図１９】 実施の形態２の装置の製造工程図である。
【図２０】 実施の形態３の装置の断面斜視図である。
【図２１】 実施の形態３の装置の断面図である。
【図２２】 実施の形態３の装置の断面図である。
【図２３】 実施の形態３の装置の断面図である。
【図２４】 実施の形態３の装置の製造工程図である。
【図２５】 実施の形態３の装置の製造工程図である。
【図２６】 実施の形態３の装置の製造工程図である。
【図２７】 実施の形態３の装置の製造工程図である。
【図２８】 実施の形態３の装置の製造工程図である。
【図２９】 従来の装置の断面図である。
【図３０】 従来の装置の動作を説明する模式図であ
る。
る。
【図３１】 従来の装置の部分拡大断面図である。
３ ｎ-半導体層（第１半導体層）、４ ｐベース層
（第２半導体層）、５ｎ+エミッタ層（第４半導体
層）、７ 溝（単位溝）、８ ゲート絶縁膜、１０ゲー
ト電極、１１ エミッタ電極（第１主電極）、１２ コ
レクタ電極（第２主電極）、１３ ｐ半導体層（第３半
導体層）、１５ ｐ+層（第５半導体層）、１６ 絶縁
膜、ＧＬ ゲート配線、ＳＤ サイド拡散領域、ＭＲ
マージン領域、２００ 半導体基体。
（第２半導体層）、５ｎ+エミッタ層（第４半導体
層）、７ 溝（単位溝）、８ ゲート絶縁膜、１０ゲー
ト電極、１１ エミッタ電極（第１主電極）、１２ コ
レクタ電極（第２主電極）、１３ ｐ半導体層（第３半
導体層）、１５ ｐ+層（第５半導体層）、１６ 絶縁
膜、ＧＬ ゲート配線、ＳＤ サイド拡散領域、ＭＲ
マージン領域、２００ 半導体基体。
Claims (12)
- 【請求項１】 絶縁ゲート型半導体装置において、 上主面と下主面を規定する半導体基体を備え、 当該半導体基体は、 前記上主面に露出する第１導電型の第１半導体層と、 当該第１半導体層の中で前記上主面の部分に形成された
第２導電型の第２半導体層と、 不純物を選択的に拡散することによって、前記第２半導
体層よりも深く、しかも当該第２半導体層に連結すると
ともにその周囲を包囲するように、前記第１半導体層の
中の前記上主面の部分に形成された第２導電型の第３半
導体層と、 前記第２半導体層の中で前記上主面の部分に選択的に形
成された第１導電型の第４半導体層と、を備えており、 前記半導体基体には、前記上主面に開口するとともに前
記第４および第２半導体層を貫通し前記第１半導体層に
まで達する溝が形成されており、 前記装置は、 前記溝の内壁を覆う電気絶縁性のゲート絶縁膜と、 前記半導体基体との間に前記ゲート絶縁膜を挟んで前記
溝に埋設されたゲート電極と、 前記第３半導体層に沿うように、前記上主面の上に絶縁
膜を介して配設され、前記ゲート電極に電気的に接続さ
れたゲート配線と、 前記上主面の上に配設され、前記第２および第４半導体
層に電気的に接続された第１主電極と、 前記下主面の上に配設され、当該下主面に電気的に接続
された第２主電極と、 をさらに備え、 前記第１主電極は、前記第３半導体層の中で前記第２半
導体層に隣接するサイド拡散領域にも電気的に接続され
ており、 前記サイド拡散領域には、前記第４半導体層が形成され
ていないことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 請求項１に記載の絶縁ゲート型半導体装
置において、 前記第１主電極は、前記第２半導体層の中で前記サイド
拡散領域から一定距離以内の領域として規定されるマー
ジン領域にも電気的に接続されており、 当該マージン領域にも、前記第４半導体層が形成されて
いないことを特徴とする絶縁ゲート型半導体装置。 - 【請求項３】 請求項２に記載の絶縁ゲート型半導体装
置において、 前記一定距離が、略５０μｍ以下であることを特徴とす
る絶縁ゲート型半導体装置。 - 【請求項４】 請求項１ないし請求項３のいずれかに記
載の絶縁ゲート型半導体装置において、 前記溝が、互いに平行かつ等間隔に配列する複数の単位
溝に分割されていることを特徴とする絶縁ゲート型半導
体装置。 - 【請求項５】 請求項４に記載の絶縁ゲート型半導体装
置において、 前記複数の単位溝の配列方向の端部に位置する少なくと
も１本が、前記第３半導体層の中に形成されていること
を特徴とする絶縁ゲート型半導体装置。 - 【請求項６】 請求項１ないし請求項５のいずれかに記
載の絶縁ゲート型半導体装置において、 前記溝の長手方向の端部が、前記第３半導体層の内部に
まで侵入していることを特徴とする絶縁ゲート型半導体
装置。 - 【請求項７】 請求項１ないし請求項６のいずれかに記
載の絶縁ゲート型半導体装置において、 前記半導体基体が、 前記第２半導体層および前記第３半導体層の前記第１主
電極との接続部分に選択的に形成され、これらの第２お
よび第３半導体層よりも不純物濃度の高い第５半導体層
を、 さらに備えることを特徴とする絶縁ゲート型半導体装
置。 - 【請求項８】 絶縁ゲート型半導体装置の製造方法にお
いて、 (a)上主面と下主面とを規定するとともに当該上主面に
露出する第１導電型の第１半導体層を備える半導体基体
を準備する工程と、 (b)前記上主面に、第２導電型の不純物を導入すること
によって、第２導電型の第２半導体層と第３半導体層と
を、当該第３半導体層が前記第２半導体層よりも深く、
しかも前記第３半導体層が前記第２半導体層に連結する
とともにその周囲を包囲する関係となるように、前記第
１半導体層の前記上主面の部分に形成する工程と、 (c)前記上主面に選択的に第１導電型の不純物を導入す
ることにより、第１導電型の第４半導体層を、前記第３
半導体層を除く前記第２半導体層の前記上主面の部分に
選択的に形成する工程と、 (d)前記上主面から選択的にエッチングを施すことによ
り、前記第４および第２半導体層を貫通し前記第１半導
体層に達する溝を、前記半導体基体に選択的に形成する
工程と、 (e)前記溝の内壁および前記半導体基体の上主面とを覆
う絶縁膜を形成する工程と、 (f)前記絶縁膜を覆うように導電層を形成する工程と、 (g)前記溝の内部と前記第３半導体層に沿った部分とを
残すように、前記導電層を選択的に除去することによっ
て、ゲート電極とゲート配線とを形成する工程と、 (h)前記第２および第４半導体層に電気的に接続すると
ともに、前記第３半導体層の前記第２半導体層に隣接す
るサイド拡散領域にも電気的に接続する第１主電極を、
前記上主面の上に形成する工程と、 (i)前記下主面に電気的に接続する第２主電極を形成す
る工程と、 を備えることを特徴とする絶縁ゲート型半導体装置の製
造方法。 - 【請求項９】 請求項８に記載の絶縁ゲート型半導体装
置の製造方法において、 前記工程(c)で、前記第４半導体層が、前記第２半導体
層の中で前記サイド拡散領域から一定距離以内の領域と
して規定されるマージン領域をも除いて形成され、 前記工程(h)で、前記第１主電極が、前記マージン領域
にも電気的に接続されることを、特徴とする絶縁ゲート
型半導体装置の製造方法。 - 【請求項１０】 請求項８または請求項９に記載の絶縁
ゲート型半導体装置の製造方法において、 前記工程(d)で、前記溝が、互いに平行かつ等間隔に配
列する複数の単位溝に分割して形成されることを特徴と
する絶縁ゲート型半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の絶縁ゲート型半導
体装置の製造方法において、 前記工程(d)で、前記単位溝の少なくとも一本が前記サ
イド拡散領域にも形成されることを特徴とする絶縁ゲー
ト型半導体装置の製造方法。 - 【請求項１２】 請求項８ないし請求項１１のいずれか
に記載の絶縁ゲート型半導体装置の製造方法において、 (j)前記工程(h)に先だって、前記上主面に第２導電型の
不純物を選択的に導入することにより、前記第２および
第３半導体層のいずれよりも不純物濃度の高い第２導電
型の第５半導体層を、前記第２および第３半導体層の中
の前記第１主電極が接続されるべき前記上主面の部分に
選択的に形成する工程、をさらに備えることを特徴とす
る絶縁ゲート型半導体装置の製造方法。
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