JPH0778990A - 高耐圧型半導体装置 - Google Patents
高耐圧型半導体装置Info
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Abstract
(57)【要約】
【目的】 高耐圧型半導体装置の構造の改良を図ること
により“ＯＦＦ”状態において高耐圧であり、かつ、
“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提
供する。 【構成】 チャネル領域２０の幅は、ゲート電極９の平
面パターン形状において、直線部分のチャネル領域２０
の幅Ｗ1 よりも、コーナー部分のチャネル領域２０の幅
Ｗ2 のほうがひろく設けられている。
により“ＯＦＦ”状態において高耐圧であり、かつ、
“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提
供する。 【構成】 チャネル領域２０の幅は、ゲート電極９の平
面パターン形状において、直線部分のチャネル領域２０
の幅Ｗ1 よりも、コーナー部分のチャネル領域２０の幅
Ｗ2 のほうがひろく設けられている。
Description
【０００１】
【産業上の利用分野】この発明は高耐圧型半導体装置に
関し、特に、その構造の改良による高性能化を可能とす
る高耐圧型半導体装置に関するものである。
関し、特に、その構造の改良による高性能化を可能とす
る高耐圧型半導体装置に関するものである。
【０００２】
【従来の技術】近年、高耐圧型の半導体装置は、電力用
のスイッチングデバイスなどとして、スイッチング速度
が速い，安全動作領域が広い，並列動作が容易であるな
どの特徴からバイポーラトランジスタやサイリスタとと
もに注目を集めている。
のスイッチングデバイスなどとして、スイッチング速度
が速い，安全動作領域が広い，並列動作が容易であるな
どの特徴からバイポーラトランジスタやサイリスタとと
もに注目を集めている。
【０００３】たとえば、この高耐圧型半導体装置につい
て「ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．Ｅｂ−３３，Ｎ
ｏ．１２，ＤＥＣＥＭＢＥＲ １９８６ ｐ．２００８
〜ｐ．２０１５」に開示されている。
て「ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．Ｅｂ−３３，Ｎ
ｏ．１２，ＤＥＣＥＭＢＥＲ １９８６ ｐ．２００８
〜ｐ．２０１５」に開示されている。
【０００４】以下、従来の高耐圧型半導体装置の構造お
よび動作について、図４５を参照して説明する。まず、
ｐ- 半導体基板１の上に，ｎ- エピタキシャル層２が形
成されている。このｎ- エピタキシャル層２の表面の所
定の領域には、ｐ- 型不純物領域５が形成されている。
このｐ- 型不純物領域５の一方端側には、所定の距離を
隔ててチャネル領域２０を形成するようにｐ型のソース
領域３が設けられている。また、ソース領域３のチャネ
ル領域２０とは反対側の領域に、ソース領域３と接する
ようにｎ型不純物領域４が形成されている。
よび動作について、図４５を参照して説明する。まず、
ｐ- 半導体基板１の上に，ｎ- エピタキシャル層２が形
成されている。このｎ- エピタキシャル層２の表面の所
定の領域には、ｐ- 型不純物領域５が形成されている。
このｐ- 型不純物領域５の一方端側には、所定の距離を
隔ててチャネル領域２０を形成するようにｐ型のソース
領域３が設けられている。また、ソース領域３のチャネ
ル領域２０とは反対側の領域に、ソース領域３と接する
ようにｎ型不純物領域４が形成されている。
【０００５】チャネル領域２０の上方には、ゲート酸化
膜２１を介してゲート電極９が設けられている。また、
ソース領域３とｎ型不純物領域４とには、ｎ- エピタキ
シャル層２とゲート電極９とに対し、酸化膜１０を介し
て、ソース電極１１が設けられている。一方、ｐ- 型不
純物領域５の他方端側には、ｐ- 型不純物領域５に接す
るようにｐ型のドレイン領域６が形成されている。この
ｐ型のドレイン領域６には、ｎ- エピタキシャル層２に
対し、酸化膜１０を介してドレイン電極１２が設けられ
ている。
膜２１を介してゲート電極９が設けられている。また、
ソース領域３とｎ型不純物領域４とには、ｎ- エピタキ
シャル層２とゲート電極９とに対し、酸化膜１０を介し
て、ソース電極１１が設けられている。一方、ｐ- 型不
純物領域５の他方端側には、ｐ- 型不純物領域５に接す
るようにｐ型のドレイン領域６が形成されている。この
ｐ型のドレイン領域６には、ｎ- エピタキシャル層２に
対し、酸化膜１０を介してドレイン電極１２が設けられ
ている。
【０００６】このドレイン領域６のｐ- 型不純物領域５
とは、反対側の領域には、ｎ- エピタキシャル層２の表
面からｐ- 半導体基板１の表面にかけてｐ型分離領域７
が形成されている。また、ゲート電極９とソース領域３
とｎ型不純物領域４との下方のｐ- 半導体基板１とｎ-
エピタキシャル層２との界面には、ｎ+ 型埋込層８が形
成されている。さらに、ｐ- 半導体基板１の裏面側に
は、基板電極１３が設けられている。
とは、反対側の領域には、ｎ- エピタキシャル層２の表
面からｐ- 半導体基板１の表面にかけてｐ型分離領域７
が形成されている。また、ゲート電極９とソース領域３
とｎ型不純物領域４との下方のｐ- 半導体基板１とｎ-
エピタキシャル層２との界面には、ｎ+ 型埋込層８が形
成されている。さらに、ｐ- 半導体基板１の裏面側に
は、基板電極１３が設けられている。
【０００７】次に、上記構造よりなる高耐圧型半導体装
置の動作原理について、図４６ないし図４８を参照して
説明する。まず、図４１を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
置の動作原理について、図４６ないし図４８を参照して
説明する。まず、図４１を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
【０００８】このとき、半導体基板内に発生する空乏層
は、ｎ- エピタキシャル層２とｐ-半導体基板１の接合
Ｂと、ｎ- エピタキシャル層２とｐ型分離領域７との接
合Ａと、ｎ- エピタキシャル層２とｐ- 型不純物領域５
との接合Ｃとから延びている。接合Ａから延びる空乏層
ａは、接合Ｂから延びる空乏層ｂの影響で延びやすくな
る。そのため、接合Ａの電界は比較的小さな値に保たれ
る。この効果は、一般にＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ
ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果と言われている。
は、ｎ- エピタキシャル層２とｐ-半導体基板１の接合
Ｂと、ｎ- エピタキシャル層２とｐ型分離領域７との接
合Ａと、ｎ- エピタキシャル層２とｐ- 型不純物領域５
との接合Ｃとから延びている。接合Ａから延びる空乏層
ａは、接合Ｂから延びる空乏層ｂの影響で延びやすくな
る。そのため、接合Ａの電界は比較的小さな値に保たれ
る。この効果は、一般にＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ
ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果と言われている。
【０００９】一方、接合Ｃから延びる空乏層ｃは、ｐ-
型不純物領域５の不純物濃度が低いため、ｎ- エピタキ
シャル層２側に延びると同時にｐ- 型不純物領域５も空
乏層化する。ｐ- 型不純物領域５の一部上方にオーバー
ラップして形成されたソース電極１１とゲート電極９と
は、２段フィールドプレートを形成している。その結
果、ｐ- 型不純物領域５の空乏層化を促進し、接合Ｃの
ゲート電極９の近傍の電界集中を緩和している。
型不純物領域５の不純物濃度が低いため、ｎ- エピタキ
シャル層２側に延びると同時にｐ- 型不純物領域５も空
乏層化する。ｐ- 型不純物領域５の一部上方にオーバー
ラップして形成されたソース電極１１とゲート電極９と
は、２段フィールドプレートを形成している。その結
果、ｐ- 型不純物領域５の空乏層化を促進し、接合Ｃの
ゲート電極９の近傍の電界集中を緩和している。
【００１０】その後、図４８を参照して、さらに＋Ｖの
電圧を大きくしていくと、最終的には、ｎ+ 埋込層８と
ｐ- 半導体基板１の間の接合により耐圧が決定されるこ
とになる。このとき、ｎ- エピタキシャル層２とｐ- 型
不純物領域５とは、図４７に示すように、ほとんど空乏
層化されている。この状態において、半導体装置を“Ｏ
ＦＦ”状態に保つことができる。
電圧を大きくしていくと、最終的には、ｎ+ 埋込層８と
ｐ- 半導体基板１の間の接合により耐圧が決定されるこ
とになる。このとき、ｎ- エピタキシャル層２とｐ- 型
不純物領域５とは、図４７に示すように、ほとんど空乏
層化されている。この状態において、半導体装置を“Ｏ
ＦＦ”状態に保つことができる。
【００１１】次に、図４８を参照して、ゲート電極９の
電位をソース電極１１に対して低下させた場合を考え
る。この場合、ゲート電極９直下のチャネル領域２０が
反転し、ホール電流が図中矢印で示す方向に、ソース領
域３からｐ- 型不純物領域５を通ってドレイン領域６へ
流れる。これにより、半導体装置を“ＯＮ”状態に保つ
ことができる。このように、半導体装置の“ＯＮ”状態
における抵抗の大半は、ｐ- 型不純物領域５の不純物拡
散抵抗であるため、半導体装置を低抵抗で“ＯＮ”状態
にするためには、ｐ- 型不純物領域５が低抵抗であるこ
とが望ましい。しかし、高耐圧を保つためには、ｐ- 型
不純物領域５が“ＯＦＦ”状態で空乏層化する必要があ
り、そのためには、ｐ- 型不純物領域５は比較的高濃度
であることが望ましい。
電位をソース電極１１に対して低下させた場合を考え
る。この場合、ゲート電極９直下のチャネル領域２０が
反転し、ホール電流が図中矢印で示す方向に、ソース領
域３からｐ- 型不純物領域５を通ってドレイン領域６へ
流れる。これにより、半導体装置を“ＯＮ”状態に保つ
ことができる。このように、半導体装置の“ＯＮ”状態
における抵抗の大半は、ｐ- 型不純物領域５の不純物拡
散抵抗であるため、半導体装置を低抵抗で“ＯＮ”状態
にするためには、ｐ- 型不純物領域５が低抵抗であるこ
とが望ましい。しかし、高耐圧を保つためには、ｐ- 型
不純物領域５が“ＯＦＦ”状態で空乏層化する必要があ
り、そのためには、ｐ- 型不純物領域５は比較的高濃度
であることが望ましい。
【００１２】そこで、これらの相反する要求を満たすた
めの構造が、たとえば、「Ｐｒｏｃｅｅｄｉｎｇｓ ｏ
ｆ Ｔｈｅ ５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｒ
ｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣＳ，ＥＳ
ＰＳＤ’９３．ｐ．２２４〜ｐ．２２９」に開示されて
いる。
めの構造が、たとえば、「Ｐｒｏｃｅｅｄｉｎｇｓ ｏ
ｆ Ｔｈｅ ５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｒ
ｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣＳ，ＥＳ
ＰＳＤ’９３．ｐ．２２４〜ｐ．２２９」に開示されて
いる。
【００１３】以下、この半導体装置の構造について、図
４９を参照して説明する。この半導体装置の構造を、図
４５に示す半導体装置と比較した場合、ｐ- 型不純物領
域５の上面に、フィールド酸化膜１４が設けられてお
り、その他の構成は同一である。
４９を参照して説明する。この半導体装置の構造を、図
４５に示す半導体装置と比較した場合、ｐ- 型不純物領
域５の上面に、フィールド酸化膜１４が設けられてお
り、その他の構成は同一である。
【００１４】次に、上記構成よりなる半導体装置の動作
原理について、図５０ないし図５２を参照して説明す
る。まず、図５０を参照して、ドレイン電極１２と基板
電極１３とを０Ｖとする。ゲート電極９とソース電極１
１とを短絡し、これに＋Ｖ電圧を加える。このとき、半
導体装置内に発生する空乏層は、ｎ- エピタキシャル層
２とｐ- 型半導体基板１との接合Ｂと、ｎ- エピタキシ
ャル層２とｐ型分離領域７との接合Ａと、ｎ- エピタキ
シャル層２とｐ- 型不純物領域５との接合Ｃとから延び
ている。接合Ａから延びる空乏層ａは、上述したＲＥＳ
ＵＲＦ効果により、接合Ｂから延びる空乏層ｂの影響
で、延びやすくなり、接合Ａの電界は比較的小さな値に
保たれる。
原理について、図５０ないし図５２を参照して説明す
る。まず、図５０を参照して、ドレイン電極１２と基板
電極１３とを０Ｖとする。ゲート電極９とソース電極１
１とを短絡し、これに＋Ｖ電圧を加える。このとき、半
導体装置内に発生する空乏層は、ｎ- エピタキシャル層
２とｐ- 型半導体基板１との接合Ｂと、ｎ- エピタキシ
ャル層２とｐ型分離領域７との接合Ａと、ｎ- エピタキ
シャル層２とｐ- 型不純物領域５との接合Ｃとから延び
ている。接合Ａから延びる空乏層ａは、上述したＲＥＳ
ＵＲＦ効果により、接合Ｂから延びる空乏層ｂの影響
で、延びやすくなり、接合Ａの電界は比較的小さな値に
保たれる。
【００１５】一方、接合Ｃから延びる空乏層ｃは、ｐ-
型不純物領域５が低濃度であるため、ｎ- エピタキシャ
ル層２側に延びると同時にｐ- 型不純物領域５も空乏層
化する。さらに、ｐ- 型不純物領域５は、フィールド酸
化膜１４の酸化と同時に形成されているため、ｐ- 型不
純物領域５の表面濃度は偏積の影響で低下している。し
たがって、ｐ- 型不純物領域５の抵抗値が従来と同様で
あっても、より空乏層化しやすくなる。また、フィール
ド酸化膜１４の上にオーバーラップして形成されたゲー
ト電極９は、フィールドプレートを形成している。この
ゲート電極９は、ｐ- 型不純物領域５との距離が滑らか
に増加している。したがって、ｐ- 型不純物領域５の空
乏層化を促進し、接合Ｃのゲート電極９近傍の電界集中
を効果的に緩和することができる。
型不純物領域５が低濃度であるため、ｎ- エピタキシャ
ル層２側に延びると同時にｐ- 型不純物領域５も空乏層
化する。さらに、ｐ- 型不純物領域５は、フィールド酸
化膜１４の酸化と同時に形成されているため、ｐ- 型不
純物領域５の表面濃度は偏積の影響で低下している。し
たがって、ｐ- 型不純物領域５の抵抗値が従来と同様で
あっても、より空乏層化しやすくなる。また、フィール
ド酸化膜１４の上にオーバーラップして形成されたゲー
ト電極９は、フィールドプレートを形成している。この
ゲート電極９は、ｐ- 型不純物領域５との距離が滑らか
に増加している。したがって、ｐ- 型不純物領域５の空
乏層化を促進し、接合Ｃのゲート電極９近傍の電界集中
を効果的に緩和することができる。
【００１６】次に、さらに＋Ｖ電圧を大きくしていく
と、図５１を参照して、最終的には、ｎ+ 埋込層８とｐ
- 半導体基板１の間の接合より耐圧が決定されることに
なる。このとき、ｎ- エピタキシャル層２とｐ- 型不純
物領域５はほとんど空乏層化される。この状態におい
て、半導体装置を“ＯＦＦ”状態に保つことができる。
と、図５１を参照して、最終的には、ｎ+ 埋込層８とｐ
- 半導体基板１の間の接合より耐圧が決定されることに
なる。このとき、ｎ- エピタキシャル層２とｐ- 型不純
物領域５はほとんど空乏層化される。この状態におい
て、半導体装置を“ＯＦＦ”状態に保つことができる。
【００１７】次に、図５２を参照して、ゲート電極９の
電位をソース電極１１に対して低下させると、ゲート電
極直下のチャネル領域２０が反転し、ホール電流が図中
矢印に示すように、ソース領域３からｐ- 型不純物領域
５を通ってドレイン領域６へ流れる。これにより、半導
体装置を“ＯＮ”状態に保つことができる。
電位をソース電極１１に対して低下させると、ゲート電
極直下のチャネル領域２０が反転し、ホール電流が図中
矢印に示すように、ソース領域３からｐ- 型不純物領域
５を通ってドレイン領域６へ流れる。これにより、半導
体装置を“ＯＮ”状態に保つことができる。
【００１８】次に、上記構造よりなる半導体装置の製造
方法について、図５３〜図６１を参照して説明する。ま
ず、図５３を参照して、ｐ- 型半導体基板１の所定の領
域にアンチモンを注入し、アニールを行なうことにより
ｎ+ 埋込層８を形成する。その後、ｐ- 半導体基板１の
表面に、エピタキシャル成長法を用いてｎ- エピタキシ
ャル層２を形成する。
方法について、図５３〜図６１を参照して説明する。ま
ず、図５３を参照して、ｐ- 型半導体基板１の所定の領
域にアンチモンを注入し、アニールを行なうことにより
ｎ+ 埋込層８を形成する。その後、ｐ- 半導体基板１の
表面に、エピタキシャル成長法を用いてｎ- エピタキシ
ャル層２を形成する。
【００１９】次に、図５４を参照して、ｎ- エピタキシ
ャル層２の表面に酸化膜２１を形成して、所定の領域に
のみ膜厚が薄くなるようにパターニングを行なう。その
後、この酸化膜２１をマスクとして、ｐ- 半導体基板１
にボロンを注入しアニールを行なうことにより、ｐ型分
離領域７を形成する。次に、図５５を参照して、酸化膜
２１を除去した後、ｎ- エピタキシャル層２の上に再び
酸化膜２２を形成し、この酸化膜２２の上に窒化膜２３
を形成する。その後、窒化膜２３の上に所定形状のパタ
ーンを有するレジスト膜２４を形成して、このレジスト
膜２４をマスクとして、窒化膜２３のパターニングを行
なう。
ャル層２の表面に酸化膜２１を形成して、所定の領域に
のみ膜厚が薄くなるようにパターニングを行なう。その
後、この酸化膜２１をマスクとして、ｐ- 半導体基板１
にボロンを注入しアニールを行なうことにより、ｐ型分
離領域７を形成する。次に、図５５を参照して、酸化膜
２１を除去した後、ｎ- エピタキシャル層２の上に再び
酸化膜２２を形成し、この酸化膜２２の上に窒化膜２３
を形成する。その後、窒化膜２３の上に所定形状のパタ
ーンを有するレジスト膜２４を形成して、このレジスト
膜２４をマスクとして、窒化膜２３のパターニングを行
なう。
【００２０】次に、レジスト膜２４と窒化膜２３とをマ
スクとして、ｎ- エピタキシャル層２にボロンを注入す
る。次に、図５６を参照して、レジスト膜２４を除去し
た後、窒化膜２３をマスクとして、選択酸化を行ないフ
ィールド酸化膜１４を形成する。このとき、同時にフィ
ールド酸化膜１４の下面の領域にｐ- 型不純物領域５が
形成される。その後窒化膜２３と酸化膜２２とを除去す
る。
スクとして、ｎ- エピタキシャル層２にボロンを注入す
る。次に、図５６を参照して、レジスト膜２４を除去し
た後、窒化膜２３をマスクとして、選択酸化を行ないフ
ィールド酸化膜１４を形成する。このとき、同時にフィ
ールド酸化膜１４の下面の領域にｐ- 型不純物領域５が
形成される。その後窒化膜２３と酸化膜２２とを除去す
る。
【００２１】次に、図５７を参照して、ｎ- エピタキシ
ャル層２の表面に酸化膜９およびポリシリコン層９を形
成する。その後、このポリシリコン層９の上に所定形状
のレジスト膜２５を形成して、このレジスト膜２５をマ
スクとしてポリシリコン膜９のパターニングを行ないゲ
ート電極９を形成する。
ャル層２の表面に酸化膜９およびポリシリコン層９を形
成する。その後、このポリシリコン層９の上に所定形状
のレジスト膜２５を形成して、このレジスト膜２５をマ
スクとしてポリシリコン膜９のパターニングを行ないゲ
ート電極９を形成する。
【００２２】次に、図５８を参照して、ｎ- エピタキシ
ャル層２の上に所定のパターンを有するレジスト膜２６
を形成する。その後、このレジスト膜２６をマスクとし
て、ｎ- エピタキシャル層２の所定領域にボロンを注入
する。次に、図５９を参照して、レジスト膜２６を除去
した後、アニールよりソース領域３とドレイン領域４と
を形成し、さらに、ゲート電極９を覆うように酸化膜２
６を形成する。次に、図６０を参照して、酸化膜２６の
ソース領域３に隣接する領域のパターニングを行ない、
リンを注入した後アニールをおこない、ｎ型不純物領域
４を形成する。
ャル層２の上に所定のパターンを有するレジスト膜２６
を形成する。その後、このレジスト膜２６をマスクとし
て、ｎ- エピタキシャル層２の所定領域にボロンを注入
する。次に、図５９を参照して、レジスト膜２６を除去
した後、アニールよりソース領域３とドレイン領域４と
を形成し、さらに、ゲート電極９を覆うように酸化膜２
６を形成する。次に、図６０を参照して、酸化膜２６の
ソース領域３に隣接する領域のパターニングを行ない、
リンを注入した後アニールをおこない、ｎ型不純物領域
４を形成する。
【００２３】次に、図６１を参照して、ｎ- エピタキシ
ャル層２の表面全面にパッシベーション膜１０を堆積す
る。その後、このパッシベーション膜１０にソース領域
３とドレイン領域６とに続くコンタクトホールを開口し
た後、Ａｌ−Ｓｉをスパッタリング法により堆積し、エ
ッチングによりパターニングを行なうことによって、ソ
ース電極１１とドレイン電極１２とを形成する。その
後、ｐ- 半導体基板１の裏面側に金属蒸着を行ない、基
板電極１３を形成する。以上により、図５０に示す高耐
圧型半導体装置が完成する。
ャル層２の表面全面にパッシベーション膜１０を堆積す
る。その後、このパッシベーション膜１０にソース領域
３とドレイン領域６とに続くコンタクトホールを開口し
た後、Ａｌ−Ｓｉをスパッタリング法により堆積し、エ
ッチングによりパターニングを行なうことによって、ソ
ース電極１１とドレイン電極１２とを形成する。その
後、ｐ- 半導体基板１の裏面側に金属蒸着を行ない、基
板電極１３を形成する。以上により、図５０に示す高耐
圧型半導体装置が完成する。
【００２４】
【発明が解決しようとする課題】しかしながら、上記構
造よりなる高耐圧型半導体装置およびその製造方法にお
いては、以下に示す問題点がある。まず、図６２を参照
して、チャネル領域２０の平面パターンのコーナー部分
では、直線部分に比べて空乏層の延び方が異なる。ここ
で、図６３を参照して、コーナー部分の空乏層ａ，ｂ，
ｃの伸び方について説明する。図６３は、図６２中Ｘ−
Ｘ線矢視断面図である。
造よりなる高耐圧型半導体装置およびその製造方法にお
いては、以下に示す問題点がある。まず、図６２を参照
して、チャネル領域２０の平面パターンのコーナー部分
では、直線部分に比べて空乏層の延び方が異なる。ここ
で、図６３を参照して、コーナー部分の空乏層ａ，ｂ，
ｃの伸び方について説明する。図６３は、図６２中Ｘ−
Ｘ線矢視断面図である。
【００２５】空乏層ａ，ｂ，ｃは、コーナー部分の形状
の効果により、ソース領域３に向かって延びやすく、一
方、空乏層ｃのｐ- 不純物領域５の空乏層は延びにくく
なっている。したがって、コーナー部分では、ソース領
域３にまで空乏層が延び、ソース領域３とｐ- 不純物領
域５との間でパンチスルー現象が発生しやすいという問
題点があった。また、上記従来の構造によれば、ｐ- 不
純物領域５の空乏層化を促進する効果があるものの、半
導体装置の“ＯＮ”状態における抵抗は変化がないた
め、消費電力が大きいという問題点があった。
の効果により、ソース領域３に向かって延びやすく、一
方、空乏層ｃのｐ- 不純物領域５の空乏層は延びにくく
なっている。したがって、コーナー部分では、ソース領
域３にまで空乏層が延び、ソース領域３とｐ- 不純物領
域５との間でパンチスルー現象が発生しやすいという問
題点があった。また、上記従来の構造によれば、ｐ- 不
純物領域５の空乏層化を促進する効果があるものの、半
導体装置の“ＯＮ”状態における抵抗は変化がないた
め、消費電力が大きいという問題点があった。
【００２６】この発明は上記問題点を解決するためにな
されたもので、高耐圧型半導体装置の構造の改良を図る
ことにより、“ＯＦＦ”状態において高耐圧が可能であ
り、かつ“ＯＮ”状態において低抵抗動作が可能な高耐
圧型半導体装置を提供することを目的とする。
されたもので、高耐圧型半導体装置の構造の改良を図る
ことにより、“ＯＦＦ”状態において高耐圧が可能であ
り、かつ“ＯＮ”状態において低抵抗動作が可能な高耐
圧型半導体装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】この発明に基づいた高耐
圧型半導体装置の１つの局面においては、第１導電型の
半導体層と、この半導体層の所定の位置に形成された第
２導電型低濃度不純物領域と、上記半導体層の表面の、
上記第２導電型低濃度不純物領域の一方端側において、
前記第２導電型低濃度不純物領域の端部からチャネル領
域をなすように所定の距離を隔てて形成された第２導電
型のソース領域と、上記チャネル領域の上方において、
上記半導体層の表面と絶縁膜を介し、かつ、上記第２導
電型低濃度不純物領域の上面の一部に延在するように形
成されたゲート電極と、上記ソース領域の上記チャネル
領域とは反対側の領域において、上記ソース領域と接す
るように、上記半導体層の表面に形成された第１導電型
不純物領域と、前記ソース領域と上記第１導電型不純物
領域とに接続され、上記半導体層と上記ゲート電極とに
対して絶縁膜を介して形成されたソース電極と、上記半
導体層の表面の、上記第２導電型低濃度不純物領域の他
方端側において、上記第２導電型低濃度不純物領域と接
するように形成された第２導電型のドレイン領域と、上
記ドレイン領域と電気的に接続され、上記半導体層と上
記第２導電型低濃度不純物領域とに対し、絶縁膜を介し
て形成されたドレイン電極とを備えている。
圧型半導体装置の１つの局面においては、第１導電型の
半導体層と、この半導体層の所定の位置に形成された第
２導電型低濃度不純物領域と、上記半導体層の表面の、
上記第２導電型低濃度不純物領域の一方端側において、
前記第２導電型低濃度不純物領域の端部からチャネル領
域をなすように所定の距離を隔てて形成された第２導電
型のソース領域と、上記チャネル領域の上方において、
上記半導体層の表面と絶縁膜を介し、かつ、上記第２導
電型低濃度不純物領域の上面の一部に延在するように形
成されたゲート電極と、上記ソース領域の上記チャネル
領域とは反対側の領域において、上記ソース領域と接す
るように、上記半導体層の表面に形成された第１導電型
不純物領域と、前記ソース領域と上記第１導電型不純物
領域とに接続され、上記半導体層と上記ゲート電極とに
対して絶縁膜を介して形成されたソース電極と、上記半
導体層の表面の、上記第２導電型低濃度不純物領域の他
方端側において、上記第２導電型低濃度不純物領域と接
するように形成された第２導電型のドレイン領域と、上
記ドレイン領域と電気的に接続され、上記半導体層と上
記第２導電型低濃度不純物領域とに対し、絶縁膜を介し
て形成されたドレイン電極とを備えている。
【００２８】さらに、上記チャネル領域の幅は、上記ゲ
ート電極の平面パターン形状において、直線部分のチャ
ネル領域の幅よりもコーナー部分のチャネル領域の幅の
ほうが広く設けられている。また、好ましくは、上記第
２導電型低濃度不純物領域は、上記半導体層の表面に形
成されたフィールド絶縁膜の下面の領域に接するように
形成されている。さらに好ましくは、上記第１導電型不
純物領域は、さらにソース領域を覆うように形成されて
いる。
ート電極の平面パターン形状において、直線部分のチャ
ネル領域の幅よりもコーナー部分のチャネル領域の幅の
ほうが広く設けられている。また、好ましくは、上記第
２導電型低濃度不純物領域は、上記半導体層の表面に形
成されたフィールド絶縁膜の下面の領域に接するように
形成されている。さらに好ましくは、上記第１導電型不
純物領域は、さらにソース領域を覆うように形成されて
いる。
【００２９】次に、この発明に基づいた高耐圧型半導体
装置の他の局面においては、第１導電型の半導体層と、
この半導体層の所定の位置に形成された第２導電型低濃
度不純物領域と、上記半導体層の表面の、上記第２導電
型低濃度不純物領域の一方端側において、上記第２導電
型低濃度不純物領域の端部からチャネル領域をなすよう
に所定の距離を隔てて形成された第２導電型のソース領
域と、上記チャネル領域の上方において、上記半導体層
の表面と絶縁膜を介し、かつ、上記第２導電型低濃度不
純物領域の上面の一部に延在するように形成されたゲー
ト電極と、上記ソース領域の上記チャネル領域とは反対
側の領域において、上記ソース領域と接するように、上
記半導体層の表面に形成された第１導電型不純物領域
と、上記ソース領域と上記第１導電型不純物領域とに接
続され、上記半導体層と上記ゲート電極とに対して絶縁
膜を介して形成されたソース電極と、上記半導体層の表
面の、上記第２導電型低濃度不純物領域の他方端側にお
いて、上記第２導電型低濃度不純物領域と接するように
形成された第２導電型のドレイン領域と、上記ドレイン
領域内に形成された第１導電型不純物拡散領域と、上記
不純物拡散領域と電気的に接続され、上記半導体層と上
記ドレイン領域と上記第２導電型低濃度不純物領域とに
対し絶縁膜を介して形成されたドレイン電極とを備えて
いる。
装置の他の局面においては、第１導電型の半導体層と、
この半導体層の所定の位置に形成された第２導電型低濃
度不純物領域と、上記半導体層の表面の、上記第２導電
型低濃度不純物領域の一方端側において、上記第２導電
型低濃度不純物領域の端部からチャネル領域をなすよう
に所定の距離を隔てて形成された第２導電型のソース領
域と、上記チャネル領域の上方において、上記半導体層
の表面と絶縁膜を介し、かつ、上記第２導電型低濃度不
純物領域の上面の一部に延在するように形成されたゲー
ト電極と、上記ソース領域の上記チャネル領域とは反対
側の領域において、上記ソース領域と接するように、上
記半導体層の表面に形成された第１導電型不純物領域
と、上記ソース領域と上記第１導電型不純物領域とに接
続され、上記半導体層と上記ゲート電極とに対して絶縁
膜を介して形成されたソース電極と、上記半導体層の表
面の、上記第２導電型低濃度不純物領域の他方端側にお
いて、上記第２導電型低濃度不純物領域と接するように
形成された第２導電型のドレイン領域と、上記ドレイン
領域内に形成された第１導電型不純物拡散領域と、上記
不純物拡散領域と電気的に接続され、上記半導体層と上
記ドレイン領域と上記第２導電型低濃度不純物領域とに
対し絶縁膜を介して形成されたドレイン電極とを備えて
いる。
【００３０】さらに好ましくは、上記第２導電型低濃度
不純物領域は、上記半導体層の表面に形成されたフィー
ルド絶縁膜の下面の領域に接するように形成されてい
る。
不純物領域は、上記半導体層の表面に形成されたフィー
ルド絶縁膜の下面の領域に接するように形成されてい
る。
【００３１】次に、この発明に基づいた高耐圧型半導体
装置のさらに他の局面においては、第１導電型の半導体
層と、この半導体層の所定の位置に形成された第２導電
型低濃度不純物領域と、上記半導体層の表面の前記第２
導電型低濃度不純物領域の一方端側において、上記第２
導電型低濃度不純物領域の端部からチャネル領域をなす
ように所定の距離を隔てて形成された第２導電型のソー
ス領域と、上記チャネル領域の上方において、上記半導
体層の表面と絶縁膜を介し、かつ、上記第２導電型低濃
度不純物領域の上面の一部に延在するように形成された
ゲート電極と、上記ソース領域の上記チャネル領域とは
反対側の領域において、上記ソース領域と接するよう
に、上記半導体層の表面に形成された第１導電型不純物
領域と、上記ソース領域と上記第１導電型不純物領域と
に接続され、上記半導体層と上記ゲート電極とに対して
絶縁膜を介して形成されたソース電極と、上記半導体層
の表面の上記第２導電型低濃度不純物領域の他方端側に
おいて、上記第２導電型低濃度不純物領域と接するよう
に形成された第２導電型のドレイン領域と、上記ドレイ
ン領域内に形成された第１導電型不純物拡散領域と、上
記ドレイン領域と上記不純物拡散領域とに電気的に接続
され、上記半導体層と上記第２導電型低濃度不純物領域
とに対し絶縁膜を介して形成されたドレイン電極とを備
えている。
装置のさらに他の局面においては、第１導電型の半導体
層と、この半導体層の所定の位置に形成された第２導電
型低濃度不純物領域と、上記半導体層の表面の前記第２
導電型低濃度不純物領域の一方端側において、上記第２
導電型低濃度不純物領域の端部からチャネル領域をなす
ように所定の距離を隔てて形成された第２導電型のソー
ス領域と、上記チャネル領域の上方において、上記半導
体層の表面と絶縁膜を介し、かつ、上記第２導電型低濃
度不純物領域の上面の一部に延在するように形成された
ゲート電極と、上記ソース領域の上記チャネル領域とは
反対側の領域において、上記ソース領域と接するよう
に、上記半導体層の表面に形成された第１導電型不純物
領域と、上記ソース領域と上記第１導電型不純物領域と
に接続され、上記半導体層と上記ゲート電極とに対して
絶縁膜を介して形成されたソース電極と、上記半導体層
の表面の上記第２導電型低濃度不純物領域の他方端側に
おいて、上記第２導電型低濃度不純物領域と接するよう
に形成された第２導電型のドレイン領域と、上記ドレイ
ン領域内に形成された第１導電型不純物拡散領域と、上
記ドレイン領域と上記不純物拡散領域とに電気的に接続
され、上記半導体層と上記第２導電型低濃度不純物領域
とに対し絶縁膜を介して形成されたドレイン電極とを備
えている。
【００３２】また、好ましくは、上記第第２導電型低濃
度不純物領域は、上記半導体層の表面に形成されたフィ
ールド絶縁膜の下面の領域に接するように形成されてい
る。
度不純物領域は、上記半導体層の表面に形成されたフィ
ールド絶縁膜の下面の領域に接するように形成されてい
る。
【００３３】
【作用】この発明に基づいた高耐圧型半導体装置の１つ
の局面によれば、チャネル領域の幅が、ゲート電極の平
面パターン形状において、直線部分のチャネル領域の幅
よりもコーナー部分のチャネル領域の幅のほうが広く設
けられている。これにより、コーナー部分でのソース領
域への空乏層の延びを未然に防止する。その結果、ソー
ス領域と第２導電型不純物領域との間のパンチスルー現
状を防止することができる。好ましくは、第１導電型不
純物領域が、ソース領域を覆うように形成されている。
これにより、第１導電型半導体層の空乏層化を促進する
ことが可能となる。したがって、“ＯＮ”状態におい
て、高耐圧が可能な高耐圧型半導体装置が可能となる。
の局面によれば、チャネル領域の幅が、ゲート電極の平
面パターン形状において、直線部分のチャネル領域の幅
よりもコーナー部分のチャネル領域の幅のほうが広く設
けられている。これにより、コーナー部分でのソース領
域への空乏層の延びを未然に防止する。その結果、ソー
ス領域と第２導電型不純物領域との間のパンチスルー現
状を防止することができる。好ましくは、第１導電型不
純物領域が、ソース領域を覆うように形成されている。
これにより、第１導電型半導体層の空乏層化を促進する
ことが可能となる。したがって、“ＯＮ”状態におい
て、高耐圧が可能な高耐圧型半導体装置が可能となる。
【００３４】次に、この発明に基づいた高耐圧型半導体
装置の他の局面によれば、ドレイン領域の内部に第１導
電型の不純物拡散領域が形成されている。さらに、ドレ
イン電極は、この第１導電型の不純物拡散領域に接続さ
れている。
装置の他の局面によれば、ドレイン領域の内部に第１導
電型の不純物拡散領域が形成されている。さらに、ドレ
イン電極は、この第１導電型の不純物拡散領域に接続さ
れている。
【００３５】これにより、ドレイン領域に達したホール
電流は、第１導電型不純物拡散領域に注入される。その
結果、この第１導電型不純物拡散領域からドレイン領域
を通って第１導電型の半導体層へ電子電流が流れ出す。
したがって、ソース電極とドレイン電極との間で、ホー
ル電流と電子電流が同時に流れる形で、高耐圧型半導体
装置が“ＯＮ”状態となるために、“ＯＮ”状態におけ
る抵抗を大幅に削減することが可能となる。
電流は、第１導電型不純物拡散領域に注入される。その
結果、この第１導電型不純物拡散領域からドレイン領域
を通って第１導電型の半導体層へ電子電流が流れ出す。
したがって、ソース電極とドレイン電極との間で、ホー
ル電流と電子電流が同時に流れる形で、高耐圧型半導体
装置が“ＯＮ”状態となるために、“ＯＮ”状態におけ
る抵抗を大幅に削減することが可能となる。
【００３６】次に、この発明に基づいた高耐圧型半導体
装置のさらに他の局面によれば、ドレイン領域の内部に
第１導電型の不純物拡散領域が形成され、さらに、ドレ
イン電極がドレイン領域と第１導電型の不純物拡散領域
とに接続されている。
装置のさらに他の局面によれば、ドレイン領域の内部に
第１導電型の不純物拡散領域が形成され、さらに、ドレ
イン電極がドレイン領域と第１導電型の不純物拡散領域
とに接続されている。
【００３７】これにより、ホール電流はドレイン領域に
流れ込む。ここで、ドレイン領域に達したホール電流
は、第１導電型不純物拡散領域下に形成されるピンチ抵
抗部分を通ってドレイン電流に流れ込む。したがって、
ホール電流が所定以上増加すると、ピンチ抵抗に発生す
る電圧降下によって、ドレイン領域と第１導電型型の不
純物拡散領域との間に順バイアスが加わる。
流れ込む。ここで、ドレイン領域に達したホール電流
は、第１導電型不純物拡散領域下に形成されるピンチ抵
抗部分を通ってドレイン電流に流れ込む。したがって、
ホール電流が所定以上増加すると、ピンチ抵抗に発生す
る電圧降下によって、ドレイン領域と第１導電型型の不
純物拡散領域との間に順バイアスが加わる。
【００３８】その結果、第１導電型の不純物拡散領域か
らドレイン領域を通って第１導電型の半導体層へ電子電
流が流れ出す。このように、ドレイン電極とソース電極
との間で、ホール電流と電子電流が同時に流れる形で
“ＯＮ”状態となるため、“ＯＮ”状態における抵抗を
大幅に削減することができる。
らドレイン領域を通って第１導電型の半導体層へ電子電
流が流れ出す。このように、ドレイン電極とソース電極
との間で、ホール電流と電子電流が同時に流れる形で
“ＯＮ”状態となるため、“ＯＮ”状態における抵抗を
大幅に削減することができる。
【００３９】
【実施例】以下、この発明に基づいた第１の実施例につ
いて説明する。まず、図１を参照して、ｐ- 半導体基板
１の上にｎ- エピタキシャル層２が形成されている。ｎ
-エピタキシャル層２の表面の所定の領域には、ｐ- 型
不純物領域５が形成されている。このｐ- 型不純物領域
５の一方端側には、所定の距離を隔ててチャネル領域２
０を形成するようにｐ型のソース領域３が設けられてい
る。また、ソース領域３のチャネル領域２０とは反対側
の領域には、ソース領域３と接するようにｎ型不純物領
域４が形成されている。
いて説明する。まず、図１を参照して、ｐ- 半導体基板
１の上にｎ- エピタキシャル層２が形成されている。ｎ
-エピタキシャル層２の表面の所定の領域には、ｐ- 型
不純物領域５が形成されている。このｐ- 型不純物領域
５の一方端側には、所定の距離を隔ててチャネル領域２
０を形成するようにｐ型のソース領域３が設けられてい
る。また、ソース領域３のチャネル領域２０とは反対側
の領域には、ソース領域３と接するようにｎ型不純物領
域４が形成されている。
【００４０】チャネル領域２０の上方には、ゲート酸化
膜２１を介してゲート電極９が設けられている。また、
ソース領域３とｎ型不純物領域４とには、ｎ- エピタキ
シャル層２とゲート電極２１に対し、酸化膜１０を介し
てソース電極１１が設けられている。一方、ｐ- 型不純
物領域５の他方端側には、ｐ- 型不純物領域５に接する
ようにｐ型のドレイン領域６が形成されている。このｐ
型のドレイン領域６には、ｎ- エピタキシャル層２に対
し、酸化膜１０を介してドレイン電極１２が設けられて
いる。
膜２１を介してゲート電極９が設けられている。また、
ソース領域３とｎ型不純物領域４とには、ｎ- エピタキ
シャル層２とゲート電極２１に対し、酸化膜１０を介し
てソース電極１１が設けられている。一方、ｐ- 型不純
物領域５の他方端側には、ｐ- 型不純物領域５に接する
ようにｐ型のドレイン領域６が形成されている。このｐ
型のドレイン領域６には、ｎ- エピタキシャル層２に対
し、酸化膜１０を介してドレイン電極１２が設けられて
いる。
【００４１】このドレイン領域６のｐ- 型不純物領域５
には、反対側の領域に、ｎ- エピタキシャル層２の表面
からｐ- 半導体基板１の表面にかけて、ｐ型分離領域７
が形成されている。また、ゲート電極９と、ソース領域
３とｎ型不純物領域４との下方のｐ- 半導体基板１とｎ
- エピタキシャル層２との界面には、ｎ+ 型埋込層８が
形成されている。さらに、ｐ- 半導体基板１の裏面側に
は、基板電極１３が設けられている。
には、反対側の領域に、ｎ- エピタキシャル層２の表面
からｐ- 半導体基板１の表面にかけて、ｐ型分離領域７
が形成されている。また、ゲート電極９と、ソース領域
３とｎ型不純物領域４との下方のｐ- 半導体基板１とｎ
- エピタキシャル層２との界面には、ｎ+ 型埋込層８が
形成されている。さらに、ｐ- 半導体基板１の裏面側に
は、基板電極１３が設けられている。
【００４２】次に、図２を参照して、上記断面構造より
なる高耐圧型半導体装置のチャネルの幅について説明す
る。この実施例によれば、チャネル領域２０の幅Ｗが、
直線部分の幅Ｗ1 とコーナー部分の幅Ｗ2 とでは、Ｗ1
＜Ｗ2 となるように形成されている。図２中Ｘ−Ｘ線矢
視断面を図３に示す。図３を参照して、上述のようにチ
ャネル領域２０の幅をＷ1 ＜Ｗ2 とすることにより、ソ
ース領域３までの距離が大きくなり、空乏層がソース領
域３に達することによるパンチスルー現象を防止するこ
とが可能となる。
なる高耐圧型半導体装置のチャネルの幅について説明す
る。この実施例によれば、チャネル領域２０の幅Ｗが、
直線部分の幅Ｗ1 とコーナー部分の幅Ｗ2 とでは、Ｗ1
＜Ｗ2 となるように形成されている。図２中Ｘ−Ｘ線矢
視断面を図３に示す。図３を参照して、上述のようにチ
ャネル領域２０の幅をＷ1 ＜Ｗ2 とすることにより、ソ
ース領域３までの距離が大きくなり、空乏層がソース領
域３に達することによるパンチスルー現象を防止するこ
とが可能となる。
【００４３】次に、上記構造よりなる高耐圧型半導体装
置の製造方法について、図４〜図１２を参照して説明す
る。まず、図４を参照して、基板抵抗が３０〜１００Ω
ｃｍのｐ- 半導体基板１の所定の領域にアンチモンを注
入し、アニールを行なうことにより、ｎ+ 埋込層８を形
成する。その後、ｐ- 半導体基板１の表面に、エピタキ
シャル成長法を用いて、基板抵抗２〜５Ωｃｍ、厚さ５
〜２０μｍのｎ- エピタキシャル層２を形成する。
置の製造方法について、図４〜図１２を参照して説明す
る。まず、図４を参照して、基板抵抗が３０〜１００Ω
ｃｍのｐ- 半導体基板１の所定の領域にアンチモンを注
入し、アニールを行なうことにより、ｎ+ 埋込層８を形
成する。その後、ｐ- 半導体基板１の表面に、エピタキ
シャル成長法を用いて、基板抵抗２〜５Ωｃｍ、厚さ５
〜２０μｍのｎ- エピタキシャル層２を形成する。
【００４４】次に、図５を参照して、ｎ- エピタキシャ
ル層２の表面に酸化膜２１を形成し、所定の領域のみ膜
厚が薄くなるようにパターニングを行なう。その後、こ
の酸化膜２１をマスクとして、ｐ- 半導体基板１にボロ
ンを注入エネルギ約６０ｋＶ，注入量１×１０12〜１×
１０13ｃｍ-2条件で注入し、アニールを行なうことによ
りｐ型分離領域７を形成する。
ル層２の表面に酸化膜２１を形成し、所定の領域のみ膜
厚が薄くなるようにパターニングを行なう。その後、こ
の酸化膜２１をマスクとして、ｐ- 半導体基板１にボロ
ンを注入エネルギ約６０ｋＶ，注入量１×１０12〜１×
１０13ｃｍ-2条件で注入し、アニールを行なうことによ
りｐ型分離領域７を形成する。
【００４５】次に、図６を参照して、酸化膜２１を除去
した後、ｎ- エピタキシャル層２の上に再び酸化膜２２
を形成し、この酸化膜２２の上に窒化膜２３を形成す
る。その後、窒化膜２３の上に所定形状のパターンを有
するレジスト膜２４を形成して、このレジスト膜２４を
マスクに窒化膜２３のパターニングを行なう。次に、レ
ジスト膜２４と窒化膜２３とをマスクとして、ｎ- エピ
タキシャル層２２にボロンを注入エネルギ約５０ｋＶ，
注入量５×１０13〜１×１０14ｃｍ-2の条件で注入す
る。
した後、ｎ- エピタキシャル層２の上に再び酸化膜２２
を形成し、この酸化膜２２の上に窒化膜２３を形成す
る。その後、窒化膜２３の上に所定形状のパターンを有
するレジスト膜２４を形成して、このレジスト膜２４を
マスクに窒化膜２３のパターニングを行なう。次に、レ
ジスト膜２４と窒化膜２３とをマスクとして、ｎ- エピ
タキシャル層２２にボロンを注入エネルギ約５０ｋＶ，
注入量５×１０13〜１×１０14ｃｍ-2の条件で注入す
る。
【００４６】次に、図７を参照して、レジスト膜２４を
除去した後、窒化膜２３をマスクとして、選択酸化を行
ないフィールド酸化膜１４を形成する。このとき、同時
にフィールド酸化膜１４の下面の領域に、ｐ- 型不純物
領域５が形成される。その後、窒化膜２３と酸化膜２２
とを除去する。
除去した後、窒化膜２３をマスクとして、選択酸化を行
ないフィールド酸化膜１４を形成する。このとき、同時
にフィールド酸化膜１４の下面の領域に、ｐ- 型不純物
領域５が形成される。その後、窒化膜２３と酸化膜２２
とを除去する。
【００４７】次に、図８を参照して、ｎ- エピタキシャ
ル層２の表面に酸化膜９およびポリシリコン層９を形成
する。その後、このポリシリコン層９の上に所定形状の
レジスト膜２５を形成して、このレジスト膜２５をマス
クとしてポリシリコン層９のパターニングを行ない、ゲ
ート電極９を形成する。このとき、ゲート電極９のパタ
ーニングにおいては、その表面形状のコーナー部分にお
いて、内側の曲率半径の中心と外側の曲率半径の中心を
ずらすことにより、後に形成されるコーナー部分のチャ
ネル領域の長さが異なるようにゲート電極９のパターニ
ングを行なう。
ル層２の表面に酸化膜９およびポリシリコン層９を形成
する。その後、このポリシリコン層９の上に所定形状の
レジスト膜２５を形成して、このレジスト膜２５をマス
クとしてポリシリコン層９のパターニングを行ない、ゲ
ート電極９を形成する。このとき、ゲート電極９のパタ
ーニングにおいては、その表面形状のコーナー部分にお
いて、内側の曲率半径の中心と外側の曲率半径の中心を
ずらすことにより、後に形成されるコーナー部分のチャ
ネル領域の長さが異なるようにゲート電極９のパターニ
ングを行なう。
【００４８】次に、図９を参照して、ｎ- エピタキシャ
ル層２の上に所定のパターンを有するレジスト膜２６を
形成する。その後、このレジスト膜２６をマスクとし
て、ｎ - エピタキシャル層２の所定の領域に、ボロンを
注入エネルギ約５０ｋＶ，注入量５×１０13〜１×１０
14ｃｍ-2の条件で注入する。
ル層２の上に所定のパターンを有するレジスト膜２６を
形成する。その後、このレジスト膜２６をマスクとし
て、ｎ - エピタキシャル層２の所定の領域に、ボロンを
注入エネルギ約５０ｋＶ，注入量５×１０13〜１×１０
14ｃｍ-2の条件で注入する。
【００４９】次に、図１０を参照して、レジスト膜２６
を除去した後、アニールにより、ソース領域３とドレイ
ン領域６とを形成し、さらにゲート電極９を覆うように
酸化膜１０を形成する。次に、図１１を参照して、酸化
膜のソース領域３に隣接する領域のパターニングを行な
い、リンを注入した後、アニールを行ない、ｎ型不純物
領域４を形成する。
を除去した後、アニールにより、ソース領域３とドレイ
ン領域６とを形成し、さらにゲート電極９を覆うように
酸化膜１０を形成する。次に、図１１を参照して、酸化
膜のソース領域３に隣接する領域のパターニングを行な
い、リンを注入した後、アニールを行ない、ｎ型不純物
領域４を形成する。
【００５０】次に、図１２を参照して、ｎ- エピタキシ
ャル層２の表面全面にパッシベーション膜１０を堆積す
る。その後、このパッシベーション膜１０に、ソース領
域３とドレイン領域６とに通ずるコンタクトホールを開
口したのち、Ａｌ−Ｓｉをスパッタリング法により堆積
し、エッチングによりパターニングを行なうことで、ソ
ース電極１１とドレイン電極１２とを形成する。その
後、ｐ- 半導体基板１の裏面側に金属蒸着を行ない基板
電極１３を形成する。以上により、図１に示す高耐圧型
半導体装置が完成する。
ャル層２の表面全面にパッシベーション膜１０を堆積す
る。その後、このパッシベーション膜１０に、ソース領
域３とドレイン領域６とに通ずるコンタクトホールを開
口したのち、Ａｌ−Ｓｉをスパッタリング法により堆積
し、エッチングによりパターニングを行なうことで、ソ
ース電極１１とドレイン電極１２とを形成する。その
後、ｐ- 半導体基板１の裏面側に金属蒸着を行ない基板
電極１３を形成する。以上により、図１に示す高耐圧型
半導体装置が完成する。
【００５１】以上、この実施例によれば、チャネル領域
の幅がゲート電極の平面パターン形状において、直線部
分のチャネル領域の幅よりもコーナー部分のチャネル領
域の幅のほうが広く設けられている。これにより、コー
ナー部分でのソース領域への空乏層の延びを未然に防止
する。その結果、ソース領域とｐ- 不純物領域との間の
パンチスルー現象を防止することが可能となる。
の幅がゲート電極の平面パターン形状において、直線部
分のチャネル領域の幅よりもコーナー部分のチャネル領
域の幅のほうが広く設けられている。これにより、コー
ナー部分でのソース領域への空乏層の延びを未然に防止
する。その結果、ソース領域とｐ- 不純物領域との間の
パンチスルー現象を防止することが可能となる。
【００５２】次に、この発明に基づいた第２の実施例に
ついて説明する。図１３は、第２の実施例における高耐
圧型半導体装置の構造を示す断面図である。図１３を参
照して、ｐ- 半導体基板１の上にｎ- エピタキシャル層
２が形成されている。ｎ- エピタキシャル層２の表面の
所定の領域には、フィールド酸化膜１４が形成されてい
る。
ついて説明する。図１３は、第２の実施例における高耐
圧型半導体装置の構造を示す断面図である。図１３を参
照して、ｐ- 半導体基板１の上にｎ- エピタキシャル層
２が形成されている。ｎ- エピタキシャル層２の表面の
所定の領域には、フィールド酸化膜１４が形成されてい
る。
【００５３】このフィールド酸化膜１４の下面側に接す
るようにｐ- 型不純物領域５が形成されている。フィー
ルド酸化膜１４の一方端側には、所定の距離を隔ててチ
ャネル領域２０を形成するようにｐ型のソース領域３が
設けられている。また、ソース領域３のチャネル領域２
０とは反対側の領域には、ソース領域３と接するように
ｎ型不純物領域４が形成されている。
るようにｐ- 型不純物領域５が形成されている。フィー
ルド酸化膜１４の一方端側には、所定の距離を隔ててチ
ャネル領域２０を形成するようにｐ型のソース領域３が
設けられている。また、ソース領域３のチャネル領域２
０とは反対側の領域には、ソース領域３と接するように
ｎ型不純物領域４が形成されている。
【００５４】チャネル領２０の上方には、ゲート酸化膜
２１を介してゲート電極９が設けられている。また、ソ
ース領域３とｎ型不純物領域４とには、ｎ- エピタキシ
ャル層２とゲート電極９に対して、酸化膜１０を介して
ソース電極１１が設けられている。
２１を介してゲート電極９が設けられている。また、ソ
ース領域３とｎ型不純物領域４とには、ｎ- エピタキシ
ャル層２とゲート電極９に対して、酸化膜１０を介して
ソース電極１１が設けられている。
【００５５】一方、フィールド酸化膜１４の他方端側に
は、ｐ- 型不純物領域５に接するように、ｐ型のドレイ
ン領域６が形成されている。また、このｐ- 型不純物領
域５の内部には、ｎ型不純物拡散領域１５が形成されて
いる。このｎ型の不純物拡散領域１５には、ｐ型のドレ
イン領域６とｎ- エピタキシャル層２に対し酸化膜１０
を介してドレイン電極１２が設けられている。
は、ｐ- 型不純物領域５に接するように、ｐ型のドレイ
ン領域６が形成されている。また、このｐ- 型不純物領
域５の内部には、ｎ型不純物拡散領域１５が形成されて
いる。このｎ型の不純物拡散領域１５には、ｐ型のドレ
イン領域６とｎ- エピタキシャル層２に対し酸化膜１０
を介してドレイン電極１２が設けられている。
【００５６】ドレイン領域６のフィールド酸化膜１４と
は反対側の領域には、ｎ- エピタキシャル層２の表面か
らｐ- 半導体基板１の表面にかけてｐ型分離領域７が形
成されている。また、ゲート電極９と、ソース領域３と
ｎ型不純物領域４との下方のｐ- 半導体基板１とｎ- エ
ピタキシャル層２との界面にはｎ+ 埋込層８が形成され
ている。さらに、ｐ- 半導体基板１の裏面側には、基板
電極１３が設けられている。
は反対側の領域には、ｎ- エピタキシャル層２の表面か
らｐ- 半導体基板１の表面にかけてｐ型分離領域７が形
成されている。また、ゲート電極９と、ソース領域３と
ｎ型不純物領域４との下方のｐ- 半導体基板１とｎ- エ
ピタキシャル層２との界面にはｎ+ 埋込層８が形成され
ている。さらに、ｐ- 半導体基板１の裏面側には、基板
電極１３が設けられている。
【００５７】次に、上記構造よりなる高耐圧型半導体装
置の動作原理について、図１４ないし図１６を参照して
説明する。まず、図１４を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
置の動作原理について、図１４ないし図１６を参照して
説明する。まず、図１４を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
【００５８】このとき、半導体装置内に発生する空乏層
は、ｎ- エピタキシャル層２とｐ-半導体基板１との接
合Ｂと、ｎ- エピタキシャル層２とｐ型分離領域７との
接合Ａと、ｎ- エピタキシャル層２とｐ- 型不純物領域
５との接合Ｃとから延びている。接合Ａから延びる空乏
層ａは接合Ｂから延びる空乏層ｂの影響で延びやすくな
る。そのため、接合Ａの電界は一般的に小さな値に保た
れる。この効果は一般にＲＥＳＵＲＦ効果といわれてい
る。
は、ｎ- エピタキシャル層２とｐ-半導体基板１との接
合Ｂと、ｎ- エピタキシャル層２とｐ型分離領域７との
接合Ａと、ｎ- エピタキシャル層２とｐ- 型不純物領域
５との接合Ｃとから延びている。接合Ａから延びる空乏
層ａは接合Ｂから延びる空乏層ｂの影響で延びやすくな
る。そのため、接合Ａの電界は一般的に小さな値に保た
れる。この効果は一般にＲＥＳＵＲＦ効果といわれてい
る。
【００５９】一方、接合Ｃから延びる空乏層ｃは、ｐ-
不純物領域５が低濃度であるため、ｎ- エピタキシャル
層２側に延びると同時にｐ- 不純物領域５も空乏層化し
てくる。ｐ- 不純物領域５は、フィールド酸化膜１４の
酸化と同時に形成しているため、ｐ- 不純物領域５の表
面濃度は偏積の影響で低下している。したがって、ｐ -
不純物領域５の抵抗が従来と同様であっても、本実施例
によれば、より空乏層化しやすくなっているということ
ができる。
不純物領域５が低濃度であるため、ｎ- エピタキシャル
層２側に延びると同時にｐ- 不純物領域５も空乏層化し
てくる。ｐ- 不純物領域５は、フィールド酸化膜１４の
酸化と同時に形成しているため、ｐ- 不純物領域５の表
面濃度は偏積の影響で低下している。したがって、ｐ -
不純物領域５の抵抗が従来と同様であっても、本実施例
によれば、より空乏層化しやすくなっているということ
ができる。
【００６０】また、フィールド酸化膜１４の上にオーバ
ーラップして形成されたゲート電極９は、フィールドプ
レートを形成している。このフィールドプレートは、ｐ
- 不純物領域５との距離が滑らかに増加しているため、
ｐ- 不純物領域５の空乏層化を促進し、接合Ｃのゲート
電極９近傍の電界を効果的に緩和することができる。
ーラップして形成されたゲート電極９は、フィールドプ
レートを形成している。このフィールドプレートは、ｐ
- 不純物領域５との距離が滑らかに増加しているため、
ｐ- 不純物領域５の空乏層化を促進し、接合Ｃのゲート
電極９近傍の電界を効果的に緩和することができる。
【００６１】次に、図１５を参照して、さらに＋Ｖ電圧
を大きくしていくと、最終的には、ｎ+ 埋込層８とｐ-
半導体基板１の間の接合により耐圧が決定されることに
なる。このとき、ｎ- エピタキシャル層２とｐ- 型不純
物領域５とはほとんど空乏層化されている。この状態に
おいて、半導体装置を“ＯＦＦ”状態に保つことができ
る。
を大きくしていくと、最終的には、ｎ+ 埋込層８とｐ-
半導体基板１の間の接合により耐圧が決定されることに
なる。このとき、ｎ- エピタキシャル層２とｐ- 型不純
物領域５とはほとんど空乏層化されている。この状態に
おいて、半導体装置を“ＯＦＦ”状態に保つことができ
る。
【００６２】次に、図１６を参照して、ゲート電極９の
電位をソース電極１１に対して低下させると、ゲート電
極９直下のチャネル領域２０がｐ反転して、ホール電流
がソース領域３からｐ- 不純物領域５を通ってゲート領
域６へと流れる。ここで、ゲート領域６に達したホール
電流は、ｎ不純物拡散領域１５に注入されるため、逆に
ｎ不純物拡散領域１５からゲート領域６を通ってｎ- エ
ピタキシャル層２へ電子電流が流れ出す。したがって、
ソース電極１１とドレイン電極１２との間でホール電流
と電子電流が同時に流れる形で“ＯＮ”状態となるた
め、“ＯＮ”状態における抵抗を大幅に削減することが
可能となる。
電位をソース電極１１に対して低下させると、ゲート電
極９直下のチャネル領域２０がｐ反転して、ホール電流
がソース領域３からｐ- 不純物領域５を通ってゲート領
域６へと流れる。ここで、ゲート領域６に達したホール
電流は、ｎ不純物拡散領域１５に注入されるため、逆に
ｎ不純物拡散領域１５からゲート領域６を通ってｎ- エ
ピタキシャル層２へ電子電流が流れ出す。したがって、
ソース電極１１とドレイン電極１２との間でホール電流
と電子電流が同時に流れる形で“ＯＮ”状態となるた
め、“ＯＮ”状態における抵抗を大幅に削減することが
可能となる。
【００６３】次に、図１３に示す高耐圧型半導体装置の
等価回路図を図１７に示す。図１７を参照して、ドレイ
ン領域６からソース領域３直下までのｎ- エピタキシャ
ル層２の抵抗をＲ１、ソース領域３直下からｎ型不純物
領域４までのｎ- エピタキシャル層２の抵抗をＲ２とし
ている。またＭＯＳ１は、ソース領域３、ゲート電極９
のｐチャンネルＭＯＳトランジスタを示し、Ｂｉｐ１は
ｎ型不純物拡散領域１５をエミッタ領域とし、ドレイン
領域６をベース領域、ｎ- エピタキシャル層２をコレク
タ領域とするｎｐｎトランジスタを示している。またＢ
ｉｐ２は、ソース領域３がエミッタ領域、ｎ- エピタキ
シャル層２がベース領域、ｐ- 半導体基板１がコレクタ
領域となる寄生ｐｎｐトランジスタを示している。図１
５において、ＯＦＦ状態の空乏層の伸びを示している
が、このときドレイン領域６は、フローティング状態で
あるため、ドレイン領域６とｐ- エピタキシャル層２と
の間の耐圧はＢｉｐ１のＢＶCEO と同等である。したが
って、ＢＶCEO の影響が現れないレベルでＲＥＳＵＲＦ
効果を作用させる必要がある。
等価回路図を図１７に示す。図１７を参照して、ドレイ
ン領域６からソース領域３直下までのｎ- エピタキシャ
ル層２の抵抗をＲ１、ソース領域３直下からｎ型不純物
領域４までのｎ- エピタキシャル層２の抵抗をＲ２とし
ている。またＭＯＳ１は、ソース領域３、ゲート電極９
のｐチャンネルＭＯＳトランジスタを示し、Ｂｉｐ１は
ｎ型不純物拡散領域１５をエミッタ領域とし、ドレイン
領域６をベース領域、ｎ- エピタキシャル層２をコレク
タ領域とするｎｐｎトランジスタを示している。またＢ
ｉｐ２は、ソース領域３がエミッタ領域、ｎ- エピタキ
シャル層２がベース領域、ｐ- 半導体基板１がコレクタ
領域となる寄生ｐｎｐトランジスタを示している。図１
５において、ＯＦＦ状態の空乏層の伸びを示している
が、このときドレイン領域６は、フローティング状態で
あるため、ドレイン領域６とｐ- エピタキシャル層２と
の間の耐圧はＢｉｐ１のＢＶCEO と同等である。したが
って、ＢＶCEO の影響が現れないレベルでＲＥＳＵＲＦ
効果を作用させる必要がある。
【００６４】次に、ＭＯＳ１がＯＮ状態になると、Ｂｉ
ｐ１のベースにホール電流が供給されるため、Ｂｉｐ１
がＯＮ状態になり、ｎ- エピタキシャル層２に電子電流
が流れる。このようにＭＯＳ１によるホール電流とＢｉ
ｐ１による電子電流が同時に流れるためＯＮ抵抗を大幅
に削減することが可能となる。
ｐ１のベースにホール電流が供給されるため、Ｂｉｐ１
がＯＮ状態になり、ｎ- エピタキシャル層２に電子電流
が流れる。このようにＭＯＳ１によるホール電流とＢｉ
ｐ１による電子電流が同時に流れるためＯＮ抵抗を大幅
に削減することが可能となる。
【００６５】次に、上記構造よりなる高耐圧型半導体装
置の製造方法について、図１８および図１９を参照して
説明する。なお、第１の実施例において図４〜図１０に
示した工程は、第２の実施例と同一であるためここでの
説明は省略する。
置の製造方法について、図１８および図１９を参照して
説明する。なお、第１の実施例において図４〜図１０に
示した工程は、第２の実施例と同一であるためここでの
説明は省略する。
【００６６】まず、図１７を参照して、酸化膜１０を形
成した後、この酸化膜１０のソース領域３に隣接する領
域とドレイン領域６との領域のパターニングを行ない、
リンを注入後、アニールを行なうことにより、ｎ型不純
物領域４と、ドレイン領域１６の内部にｎ型不純物拡散
領域１５とを同時に形成する。
成した後、この酸化膜１０のソース領域３に隣接する領
域とドレイン領域６との領域のパターニングを行ない、
リンを注入後、アニールを行なうことにより、ｎ型不純
物領域４と、ドレイン領域１６の内部にｎ型不純物拡散
領域１５とを同時に形成する。
【００６７】次に、図１８を参照して、ｎ- エピタキシ
ャル層との表面全面にパッシベーション膜１０を堆積す
る。その後、このパッシベーション膜１０に、ソース領
域３とドレイン領域６とに通ずるコンタクトホールを開
口した後、Ａｌ−Ｓｉをスパッタリング法により堆積
し、エッチングによりパターニングを行なうことによ
り、ソース電極１１とドレイン電極１２とを形成する。
その後、ｐ- 半導体基板１の裏面側に金属蒸着を行ない
基板電極１３を形成する。以上により、図１３に示す高
耐圧型半導体装置が完成する。
ャル層との表面全面にパッシベーション膜１０を堆積す
る。その後、このパッシベーション膜１０に、ソース領
域３とドレイン領域６とに通ずるコンタクトホールを開
口した後、Ａｌ−Ｓｉをスパッタリング法により堆積
し、エッチングによりパターニングを行なうことによ
り、ソース電極１１とドレイン電極１２とを形成する。
その後、ｐ- 半導体基板１の裏面側に金属蒸着を行ない
基板電極１３を形成する。以上により、図１３に示す高
耐圧型半導体装置が完成する。
【００６８】以上、この実施例によれば、ドレイン領域
の内部にｎ型の不純物拡散領域が形成され、さらに、こ
のドレイン電極は、ｎ型の不純物拡散領域に接続されて
いる。これにより、ドレイン領域に達したホール電流は
ｎ型の不純物拡散領域に注入される。その結果、このｎ
型の不純物拡散領域からドレイン領域を通ってｎ- エピ
タキシャル層へ電子電流が流れ出す。したがって、ソー
ス電力とドレイン電極との間でホール電流と電子電流が
同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態と
なるために、“ＯＮ”状態における抵抗を大幅に削減す
ることが可能となる。
の内部にｎ型の不純物拡散領域が形成され、さらに、こ
のドレイン電極は、ｎ型の不純物拡散領域に接続されて
いる。これにより、ドレイン領域に達したホール電流は
ｎ型の不純物拡散領域に注入される。その結果、このｎ
型の不純物拡散領域からドレイン領域を通ってｎ- エピ
タキシャル層へ電子電流が流れ出す。したがって、ソー
ス電力とドレイン電極との間でホール電流と電子電流が
同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態と
なるために、“ＯＮ”状態における抵抗を大幅に削減す
ることが可能となる。
【００６９】次に、この発明に基づいた第３の実施例に
ついて説明する。図２０は、第３の実施例における高耐
圧型半導体装置の構造を示す断面図である。図２０を参
照して、ｐ- 半導体基板１の上にｎ- エピタキシャル層
２が形成されている。ｎ- エピタキシャル層２の表面の
所定の領域には、フィールド酸化膜１４が形成されてい
る。このフィールド酸化膜１４の下面側に接するように
ｐ- 型不純物領域５が形成されている。このフィールド
酸化膜１４の一方端側には、所定の距離を隔ててチャネ
ル領域２０を形成するようにｐ型のソース領域３が設け
られている。また、ソース領域３のチャネル領域２０と
は反対側の領域には、ソース領域３と接するようにｎ型
不純物領域４が形成されている。
ついて説明する。図２０は、第３の実施例における高耐
圧型半導体装置の構造を示す断面図である。図２０を参
照して、ｐ- 半導体基板１の上にｎ- エピタキシャル層
２が形成されている。ｎ- エピタキシャル層２の表面の
所定の領域には、フィールド酸化膜１４が形成されてい
る。このフィールド酸化膜１４の下面側に接するように
ｐ- 型不純物領域５が形成されている。このフィールド
酸化膜１４の一方端側には、所定の距離を隔ててチャネ
ル領域２０を形成するようにｐ型のソース領域３が設け
られている。また、ソース領域３のチャネル領域２０と
は反対側の領域には、ソース領域３と接するようにｎ型
不純物領域４が形成されている。
【００７０】チャネル領２０の上方には、ゲート酸化膜
２１を介してゲート電極９が設けられている。また、ソ
ース領域３とｎ型不純物領域４とには、ｎ- エピタキシ
ャル層２とゲート電極９とに対して、酸化膜１０を介し
てソース電極１１が設けられている。一方、フィールド
酸化膜１４の他方端側には、ｐ- 型不純物領域５に接す
るように、ｐ型のドレイン領域６が形成されている。ま
た、このｐ- 型不純物領域５の内部には、ｎ型不純物拡
散領域１５が形成されている。
２１を介してゲート電極９が設けられている。また、ソ
ース領域３とｎ型不純物領域４とには、ｎ- エピタキシ
ャル層２とゲート電極９とに対して、酸化膜１０を介し
てソース電極１１が設けられている。一方、フィールド
酸化膜１４の他方端側には、ｐ- 型不純物領域５に接す
るように、ｐ型のドレイン領域６が形成されている。ま
た、このｐ- 型不純物領域５の内部には、ｎ型不純物拡
散領域１５が形成されている。
【００７１】このｎ型の不純物拡散領域１５とｐ型のド
レイン領域６とには、ｎ- エピタキシャル層２とに対し
酸化膜１０を介してドレイン電極１２が設けられてい
る。このドレイン領域６のフィールド酸化膜１４とは反
対側の領域には、ｎ- エピタキシャル層２の表面からｐ
- 半導体基板１の表面にかけてｐ型分離領域７が形成さ
れている。また、ゲート電極９と、ソース領域３とｎ型
不純物領域４との下方のｐ- 半導体基板１とｎ- エピタ
キシャル層２との界面にはｎ+ 埋込層８が形成されてい
る。さらに、ｐ- 半導体基板１の裏面側には、基板電極
１３が設けられている。
レイン領域６とには、ｎ- エピタキシャル層２とに対し
酸化膜１０を介してドレイン電極１２が設けられてい
る。このドレイン領域６のフィールド酸化膜１４とは反
対側の領域には、ｎ- エピタキシャル層２の表面からｐ
- 半導体基板１の表面にかけてｐ型分離領域７が形成さ
れている。また、ゲート電極９と、ソース領域３とｎ型
不純物領域４との下方のｐ- 半導体基板１とｎ- エピタ
キシャル層２との界面にはｎ+ 埋込層８が形成されてい
る。さらに、ｐ- 半導体基板１の裏面側には、基板電極
１３が設けられている。
【００７２】次に、上記構造よりなる高耐圧型半導体装
置の動作原理について、図２１ないし図２３を参照して
説明する。まず、図２１を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
置の動作原理について、図２１ないし図２３を参照して
説明する。まず、図２１を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
【００７３】このとき、半導体装置内に発生する空乏層
は、ｎ- エピタキシャル層２とｐ-半導体基板１との接
合Ｂと、ｎ- エピタキシャル層２とｐ型分離領域７との
接合Ａと、ｎ- エピタキシャル層２とｐ- 型不純物領域
５との接合Ｃとから延びている。
は、ｎ- エピタキシャル層２とｐ-半導体基板１との接
合Ｂと、ｎ- エピタキシャル層２とｐ型分離領域７との
接合Ａと、ｎ- エピタキシャル層２とｐ- 型不純物領域
５との接合Ｃとから延びている。
【００７４】接合Ａから延びる空乏層ａは、第１および
第２の実施例と同様にＲＥＳＵＲＦ効果により、接合Ｂ
から延びる空乏層ｂの影響で延びやすくなり、接合Ａの
電界は比較的小さな値に保たれる。
第２の実施例と同様にＲＥＳＵＲＦ効果により、接合Ｂ
から延びる空乏層ｂの影響で延びやすくなり、接合Ａの
電界は比較的小さな値に保たれる。
【００７５】一方、接合Ｃから延びる空乏層ｃは、ｐ-
不純物領域５が低濃度であるため、ｎ- エピタキシャル
層２側に延びると同時にｐ- 不純物領域５も空乏層化す
る。さらに、ｐ- 型不純物領域５は、フィールド酸化膜
１４の酸化と同時に形成されているため、ｐ- 型不純物
領域５の表面濃度は、偏積の影響で低下している。した
がって、ｐ- 型不純物領域５の抵抗値が従来と同様であ
ってもより空乏層化しやすくなっている。
不純物領域５が低濃度であるため、ｎ- エピタキシャル
層２側に延びると同時にｐ- 不純物領域５も空乏層化す
る。さらに、ｐ- 型不純物領域５は、フィールド酸化膜
１４の酸化と同時に形成されているため、ｐ- 型不純物
領域５の表面濃度は、偏積の影響で低下している。した
がって、ｐ- 型不純物領域５の抵抗値が従来と同様であ
ってもより空乏層化しやすくなっている。
【００７６】また、フィールド酸化膜１４の上にオーバ
ーラップして形成されたゲート電極９は、フィールドプ
レートを形成している。このゲート電極９はｐ- 型不純
物領域５との距離が滑らかに増加している。したがっ
て、ｐ- 不純物領域５の空乏層化を促進し、接合Ｃのゲ
ート電極９近傍の電界集中を効果的に緩和することがで
きる。
ーラップして形成されたゲート電極９は、フィールドプ
レートを形成している。このゲート電極９はｐ- 型不純
物領域５との距離が滑らかに増加している。したがっ
て、ｐ- 不純物領域５の空乏層化を促進し、接合Ｃのゲ
ート電極９近傍の電界集中を効果的に緩和することがで
きる。
【００７７】次に、さらに＋Ｖ電圧を大きくしていく
と、図２２を参照して、最終的には、ｎ+ 埋込層８とｐ
- 半導体基板１の間の接合により耐圧が決定されること
になる。このとき、ｎ- エピタキシャル層２とｐ- 型不
純物領域５とはほとんど空乏層化される。この状態にお
いて、半導体装置を“ＯＦＦ”状態に保つことができ
る。
と、図２２を参照して、最終的には、ｎ+ 埋込層８とｐ
- 半導体基板１の間の接合により耐圧が決定されること
になる。このとき、ｎ- エピタキシャル層２とｐ- 型不
純物領域５とはほとんど空乏層化される。この状態にお
いて、半導体装置を“ＯＦＦ”状態に保つことができ
る。
【００７８】次に、図２２を参照して、ゲート電極９の
電位をソース電極１１に対して低下させると、ゲート電
極９直下のチャネル領域２０がｐ反転してホール電流が
ソース領域３からｐ- 不純物領域５を通ってドレイン領
域６へと流れる。ここで、ドレイン領域６に達したホー
ル電流は、ｎ不純物拡散領域１５下に形成されるピンチ
抵抗Ｒ部分を通ってドレイン電極１２に流込む。
電位をソース電極１１に対して低下させると、ゲート電
極９直下のチャネル領域２０がｐ反転してホール電流が
ソース領域３からｐ- 不純物領域５を通ってドレイン領
域６へと流れる。ここで、ドレイン領域６に達したホー
ル電流は、ｎ不純物拡散領域１５下に形成されるピンチ
抵抗Ｒ部分を通ってドレイン電極１２に流込む。
【００７９】したがって、ホール電流がある程度以上増
加すると、このピンチ抵抗Ｒに発生する電圧降下によっ
て、ドレイン領域６とｎ不純物拡散領域１５との間に順
バイアスが加わり、ｎ不純物拡散領域からドレイン領域
６を通ってｎ- エピタキシャル層２へ電子電流が流れ出
す。その結果、ソース電極１１とドレイン電極１２との
間でホール電流と電子電流が同時に流れる形で“ＯＮ”
状態となるため、“ＯＮ”状態における抵抗を大幅に削
減することができる。
加すると、このピンチ抵抗Ｒに発生する電圧降下によっ
て、ドレイン領域６とｎ不純物拡散領域１５との間に順
バイアスが加わり、ｎ不純物拡散領域からドレイン領域
６を通ってｎ- エピタキシャル層２へ電子電流が流れ出
す。その結果、ソース電極１１とドレイン電極１２との
間でホール電流と電子電流が同時に流れる形で“ＯＮ”
状態となるため、“ＯＮ”状態における抵抗を大幅に削
減することができる。
【００８０】次に、図２０に示す高耐圧型半導体装置の
等価回路を図２４に示す。図２４を参照して、ドレイン
領域６からソース領域３直下までのｎ- エピタキシャル
層２の抵抗をＲ１、ソース領域３直下からｎ型不純物領
域４までのｎ- エピタキシャル２の抵抗をＲ２、ドレイ
ン領域６のピンチ抵抗をＲ３としている。ＭＯＳ１は、
ソース領域３がソース領域、ゲート電極９をゲートとす
るｐチャンネルＭＯＳとし、Ｂｉｐ２は、エミッタ領域
がｎ不純物拡散領域１５、ベース領域がドレイン領域
６、コレクタ領域が、ｎ- エピタキシャル層２となるｎ
ｐｎトランジスタである。Ｂｉｐ２は、エミッタ領域が
ソース領域３、ベース領域がｎ- エピタキシャル層２、
コレクタ領域がｐ- 半導体基板１となる寄生ｐｎｐトラ
ンジスタである。
等価回路を図２４に示す。図２４を参照して、ドレイン
領域６からソース領域３直下までのｎ- エピタキシャル
層２の抵抗をＲ１、ソース領域３直下からｎ型不純物領
域４までのｎ- エピタキシャル２の抵抗をＲ２、ドレイ
ン領域６のピンチ抵抗をＲ３としている。ＭＯＳ１は、
ソース領域３がソース領域、ゲート電極９をゲートとす
るｐチャンネルＭＯＳとし、Ｂｉｐ２は、エミッタ領域
がｎ不純物拡散領域１５、ベース領域がドレイン領域
６、コレクタ領域が、ｎ- エピタキシャル層２となるｎ
ｐｎトランジスタである。Ｂｉｐ２は、エミッタ領域が
ソース領域３、ベース領域がｎ- エピタキシャル層２、
コレクタ領域がｐ- 半導体基板１となる寄生ｐｎｐトラ
ンジスタである。
【００８１】図２２は、ＯＦＦ状態の空乏層の伸びを示
している。このとき、ドレイン領域６は、ドレイン電極
１２とコンタクトしているので、ドレイン領域６とｎ上
前位エピタキシャル層２との耐圧はＢｉｐ１のＢＶCEO
と同等である。したがって、上述した第２の実施例にお
けるＢＶCEO よりもこの部分の耐圧は高くなり、ＲＥＳ
ＵＲＦ効果のマージンを大きくすることが可能となる。
している。このとき、ドレイン領域６は、ドレイン電極
１２とコンタクトしているので、ドレイン領域６とｎ上
前位エピタキシャル層２との耐圧はＢｉｐ１のＢＶCEO
と同等である。したがって、上述した第２の実施例にお
けるＢＶCEO よりもこの部分の耐圧は高くなり、ＲＥＳ
ＵＲＦ効果のマージンを大きくすることが可能となる。
【００８２】また、ＭＯＳ１がＯＮ状態になると、Ｂｉ
ｐ１のドレイン領域６にホール電流が供給される。この
ホール電流が大きくなると、ピンチ抵抗Ｒ３で発生する
電圧降下のため、Ｂｉｐ１がＯＮ状態になり、ｎ- エピ
タキシャル層２に電子電流が流れる。このように、ＭＯ
Ｓ１によるホール電流とＢｉｐ１による電子電流が同時
に流れるためＯＮ抵抗を大幅に削減することが可能とな
る。
ｐ１のドレイン領域６にホール電流が供給される。この
ホール電流が大きくなると、ピンチ抵抗Ｒ３で発生する
電圧降下のため、Ｂｉｐ１がＯＮ状態になり、ｎ- エピ
タキシャル層２に電子電流が流れる。このように、ＭＯ
Ｓ１によるホール電流とＢｉｐ１による電子電流が同時
に流れるためＯＮ抵抗を大幅に削減することが可能とな
る。
【００８３】次に、上記構造よりなる高耐圧型半導体装
置の製造方法について、図２５および図２６を参照して
説明する。なお、第２の実施例と同様に、第１の実施例
で説明した図４〜図１０までの工程は同一であるためこ
こでの説明は省略する。
置の製造方法について、図２５および図２６を参照して
説明する。なお、第２の実施例と同様に、第１の実施例
で説明した図４〜図１０までの工程は同一であるためこ
こでの説明は省略する。
【００８４】図２５を参照して、酸化膜１０を除去した
後、酸化膜１０のソース領域３に隣接する領域と、ドレ
イン領域６の上方の領域のパターニングを行ない、リン
を注入した後、アニールを行ない、ｎ型不純物領域４と
ｎ型不純物拡散領域１５とを同時に形成する。
後、酸化膜１０のソース領域３に隣接する領域と、ドレ
イン領域６の上方の領域のパターニングを行ない、リン
を注入した後、アニールを行ない、ｎ型不純物領域４と
ｎ型不純物拡散領域１５とを同時に形成する。
【００８５】次に、図２６を参照して、ｎ- エピタキシ
ャル層２との表面全面にパッシベーション膜１０を堆積
する。その後、このパッシベーション膜１０に、ソース
領域３とｎ型不純物領域４とに通ずるコンタクトホール
と、ドレイン領域６とｎ型不純物拡散領域１５とに通ず
るコンタクトホールを開口した後、Ａｌ−Ｓｉをスパッ
タリング法により堆積し、エッチングによりパターニン
グを行ない、ソース電極１１とドレイン電極１２とを形
成する。その後、ｐ- 半導体基板１の裏面側に金属蒸着
を行ない基板電極１３を形成する。以上により、図２０
に示す高耐圧型半導体装置が完成する。
ャル層２との表面全面にパッシベーション膜１０を堆積
する。その後、このパッシベーション膜１０に、ソース
領域３とｎ型不純物領域４とに通ずるコンタクトホール
と、ドレイン領域６とｎ型不純物拡散領域１５とに通ず
るコンタクトホールを開口した後、Ａｌ−Ｓｉをスパッ
タリング法により堆積し、エッチングによりパターニン
グを行ない、ソース電極１１とドレイン電極１２とを形
成する。その後、ｐ- 半導体基板１の裏面側に金属蒸着
を行ない基板電極１３を形成する。以上により、図２０
に示す高耐圧型半導体装置が完成する。
【００８６】以上、この実施例における高耐圧型半導体
装置およびその製造方法によれば、ドレイン領域の内部
にｎ型の不純物拡散領域が形成され、さらにドレイン電
極は、ドレイン領域とｎ型の不純物拡散領域とに接続さ
れている。
装置およびその製造方法によれば、ドレイン領域の内部
にｎ型の不純物拡散領域が形成され、さらにドレイン電
極は、ドレイン領域とｎ型の不純物拡散領域とに接続さ
れている。
【００８７】これにより、ホール電流がドレイン領域に
流れ込む。ここでドレイン領域に流れ込んだホール電流
は、ｎ型の不純物拡散領域下に形成されるピンチ抵抗部
分を通ってドレイン電極に流れ込む。したがって、ホー
ル電流が所定以上増加すると、ピンチ抵抗に発生する電
圧降下によって、ドレイン領域とｎ型の不純物拡散領域
との間に順バイアスが加わる。
流れ込む。ここでドレイン領域に流れ込んだホール電流
は、ｎ型の不純物拡散領域下に形成されるピンチ抵抗部
分を通ってドレイン電極に流れ込む。したがって、ホー
ル電流が所定以上増加すると、ピンチ抵抗に発生する電
圧降下によって、ドレイン領域とｎ型の不純物拡散領域
との間に順バイアスが加わる。
【００８８】その結果、ｎ型の不純物拡散領域からドレ
イン領域を通ってｎ- エピタキシャル層へ電子電流が流
れ出す。このように、ドレイン電極とソース電力との間
でホール電流と電子電流とが同時に流れる形で“ＯＮ”
状態となるため、“ＯＮ”状態における抵抗を大幅に削
減することができる。
イン領域を通ってｎ- エピタキシャル層へ電子電流が流
れ出す。このように、ドレイン電極とソース電力との間
でホール電流と電子電流とが同時に流れる形で“ＯＮ”
状態となるため、“ＯＮ”状態における抵抗を大幅に削
減することができる。
【００８９】次に、この発明に基づいた第４の実施例に
ついて説明する。図２７は、第４の実施例における高耐
圧型半導体装置の構造を示す断面図である。図２７を参
照して、ｐ- 半導体基板１６の上にシリコン酸化膜１７
が形成されている。このシリコン酸化膜１７の上には、
ｎ- エピタキシャル層２が形成されている。
ついて説明する。図２７は、第４の実施例における高耐
圧型半導体装置の構造を示す断面図である。図２７を参
照して、ｐ- 半導体基板１６の上にシリコン酸化膜１７
が形成されている。このシリコン酸化膜１７の上には、
ｎ- エピタキシャル層２が形成されている。
【００９０】ｎ- エピタキシャル層２の表面の所定の領
域にはフィールド酸化膜１４が形成されている。このフ
ィールド酸化膜１４の下面側に接するようにｐ- 型不純
物領域５が形成されている。フィールド酸化膜１４の一
方端側には、所定の距離を隔ててチャネル領域２０を形
成するようにｎ型の不純物領域４が形成されている。こ
のｎ型不純物領域４の内部には、ｐ型のソース領域３が
設けられている。チャネル領２０の上方には、ゲート酸
化膜２１を介してゲート電極９が設けられている。ま
た、ｎ型不純物領域４とソース領域３とには、ｎ- エピ
タキシャル層２とゲート電極９に対し酸化膜１０を介し
て、ソース電極１１が設けられている。
域にはフィールド酸化膜１４が形成されている。このフ
ィールド酸化膜１４の下面側に接するようにｐ- 型不純
物領域５が形成されている。フィールド酸化膜１４の一
方端側には、所定の距離を隔ててチャネル領域２０を形
成するようにｎ型の不純物領域４が形成されている。こ
のｎ型不純物領域４の内部には、ｐ型のソース領域３が
設けられている。チャネル領２０の上方には、ゲート酸
化膜２１を介してゲート電極９が設けられている。ま
た、ｎ型不純物領域４とソース領域３とには、ｎ- エピ
タキシャル層２とゲート電極９に対し酸化膜１０を介し
て、ソース電極１１が設けられている。
【００９１】一方、フィールド酸化膜１４の他方端側に
は、ｐ- 型不純物領域５に接するように、ｐ型のドレイ
ン領域６が形成されている。このｐ- 型不純物領域５の
内部には、ｎ- エピタキシャル層２とに対し酸化膜１０
を介してドレイン電極１２が設けられている。ドレイン
領域６のフィールド酸化膜１４とは反対側の領域には、
ｎ- エピタキシャル層２の表面からシリコン酸化膜１７
の表面にかけて、埋込酸化膜１８が形成されている。
は、ｐ- 型不純物領域５に接するように、ｐ型のドレイ
ン領域６が形成されている。このｐ- 型不純物領域５の
内部には、ｎ- エピタキシャル層２とに対し酸化膜１０
を介してドレイン電極１２が設けられている。ドレイン
領域６のフィールド酸化膜１４とは反対側の領域には、
ｎ- エピタキシャル層２の表面からシリコン酸化膜１７
の表面にかけて、埋込酸化膜１８が形成されている。
【００９２】次に、上記構造よりなる高耐圧型半導体装
置の動作原理について、図２８ないし図３０を参照して
説明する。まず、図２８を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
置の動作原理について、図２８ないし図３０を参照して
説明する。まず、図２８を参照して、ドレイン電極１２
と基板電極１３とを０Ｖとする。ゲート電極９とソース
電極１１とを短絡し、これに＋Ｖの電圧を加える。
【００９３】このとき、半導体装置内に発生する空乏層
は、ｎ- エピタキシャル層２とドレイン領域６との接合
Ａと、ｎ- エピタキシャル層２とｐ型分離領域５との接
合Ｃから延びる。このとき、ｐ型半導体基板１６は、ド
レイン領域６と同電位であるので、接合Ａから延びる空
乏層ａに対しフィールドプレート効果を及ぼす。したが
って、酸化膜１７とｎ- エピタキシャル層２の接合Ｂか
ら空乏層ｂが延びる。
は、ｎ- エピタキシャル層２とドレイン領域６との接合
Ａと、ｎ- エピタキシャル層２とｐ型分離領域５との接
合Ｃから延びる。このとき、ｐ型半導体基板１６は、ド
レイン領域６と同電位であるので、接合Ａから延びる空
乏層ａに対しフィールドプレート効果を及ぼす。したが
って、酸化膜１７とｎ- エピタキシャル層２の接合Ｂか
ら空乏層ｂが延びる。
【００９４】接合Ａから延びる空乏層ａは、接合Ｂから
延びる空乏層ｂの影響で通常より延びやすくなるため、
接合Ｂの電界は比較的小さな値に保たれている。この効
果は、一般にＲＥＳＵＲＦ効果といわれている。一方、
接合Ｃから延びる空乏層ｃは、ｐ- 不純物拡散領域５が
低濃度であるため、ｎ- エピタキシャル層２側に延びる
と同時に、ｐ- 不純物領域５も空乏層化する。
延びる空乏層ｂの影響で通常より延びやすくなるため、
接合Ｂの電界は比較的小さな値に保たれている。この効
果は、一般にＲＥＳＵＲＦ効果といわれている。一方、
接合Ｃから延びる空乏層ｃは、ｐ- 不純物拡散領域５が
低濃度であるため、ｎ- エピタキシャル層２側に延びる
と同時に、ｐ- 不純物領域５も空乏層化する。
【００９５】ｐ- 型不純物領域５は、フィールド酸化膜
１４の酸化と同時に形成されているため、ｐ- 型不純物
領域５の表面濃度は、偏積の影響で低下している。した
がって、ｐ- 型不純物領域５の抵抗は従来と同様であっ
ても、本実施例ではより空乏層化しやすくなっていると
いえる。
１４の酸化と同時に形成されているため、ｐ- 型不純物
領域５の表面濃度は、偏積の影響で低下している。した
がって、ｐ- 型不純物領域５の抵抗は従来と同様であっ
ても、本実施例ではより空乏層化しやすくなっていると
いえる。
【００９６】また、フィールド酸化膜１４の上にオーバ
ーラップして形成された電極９は、フィールドプレート
を形成している。このフィールドプレートは、ｐ- 不純
物拡散領域５との距離が滑らかに増加しているため、ｐ
- 不純物拡散領域５の空乏層化を促進し、接合Ｃのゲー
ト電極９近傍の電界を効果的に緩和することができる。
ーラップして形成された電極９は、フィールドプレート
を形成している。このフィールドプレートは、ｐ- 不純
物拡散領域５との距離が滑らかに増加しているため、ｐ
- 不純物拡散領域５の空乏層化を促進し、接合Ｃのゲー
ト電極９近傍の電界を効果的に緩和することができる。
【００９７】その後、図２９を参照して、さらに＋Ｖ電
圧を大きくしていくと、最終的には、酸化膜１７とｐ-
半導体基板１６との間の接合で耐圧が決定される。この
とき、ｎ- エピタキシャル層２とｐ- 型不純物領域５と
はほとんど空乏層化されている。この状態において、
“ＯＦＦ”状態に保つことができる。
圧を大きくしていくと、最終的には、酸化膜１７とｐ-
半導体基板１６との間の接合で耐圧が決定される。この
とき、ｎ- エピタキシャル層２とｐ- 型不純物領域５と
はほとんど空乏層化されている。この状態において、
“ＯＦＦ”状態に保つことができる。
【００９８】次に、図３０を参照して、ゲート電極９の
電位をソース電極１１に対して低下させると、ゲート電
極９直下のチャネル領域２０がｐ反転し、ホール電流が
ソース領域３からｐ- 拡散領域５を通ってドレイン領域
６へと流れて、“ＯＮ”状態となる。
電位をソース電極１１に対して低下させると、ゲート電
極９直下のチャネル領域２０がｐ反転し、ホール電流が
ソース領域３からｐ- 拡散領域５を通ってドレイン領域
６へと流れて、“ＯＮ”状態となる。
【００９９】次に、上記構造よりなる高耐圧型半導体装
置の製造方法について、図３１〜図４１を参照して説明
する。まず、図３１を参照して、ｐ- 半導体基板１６の
上に酸化膜１７を形成する。さらに、この酸化膜１７の
上に、エピタキシャル成長法によりｎ- エピタキシャル
層２を形成する。
置の製造方法について、図３１〜図４１を参照して説明
する。まず、図３１を参照して、ｐ- 半導体基板１６の
上に酸化膜１７を形成する。さらに、この酸化膜１７の
上に、エピタキシャル成長法によりｎ- エピタキシャル
層２を形成する。
【０１００】次に、図３２を参照して、ｎ- エピタキシ
ャル層２の上に、所定形状のパターンを有する酸化膜１
０を形成する。その後、図３３を参照して、この酸化膜
１０をマスクとして、ｎ- エピタキシャル層２のエッチ
ングを行なう。
ャル層２の上に、所定形状のパターンを有する酸化膜１
０を形成する。その後、図３３を参照して、この酸化膜
１０をマスクとして、ｎ- エピタキシャル層２のエッチ
ングを行なう。
【０１０１】次に、図３４を参照して、酸化膜１０を除
去した後、ｎ- エピタキシャル層２の表面全面にシリコ
ン酸化膜１８をＣＶＤ法などにより堆積する。その後、
図３５を参照して、シリコン酸化膜１８のエッチバック
を行ない、埋込酸化膜１８を形成する。
去した後、ｎ- エピタキシャル層２の表面全面にシリコ
ン酸化膜１８をＣＶＤ法などにより堆積する。その後、
図３５を参照して、シリコン酸化膜１８のエッチバック
を行ない、埋込酸化膜１８を形成する。
【０１０２】次に、図３６を参照して、ｎ- エピタキシ
ャル層２の上に再び酸化膜２２を形成し、この酸化膜２
２の上に窒化膜２３を形成する。その後、この窒化膜２
３の上に所定形状のパターンを有するレジスト膜２４を
形成して、このレジスト膜２４をマスクとして窒化膜２
３のパターニングを行なう。次に、レジスト膜２４と窒
化膜２３とをマスクとして、ｎ- エピタキシャル層２に
ボロンを注入する。
ャル層２の上に再び酸化膜２２を形成し、この酸化膜２
２の上に窒化膜２３を形成する。その後、この窒化膜２
３の上に所定形状のパターンを有するレジスト膜２４を
形成して、このレジスト膜２４をマスクとして窒化膜２
３のパターニングを行なう。次に、レジスト膜２４と窒
化膜２３とをマスクとして、ｎ- エピタキシャル層２に
ボロンを注入する。
【０１０３】次に、図３７を参照して、レジスト膜２４
を除去した後、窒化膜２３をマスクとして選択酸化を行
ない、フィールド酸化膜１４を形成する。このとき、同
時にフィールド酸化膜１４の下面の領域に、ｐ- 型不純
物領域５が形成される。その後、窒化膜２３と酸化膜２
２の除去を行なう。
を除去した後、窒化膜２３をマスクとして選択酸化を行
ない、フィールド酸化膜１４を形成する。このとき、同
時にフィールド酸化膜１４の下面の領域に、ｐ- 型不純
物領域５が形成される。その後、窒化膜２３と酸化膜２
２の除去を行なう。
【０１０４】次に、図３８を参照して、ｎ- エピタキシ
ャル層２の表面に酸化膜９およびポリシリコン膜９を形
成する。その後、このポリシリコン９の上に所定形状の
レジスト膜２０を形成して、このレジスト膜２５をマス
クとして、ポリシリコン膜９のパターニングを行ない、
ゲート電極９を形成する。
ャル層２の表面に酸化膜９およびポリシリコン膜９を形
成する。その後、このポリシリコン９の上に所定形状の
レジスト膜２０を形成して、このレジスト膜２５をマス
クとして、ポリシリコン膜９のパターニングを行ない、
ゲート電極９を形成する。
【０１０５】次に、図３９を参照して、ｎ- エピタキシ
ャル層２の上に所定のパターンを有するレジスト膜２６
を形成し、このレジスト膜２６およびレジスト膜２５を
マスクとして、ｎ- エピタキシャル層２にリンの注入を
行ない、アニールにより、ｎ型不純物領域４を形成す
る。次に、図４０を参照して、レジスト膜２５およびレ
ジスト膜２６を除去した後、ゲート電極９を覆うように
酸化膜１０を形成する。
ャル層２の上に所定のパターンを有するレジスト膜２６
を形成し、このレジスト膜２６およびレジスト膜２５を
マスクとして、ｎ- エピタキシャル層２にリンの注入を
行ない、アニールにより、ｎ型不純物領域４を形成す
る。次に、図４０を参照して、レジスト膜２５およびレ
ジスト膜２６を除去した後、ゲート電極９を覆うように
酸化膜１０を形成する。
【０１０６】次に、図４１を参照して、酸化膜１０のゲ
ート電極９に隣接する領域と、フィールド絶縁膜１４の
酸化膜９と反対側の領域とのパターニングを行ない、ボ
ロンを注入した後アニールを行なうことにより、ソース
領域３とドレイン領域６とを同時に形成する。その後、
ｎ- エピタキシャル層２の表面全面にパッシベーション
膜を堆積する。
ート電極９に隣接する領域と、フィールド絶縁膜１４の
酸化膜９と反対側の領域とのパターニングを行ない、ボ
ロンを注入した後アニールを行なうことにより、ソース
領域３とドレイン領域６とを同時に形成する。その後、
ｎ- エピタキシャル層２の表面全面にパッシベーション
膜を堆積する。
【０１０７】次に、このパッシベーション膜１０にソー
ス領域３とドレイン領域６とに通ずるコンタクトホール
を開口した後、Ａｌ−Ｓｉをスパッタリング法により堆
積し、エッチングによりパターニングを行なうことで、
ソース電極１１とドレイン電極１２とを形成する。その
後、ｐ- 半導体基板１６の裏面側に金属蒸着を行ない基
板電極１３を形成する。以上により、図２７に示す高耐
圧型半導体装置が完成する。
ス領域３とドレイン領域６とに通ずるコンタクトホール
を開口した後、Ａｌ−Ｓｉをスパッタリング法により堆
積し、エッチングによりパターニングを行なうことで、
ソース電極１１とドレイン電極１２とを形成する。その
後、ｐ- 半導体基板１６の裏面側に金属蒸着を行ない基
板電極１３を形成する。以上により、図２７に示す高耐
圧型半導体装置が完成する。
【０１０８】以上、この実施例における高耐圧型半導体
装置によれば、ｎ- 不純物拡散領域がソース領域を覆う
ように形成されている。これにより、ｎ- エピタキシャ
ル層の空乏層化を促進することができる。したがって、
“ＯＦＦ”状態において、高耐圧が可能な高耐圧型半導
体装置を提供することが可能となる。
装置によれば、ｎ- 不純物拡散領域がソース領域を覆う
ように形成されている。これにより、ｎ- エピタキシャ
ル層の空乏層化を促進することができる。したがって、
“ＯＦＦ”状態において、高耐圧が可能な高耐圧型半導
体装置を提供することが可能となる。
【０１０９】次に、この発明に基づいた第５の実施例に
ついて説明する。図４２は、第５の実施例における高耐
圧型半導体装置の構造を示す断面図である。この第５の
実施例における高耐圧型半導体装置の構造は、第２の実
施例における構造をＳＯＩ基板に形成したものである。
ついて説明する。図４２は、第５の実施例における高耐
圧型半導体装置の構造を示す断面図である。この第５の
実施例における高耐圧型半導体装置の構造は、第２の実
施例における構造をＳＯＩ基板に形成したものである。
【０１１０】図４２は、第５の実施例における高耐圧型
半導体装置がＯＦＦ状態を示す図であり、図４３は、こ
の第５の実施例における高耐圧型半導体装置がＯＮ状態
の断面を示している。また、図４４に、この第５の実施
例における高耐圧型半導体装置の等価回路図を示す。Ｏ
Ｎ状態、ＯＦＦ状態ともに第２の実施例と同様の動作で
あるが、図４４の等価回路図からわかるように、寄生Ｂ
ｉｐ２がないため、電子電流が大きくなった場合のＯＮ
抵抗の増大という問題を回避することができる。
半導体装置がＯＦＦ状態を示す図であり、図４３は、こ
の第５の実施例における高耐圧型半導体装置がＯＮ状態
の断面を示している。また、図４４に、この第５の実施
例における高耐圧型半導体装置の等価回路図を示す。Ｏ
Ｎ状態、ＯＦＦ状態ともに第２の実施例と同様の動作で
あるが、図４４の等価回路図からわかるように、寄生Ｂ
ｉｐ２がないため、電子電流が大きくなった場合のＯＮ
抵抗の増大という問題を回避することができる。
【０１１１】なお、上記各実施例を組合わせることによ
っても、同様の作用効果が得ることができる。また、上
記各実施例の導電型を反対にしても同様の作用効果を得
ることができる。
っても、同様の作用効果が得ることができる。また、上
記各実施例の導電型を反対にしても同様の作用効果を得
ることができる。
【０１１２】また、上記各実施例においては、好ましい
構造として、ｐ型分離領域５がフィールド酸化膜１４の
下面に接するように形成しているが、この構造に限られ
ず、フィールド酸化膜１４がない構造であっても、上述
した作用効果を得ることができる。
構造として、ｐ型分離領域５がフィールド酸化膜１４の
下面に接するように形成しているが、この構造に限られ
ず、フィールド酸化膜１４がない構造であっても、上述
した作用効果を得ることができる。
【０１１３】
【発明の効果】この発明に基づいた高耐圧型半導体装置
の１つの局面によれば、チャネル領域の幅がゲート電極
の平面パターン形状において直線部分のチャネル領域の
幅よりもコーナー部分のチャネル領域の幅のほうが広く
設けられている。これにより、コーナー部分でのソース
領域への空乏層の延びを未然に防止する。その結果、ソ
ース領域とｐ- 不純物領域との間のパンチスルー現象を
防止することができ、信頼性の高い高性能の高耐圧型半
導体装置およびその製造方法を提供することが可能とな
る。
の１つの局面によれば、チャネル領域の幅がゲート電極
の平面パターン形状において直線部分のチャネル領域の
幅よりもコーナー部分のチャネル領域の幅のほうが広く
設けられている。これにより、コーナー部分でのソース
領域への空乏層の延びを未然に防止する。その結果、ソ
ース領域とｐ- 不純物領域との間のパンチスルー現象を
防止することができ、信頼性の高い高性能の高耐圧型半
導体装置およびその製造方法を提供することが可能とな
る。
【０１１４】好ましくは第１導電型不純物領域がソース
領域を覆うように形成されている。これにより、第１導
電型半導体層の空乏層化を促進することができる。した
がって、“ＯＦＦ”状態において、高耐圧が可能な高耐
圧型半導体装置が可能となり、信頼性の高い高耐圧型半
導体装置およびその製造方法を提供することが可能とな
る。
領域を覆うように形成されている。これにより、第１導
電型半導体層の空乏層化を促進することができる。した
がって、“ＯＦＦ”状態において、高耐圧が可能な高耐
圧型半導体装置が可能となり、信頼性の高い高耐圧型半
導体装置およびその製造方法を提供することが可能とな
る。
【０１１５】次に、この発明に基づいた高耐圧型半導体
装置の他の局面によれば、ドレイン領域の内部に第１導
電型の不純物拡散領域が形成されている。さらに、ドレ
イン電極は、この第１導電型の不純物拡散領域に接続さ
れている。
装置の他の局面によれば、ドレイン領域の内部に第１導
電型の不純物拡散領域が形成されている。さらに、ドレ
イン電極は、この第１導電型の不純物拡散領域に接続さ
れている。
【０１１６】これにより、ドレイン領域に達したホール
電流は第１導電型不純物拡散領域に注入される。その結
果、この第１導電型の不純物拡散領域からドレイン領域
を通ってｎ- エピタキシャル層へ電子電流が流れ出す。
したがって、ソース電極とドレイン電極との間でホール
電流と電子電流が同時に流れる形で高耐圧型半導体装置
が“ＯＮ”状態となるために、“ＯＮ”状態における抵
抗を大幅に削減することが可能となる。よって、信頼性
の高い高性能の高耐圧型半導体装置およびその製造方法
を提供することが可能となる。
電流は第１導電型不純物拡散領域に注入される。その結
果、この第１導電型の不純物拡散領域からドレイン領域
を通ってｎ- エピタキシャル層へ電子電流が流れ出す。
したがって、ソース電極とドレイン電極との間でホール
電流と電子電流が同時に流れる形で高耐圧型半導体装置
が“ＯＮ”状態となるために、“ＯＮ”状態における抵
抗を大幅に削減することが可能となる。よって、信頼性
の高い高性能の高耐圧型半導体装置およびその製造方法
を提供することが可能となる。
【０１１７】次に、この発明に基づいた高耐圧型半導体
装置のさらに他の局面によれば、ドレイン領域の内部と
第１導電型の不純物拡散領域が形成され、さらにドレイ
ン電極はドレイン領域と第１導電型の不純物拡散領域と
に接続されている。
装置のさらに他の局面によれば、ドレイン領域の内部と
第１導電型の不純物拡散領域が形成され、さらにドレイ
ン電極はドレイン領域と第１導電型の不純物拡散領域と
に接続されている。
【０１１８】これにより、ホール電流は、ドレイン領域
に流れ込む。ここで、ドレイン領域に流れ込んだホール
電流は、第１導電型の不純物拡散領域下のピンチ抵抗部
分を通ってドレイン電流に流れ込む。したがって、ホー
ル電流が所定以上増加すると、ピンチ抵抗に発生する電
圧降下によって、ドレイン領域と第１導電型の不純物拡
散領域との間に順バイアスが加わる。その結果、第１導
電型の不純物拡散領域からドレイン領域を通ってｎ- エ
ピタキシャル層へ電子電流が流れ出す。
に流れ込む。ここで、ドレイン領域に流れ込んだホール
電流は、第１導電型の不純物拡散領域下のピンチ抵抗部
分を通ってドレイン電流に流れ込む。したがって、ホー
ル電流が所定以上増加すると、ピンチ抵抗に発生する電
圧降下によって、ドレイン領域と第１導電型の不純物拡
散領域との間に順バイアスが加わる。その結果、第１導
電型の不純物拡散領域からドレイン領域を通ってｎ- エ
ピタキシャル層へ電子電流が流れ出す。
【０１１９】このように、ドレイン電極とソース電力と
の間でホール電流と電子電流が同時に流れる形で“Ｏ
Ｎ”状態となるため、“ＯＮ”状態における抵抗を大幅
に削減することができる。以上により、信頼性の高い高
性能の高耐圧型半導体装置およびその製造方法を提供す
ることが可能となる。
の間でホール電流と電子電流が同時に流れる形で“Ｏ
Ｎ”状態となるため、“ＯＮ”状態における抵抗を大幅
に削減することができる。以上により、信頼性の高い高
性能の高耐圧型半導体装置およびその製造方法を提供す
ることが可能となる。
【０１２０】
【図１】この発明に基づいた第１の実施例における高耐
圧型半導体装置の構造を示す断面図である。
圧型半導体装置の構造を示す断面図である。
【図２】この発明に基づいた第１の実施例における高耐
圧型半導体装置の部分平面図である。
圧型半導体装置の部分平面図である。
【図３】この発明に基づいた第１の実施例における高耐
圧型半導体装置の動作原理を示す模式図である。
圧型半導体装置の動作原理を示す模式図である。
【図４】この発明に基づいた第１の実施例における高耐
圧型半導体装置の製造方法の第１工程を示す断面図であ
る。
圧型半導体装置の製造方法の第１工程を示す断面図であ
る。
【図５】この発明に基づいた第１の実施例における高耐
圧型半導体装置の製造方法の第２工程を示す断面図であ
る。
圧型半導体装置の製造方法の第２工程を示す断面図であ
る。
【図６】この発明に基づいた第１の実施例における高耐
圧型半導体装置の製造方法の第３工程を示す断面図であ
る。
圧型半導体装置の製造方法の第３工程を示す断面図であ
る。
【図７】この発明に基づいた第１の実施例における高耐
圧型半導体装置の製造方法の第４工程を示す断面図であ
る。
圧型半導体装置の製造方法の第４工程を示す断面図であ
る。
【図８】この発明に基づいた第１の実施例における高耐
圧型半導体装置の製造方法の第５工程を示す断面図であ
る。
圧型半導体装置の製造方法の第５工程を示す断面図であ
る。
【図９】この発明に基づいた第１の実施例における高耐
圧型半導体装置の製造方法の第６工程を示す断面図であ
る。
圧型半導体装置の製造方法の第６工程を示す断面図であ
る。
【図１０】この発明に基づいた第１の実施例における高
耐圧型半導体装置の製造方法の第７工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第７工程を示す断面図で
ある。
【図１１】この発明に基づいた第１の実施例における高
耐圧型半導体装置の製造方法の第８工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第８工程を示す断面図で
ある。
【図１２】この発明に基づいた第１の実施例における高
耐圧型半導体装置の製造方法の第９工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第９工程を示す断面図で
ある。
【図１３】この発明に基づいた第２の実施例における高
耐圧型半導体装置の構造を示す断面図である。
耐圧型半導体装置の構造を示す断面図である。
【図１４】この発明に基づいた第２の実施例における高
耐圧型半導体装置の動作原理を示す第１の模式図であ
る。
耐圧型半導体装置の動作原理を示す第１の模式図であ
る。
【図１５】この発明に基づいた第２の実施例における高
耐圧型半導体装置の動作原理を示す第２の模式図であ
る。
耐圧型半導体装置の動作原理を示す第２の模式図であ
る。
【図１６】この発明に基づいた第２の実施例における高
耐圧型半導体装置の動作原理を示す第３の模式図であ
る。
耐圧型半導体装置の動作原理を示す第３の模式図であ
る。
【図１７】この発明に基づいた第２の実施例における高
耐圧型半導体装置の等価回路図である。
耐圧型半導体装置の等価回路図である。
【図１８】この発明に基づいた第２の実施例における高
耐圧型半導体装置の製造方法の第１工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第１工程を示す断面図で
ある。
【図１９】この発明に基づいた第２の実施例における高
耐圧型半導体装置の製造方法の第２工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第２工程を示す断面図で
ある。
【図２０】この発明に基づいた第３の実施例における高
耐圧型半導体装置の構造を示す断面図である。
耐圧型半導体装置の構造を示す断面図である。
【図２１】この発明に基づいた第３の実施例における高
耐圧型半導体装置の動作原理を示す第１の模式図であ
る。
耐圧型半導体装置の動作原理を示す第１の模式図であ
る。
【図２２】この発明に基づいた第３の実施例における高
耐圧型半導体装置の動作原理を示す第２の模式図であ
る。
耐圧型半導体装置の動作原理を示す第２の模式図であ
る。
【図２３】この発明に基づいた第３の実施例における高
耐圧型半導体装置の動作原理を示す第３の模式図であ
る。
耐圧型半導体装置の動作原理を示す第３の模式図であ
る。
【図２４】この発明に基づいた第３の実施例における高
耐圧型半導体装置の等価回路図である。
耐圧型半導体装置の等価回路図である。
【図２５】この発明に基づいた第３の実施例における高
耐圧型半導体装置の製造方法の第１工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第１工程を示す断面図で
ある。
【図２６】この発明に基づいた第３の実施例における高
耐圧型半導体装置の製造方法の第２工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第２工程を示す断面図で
ある。
【図２７】この発明に基づいた第４の実施例における高
耐圧型半導体装置の構造を示す断面図である。
耐圧型半導体装置の構造を示す断面図である。
【図２８】この発明に基づいた第４の実施例における高
耐圧型半導体装置の動作原理を示す第１の模式図であ
る。
耐圧型半導体装置の動作原理を示す第１の模式図であ
る。
【図２９】この発明に基づいた第４の実施例における高
耐圧型半導体装置の動作原理を示す第２の模式図であ
る。
耐圧型半導体装置の動作原理を示す第２の模式図であ
る。
【図３０】この発明に基づいた第４の実施例における高
耐圧型半導体装置の動作原理を示す第３の模式図であ
る。
耐圧型半導体装置の動作原理を示す第３の模式図であ
る。
【図３１】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第１工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第１工程を示す断面図で
ある。
【図３２】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第２工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第２工程を示す断面図で
ある。
【図３３】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第３工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第３工程を示す断面図で
ある。
【図３４】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第４工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第４工程を示す断面図で
ある。
【図３５】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第５工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第５工程を示す断面図で
ある。
【図３６】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第６工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第６工程を示す断面図で
ある。
【図３７】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第７工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第７工程を示す断面図で
ある。
【図３８】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第８工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第８工程を示す断面図で
ある。
【図３９】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第９工程を示す断面図で
ある。
耐圧型半導体装置の製造方法の第９工程を示す断面図で
ある。
【図４０】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第１０工程を示す断面図
である。
耐圧型半導体装置の製造方法の第１０工程を示す断面図
である。
【図４１】この発明に基づいた第４の実施例における高
耐圧型半導体装置の製造方法の第１１工程を示す断面図
である。
耐圧型半導体装置の製造方法の第１１工程を示す断面図
である。
【図４２】この発明に基づいた第５の実施例における高
耐圧型半導体装置の構造を示す第１断面図である。
耐圧型半導体装置の構造を示す第１断面図である。
【図４３】この発明に基づいた第５の実施例における高
耐圧型半導体装置の構造を示す第２断面図である。
耐圧型半導体装置の構造を示す第２断面図である。
【図４４】この発明に基づいた第５の実施例における高
耐圧型半導体装置の等価回路図である。
耐圧型半導体装置の等価回路図である。
【図４５】第１の従来技術における高耐圧型半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図４６】第１の従来技術における高耐圧型半導体装置
の動作原理を示す第１の模式図である。
の動作原理を示す第１の模式図である。
【図４７】第１の従来技術における高耐圧型半導体装置
の動作原理を示す第２の模式図である。
の動作原理を示す第２の模式図である。
【図４８】第１の従来技術における高耐圧型半導体装置
の動作原理を示す第３の模式図である。
の動作原理を示す第３の模式図である。
【図４９】第２の従来技術における高耐圧型半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図５０】第２の従来技術における高耐圧型半導体装置
の動作原理を示す第１の模式図である。
の動作原理を示す第１の模式図である。
【図５１】第２の従来技術における高耐圧型半導体装置
の動作原理を示す第２の模式図である。
の動作原理を示す第２の模式図である。
【図５２】第２の従来技術における高耐圧型半導体装置
の動作原理を示す第３の模式図である。
の動作原理を示す第３の模式図である。
【図５３】第２の従来技術における高耐圧型半導体装置
の製造方法の第１工程を示す断面図である。
の製造方法の第１工程を示す断面図である。
【図５４】第２の従来技術における高耐圧型半導体装置
の製造方法の第２工程を示す断面図である。
の製造方法の第２工程を示す断面図である。
【図５５】第２の従来技術における高耐圧型半導体装置
の製造方法の第３工程を示す断面図である。
の製造方法の第３工程を示す断面図である。
【図５６】第２の従来技術における高耐圧型半導体装置
の製造方法の第４工程を示す断面図である。
の製造方法の第４工程を示す断面図である。
【図５７】第２の従来技術における高耐圧型半導体装置
の製造方法の第５工程を示す断面図である。
の製造方法の第５工程を示す断面図である。
【図５８】第２の従来技術における高耐圧型半導体装置
の製造方法の第６工程を示す断面図である。
の製造方法の第６工程を示す断面図である。
【図５９】第２の従来技術における高耐圧型半導体装置
の製造方法の第７工程を示す断面図である。
の製造方法の第７工程を示す断面図である。
【図６０】第２の従来技術における高耐圧型半導体装置
の製造方法の第８工程を示す断面図である。
の製造方法の第８工程を示す断面図である。
【図６１】第２の従来技術における高耐圧型半導体装置
の製造方法の第９工程を示す断面図である。
の製造方法の第９工程を示す断面図である。
【図６２】従来技術における高耐圧型半導体装置の問題
点を示す平面図である。
点を示す平面図である。
【図６３】従来の高耐圧型半導体装置の問題点を示す断
面図である。
面図である。
１ ｐ- 半導体基板 ２ ｎ- エピタキシャル層 ３ ソース領域 ４ ｎ不純物領域 ５ ｐ- 不純物領域 ６ ドレイン領域 ７ ｐ型分離領域 ８ ｎ+ 埋込層 ９ ゲート電極 １１ ソース電極 １２ ドレイン電極 １３ 基板電極 ２０ チャネル領域 なお、図中同一符号は、同一または相当部分を示す。
Claims (6)
- 【請求項１】 第１導電型の半導体層と、 前記半導体層の所定の位置に形成された第２導電型低濃
度不純物領域と、 前記半導体層の表面の、前記第２導電型低濃度不純物領
域の一方端側において、前記第２導電型低濃度不純物領
域の端部からチャネル領域をなすように所定の距離を隔
てて形成された第２導電型のソース領域と、 前記チャネル領域の上方において、前記半導体層の表面
と絶縁膜を介し、かつ、前記第２導電型低濃度不純物領
域の上面の一部に延在するように形成されたゲート電極
と、 前記ソース領域の前記チャネル領域とは反対側の領域に
おいて、前記ソース領域と接するように前記半導体層の
表面に形成された第１導電型不純物領域と、 前記ソース領域と前記第１導電型不純物領域とに接続さ
れ、前記半導体層と前記ゲート電極とに対して絶縁膜を
介して形成されたソース電極と、 前記半導体層の表面の、前記第２導電型低濃度不純物領
域の他方端側において、前記第２導電型低濃度不純物領
域と接するように形成された第２導電型のドレイン領域
と、 前記ドレイン領域と電気的に接続され、前記半導体層と
前記第２導電型低濃度不純物領域とに対し、絶縁膜を介
して形成されたドレイン電極と、を備え、 前記チャネル領域の幅は、前記ゲート電極の平面パター
ン形状において、直線部分のチャネル領域の幅よりもコ
ーナー部分のチャネル領域の幅のほうが広く設けられて
いる、高耐圧型半導体装置。 - 【請求項２】 前記第２導電型低濃度不純物領域は、前
記半導体層の表面に形成されたフィールド絶縁膜の下面
の領域に接するように形成された、請求項１に記載の高
耐圧型半導体装置。 - 【請求項３】 前記第１導電型不純物領域は、さらにソ
ース領域を覆うように形成された、請求項１に記載の高
耐圧型半導体装置。 - 【請求項４】 第１導電型の半導体層と、 前記半導体層の所定の位置に形成された第２導電型低濃
度不純物領域と、 前記半導体層の表面の、前記第２導電型低濃度不純物領
域の一方端側において、前記第２導電型低濃度不純物領
域の端部からチャネル領域をなすように所定の距離を隔
てて形成された第２導電型のソース領域と、 前記チャネル領域の上方において、前記半導体層の表面
と絶縁膜を介し、かつ、前記第２導電型低濃度不純物領
域の上面の一部に延在するように形成されたゲート電極
と、 前記ソース領域の前記チャネル領域とは反対側の領域に
おいて、前記ソース領域と接するように前記半導体層の
表面に形成された第１導電型不純物領域と、 前記ソース領域と前記第１導電型不純物領域とに接続さ
れ、前記半導体層と前記ゲート電極とに対して絶縁膜を
介して形成されたソース電極と、 前記半導体層の表面の、前記第２導電型低濃度不純物領
域の他方端側において、前記第２導電型低濃度不純物領
域と接するように形成された第２導電型のドレイン領域
と、 前記ドレイン領域内に形成された第１導電型の不純物拡
散領域と、 前記不純物拡散領域と電気的に接続され、前記半導体層
と前記ドレイン領域と前記第２導電型低濃度不純物領域
とに対し、絶縁膜を介して形成されたドレイン電極と、
を備えた高耐圧型半導体装置。 - 【請求項５】 前記第２導電型低濃度不純物領域は、前
記半導体層の表面に形成されるフィールド絶縁膜の下面
の領域に接するように形成された、請求項４に記載の高
耐圧型半導体装置。 - 【請求項６】 第１導電型の半導体層と、 前記半導体層の所定の位置に形成された第２導電型低濃
度不純物領域と、 前記半導体層の表面の前記第２導電型低濃度不純物領域
の一方端側において、前記第２導電型低濃度不純物領域
の端部からチャネル領域をなすように所定の距離を隔て
て形成された第２導電型のソース領域と、 前記チャネル領域の上方において、前記半導体層の表面
と絶縁膜を介し、かつ、前記フィールド絶縁膜の上面の
一部に延在するように形成されたゲート電極と、 前記ソース領域の前記チャネル領域とは反対側の領域に
おいて、前記ソース領域と接するように、前記半導体層
の表面に形成された第１導電型不純物領域と、 前記ソース領域と前記第１導電型不純物領域とに接続さ
れ、前記半導体層と前記ゲート電極とに対して絶縁膜を
介して形成されたソース電極と、 前記半導体層の表面の前記第２導電型低濃度不純物領域
の他方端側において、前記第２導電型低濃度不純物領域
と接するように形成された第２導電型のドレイン領域
と、 前記ドレイン領域内に形成された第１導電型の不純物拡
散領域と、 前記ドレイン領域と前記不純物拡散領域とに電気的に接
続され、前記半導体層と前記第２導電型低濃度不純物領
域とに対し、絶縁膜を介して形成されたドレイン電極
と、を備えた高耐圧型半導体装置。
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-
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- 1993-12-27 JP JP33307793A patent/JP3802935B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-12 US US08/273,685 patent/US5428241A/en not_active Expired - Lifetime
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