JP5087816B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、単位面積あたりのオン抵抗が低く、かつ高い短絡耐量を有するトレンチ横型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）よりなる半導体装置に関し、特に、このトレンチ横型ＩＧＢＴとトレンチ横型ＭＯＳ（金属−酸化膜−半導体）トランジスタを同一基板上に集積した構造を有する半導体装置およびその製造方法に関する。
ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスは、ＭＯＳ素子のように駆動回路の構成が簡素であり、かつ、バイポーラトランジスタのように耐圧部分の導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電力レベルを必要とする分野で重要視されている。
デバイスの構造には、基板表面上にゲート絶縁膜を介してゲート電極を有するプレーナゲート型と、基板に形成されたトレンチ内にゲート電極を埋め込んだトレンチゲート型がある。トレンチゲート型のデバイス構造には、チャネルの高密度化が可能である、寄生サイリスタが動作しにくいなどの優れた特徴がある。
以下に、従来のＩＧＢＴの構成について説明する。なお、本明細書および添付図面において、ｎまたはｐを冠記した半導体は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高不純物濃度または比較的低不純物濃度であることを表す。
図２９は、従来の厚膜ＳＯＩ基板を用いて作製されたＩＧＢＴの断面構成を示す図である。図２９に示すように、ＳＯＩ基板は、支持基板１０１上に絶縁層１０２を介して活性層となる抵抗率の高いｎ-ドリフト領域１０３を積層した構成となっている。ドリフト領域１０３の表面層の一部に、ｐベース領域１０４が設けられている。
ベース領域１０４の表面層の一部には、ｎ+エミッタ領域１０６と、これに接するｐ+低抵抗領域１０５が設けられている。この低抵抗領域１０５の一部は、エミッタ領域１０６の下の部分を占めている。
また、ドリフト領域１０３の表面層の一部に、ｎバッファ領域１１１が、ベース領域１０４から離れて設けられている。バッファ領域１１１の抵抗率は、ドリフト領域１０３よりも低い。このバッファ領域１１１の表面層の一部には、ｐ+コレクタ領域１１２が設け
られている。
エミッタ電極１０７は、低抵抗領域１０５とエミッタ領域１０６の両方に接触する。ドリフト領域１０３とエミッタ領域１０６で挟まれるベース領域１０４の表面上には、絶縁膜１０９を介してゲート電極１０８が設けられている。コレクタ領域１１２には、コレクタ電極１１０が接触している。
図２９に示す構成のＩＧＢＴでは、コレクタ領域１１２と、バッファ領域１１１およびドリフト領域１０３よりなるｎ領域と、ベース領域１０４および低抵抗領域１０５よりなるｐ領域とにより、ＰＮＰバイポーラトランジスタが構成されている。また、エミッタ領域１０６とベース領域１０４とドリフト領域１０３とにより、ＮＰＮバイポーラトランジスタが構成されている。
そして、これらＰＮＰバイポーラトランジスタとＮＰＮバイポーラトランジスタとにより、寄生サイリスタが構成されていることになる。この寄生サイリスタによるラッチアップを避けるため、オン電流の上限が設定される。オン電流の上限値を高くするには、前記ＮＰＮバイポーラトランジスタが作動しないようにすればよい。
そのためには、チャネル端側からエミッタ領域１０６の下を通って低抵抗領域１０５に至る電流経路の抵抗を低く抑える必要がある。これに関して、イオン注入により前記電流経路の抵抗を下げる方法が公知である。また、低抵抗領域１０５を形成する際にマスク整合により不確定さを除去し、前記電流経路の長さを最小限にし、ゲート電極と自己整合をとることができるトレンチエミッタ電極を形成する方法が公知である。
さらに、素子がオン状態のときに、コレクタ領域１１２からドリフト領域１０３に流れ込むキャリアの一部を、前記電流経路を通さずに低抵抗領域１０５に到達させる構造が公知である。また、図２９に示す構成のＩＧＢＴでは、電界は、ドリフト領域１０３とベース領域１０４のウェハ表面付近の界面、およびドリフト領域１０３とバッファ領域１１１のウェハ表面付近の界面に集中する。
この電界の集中を緩和するため、フィールドプレートとして、エミッタ電極１０７およびコレクタ電極１１０を、絶縁膜１０９を介して前記界面をオーバラップするように延ばすことがある。より一層、高い耐圧を必要とする場合や、ドリフト領域の上に電源ライン等の配線がある場合の構造として、ウェハ表面のドリフト領域の上面またはドリフト領域の内部に、容量結合型のフィールドプレートを設けたものが公知である。
以上のような従来のＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスでは、ウェハ表面方向で電圧を担持するため、単位デバイスの寸法は設計耐圧値に比例して大きくなる。そのため、高耐圧で大電流用途のデバイスでは、チップ面積が大きくなるという欠点がある。
また、ＨＶ（ハイボルテージ）ＩＣにおいては、出力段のパワースイッチング素子以外にも、電位レベルシフタなどに高電圧ＭＯＳトランジスタが必要である。パワースイッチング素子としてＩＧＢＴを用いている場合には、基板のドーピング濃度が低いため、その基板をＭＯＳトランジスタのドリフト領域として用いると、ＭＯＳトランジスタのオン抵抗ＲonＡと耐圧のトレードオフ関係が最適から外れてしまう。このような場合、図３０に示すように、イオン注入や拡散により、ＭＯＳトランジスタのドリフト領域２０１のドーピング濃度を高くすることによって、最適なＲonＡと耐圧を得ることができる。
横型ＭＯＳトランジスタにおいて、ウェハ表面に占めるドリフト領域の面積を減らすために、ドリフト領域にトレンチを形成し、そのトレンチを、シリコンに比べて破壊電界の大きいシリコン酸化膜で埋める構成が提案されている（例えば、下記特許文献１参照。）。この提案によれば、図３１に示すように、実効的なドリフト長Ｌeffは、チャネルが形成されるｐウェル領域２０４と、ドリフト領域となるｎウェル領域２０３との境界から、トレンチ内の埋め込み酸化膜２１７までの距離Ｌpと、トレンチ深さＬTと、トレンチ幅ＬBと、トレンチ深さＬTを足した長さになる。
一方、埋め込み酸化膜２１７が形成されていない場合の実効的なドリフト長Ｌeffは、ウェハ表面上でのｐウェル領域２０４とｎウェル領域２０３との境界からドレイン領域２１２までの距離ＬDとなり、ＬpとＬBを足した長さである。従って、Ｌeffは、埋め込み酸化膜２１７が設けられていない場合よりも長くなるので、デバイスのオン抵抗ＲonＡが低減する。換言すれば、従来と同等の耐圧とオン電流を有し、かつ従来よりもデバイスピッチの小さい横型デバイスが得られる。
また、ＳＯＩ（シリコン・オン・インシュレーター）構造を有する横型ＩＧＢＴにおいて、ｎ型活性層にトレンチを形成するとともに、そのトレンチの下に部分的に高濃度のｎ型バイパス層を設ける構成が提案されている（例えば、下記特許文献２参照。）。この提案によれば、ソース電極に流れ込むホール電流がトレンチによって低減するとともに、電子電流がバイパス層を通って流れるので、ソース側の電子電流の蓄積が増え、オン電圧が低下する。
特開平８−９７４１１号公報 特開平８−８８３５７号公報（図１〜図８）
しかしながら、上記特許文献２に開示された構成のＩＧＢＴでは、次のような種々の問題点がある。すなわち、例えばＳＯＩ構造を張り合わせウェハで実現する場合に、バイパス層がトレンチの真下に位置するように、２枚のウェハをμｍオーダーの位置合わせ精度で張り合わせる必要があり、製造上、好ましくない。また、特許文献２の図２または図３に示されたレイアウトでは、耐圧がウェハ表面におけるｎ型活性層の長さで決まってしまうので、デバイスのセルピッチを短縮することはできない。従って、単位面積あたりのオン抵抗を低くすることができない。
また、特許文献２の図４に示されたレイアウトで、かつ図８に示された断面構成を有する場合、トレンチの周囲に低抵抗領域が存在するため、耐圧は、トレンチを除くウェハ表面におけるｎ型活性層の長さで決まる。従って、デバイスのセルピッチを短縮することができず、単位面積あたりのオン抵抗を低くすることができない。
また、特許文献２の図４に示されたレイアウトで、かつ図６に示された断面構成を有するデバイスでは、ホールの通路がトレンチの下には形成されていないため、ゲート側の電導度変調がなくなりＩＧＢＴの利点が損なわれる。また、ゲート側の導電度変調を保つために、特許文献２の図２に示されたレイアウトとすると、デバイスピッチが表面ドリフト領域３の長さで決まるためピッチを短くすることはできない。
さらに、特許文献２の図５に示された断面構成では、トレンチ底とバイパス層との間の活性層の距離がイオン注入エネルギーで決まるため、その部分を厚くすることができず、耐圧とのトレードオフが制限されてしまう。
この発明は、上述した従来技術による問題点を解消するため、高耐圧で、大電流での駆動が可能であり、かつラッチアップ耐量が高く、単位面積あたりのオン抵抗が低い横型ＩＧＢＴを提供することを目的とする。また、このような横型ＩＧＢＴと、高耐圧で、単位面積あたりのオン抵抗が低い横型ＭＯＳトランジスタとを同一基板上に集積した半導体装置、およびその集積した構造を同一のプロセスにより製造することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた第１のトレンチと、前記第１のトレンチの底からさらに深い位置まで設けられた、前記第１のトレンチよりも幅の狭い第２のトレンチと、前記第２のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、前記第１のトレンチおよび前記第２のトレンチの中に埋め込まれた第１のトレンチ埋め込み絶縁膜と、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。
また、請求項２の発明にかかる半導体装置は、第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部の表面上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第３の半導体領域の一部に設けられた第２導電型の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた第１のトレンチと、前記第１のトレンチの底からさらに深い位置まで設けられた、前記第１のトレンチよりも幅の狭い第２のトレンチと、前記第２のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、前記第１のトレンチおよび前記第２のトレンチの中に埋め込まれた第１のトレンチ埋め込み絶縁膜と、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１の半導体領域の表面層の一部に設けられた第２導電型の第６の半導体領域と、前記第６の半導体領域の一部の表面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第６の半導体領域の一部に設けられた第１導電型のソース領域と、前記第６の半導体領域の一部に設けられた第２導電型の第２の高電導度領域と、前記第１の半導体領域の表面層の一部に前記第６の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第７の半導体領域と、前記第７の半導体領域の一部に設けられた第１導電型のドレイン領域と、前記第６の半導体領域と前記第７の半導体領域との間に設けられた第３のトレンチと、前記第６の半導体領域から離れ、かつ前記第３のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第８の半導体領域と、前記第３のトレンチの中に埋め込まれた第２のトレンチ埋め込み絶縁膜と、前記ソース領域および前記第２の高電導度領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、を有する絶縁ゲート型電界効果トランジスタと、が同一基板上に集積されていることを特徴とする。
請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記第６の半導体領域の一部に設けられ、かつ前記ソース領域の下側に設けられる第２導電型の第２の低抵抗領域を備えたことを特徴とする。
請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の第１の低抵抗領域を備えたことを特徴とする。
請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第１のゲート電極が、前記第３の半導体領域の表面から前記第１の半導体領域に達するトレンチの側壁に前記第１のゲート絶縁膜を介して設けられたことを特徴とする。
請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１の半導体領域が支持基板上に絶縁層を介して設けられたことを特徴とする。
請求項８の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１の半導体領域が第２導電型の第９の半導体領域の上に形成されたことを特徴とする。
請求項９の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域を備えたことを特徴とする。
請求項１０の発明にかかる半導体装置は、請求項９に記載の発明において、前記第１の半導体領域の表面層の一部に設けられた第２導電型の第６の半導体領域と、前記第６の半導体領域の一部の表面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第６の半導体領域の一部に設けられた第１導電型のソース領域と、前記第６の半導体領域の一部に設けられた第２導電型の第２の高電導度領域と、前記第１の半導体領域の表面層の一部に前記第６の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第７の半導体領域と、前記第７の半導体領域の一部に設けられた第１導電型のドレイン領域と、前記第６の半導体領域と前記第７の半導体領域との間に設けられた第３のトレンチと、前記第６の半導体領域から離れ、かつ前記第３のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第８の半導体領域と、前記第３のトレンチの中に埋め込まれた第２のトレンチ埋め込み絶縁膜と、前記ソース領域および前記第２の高電導度領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、を有する絶縁ゲート型電界効果トランジスタと、が同一基板上に集積されていることを特徴とする。
請求項１１の発明にかかる半導体装置は、請求項９または１０に記載の発明において、耐圧が２００Ｖクラスであり、前記第１の半導体領域の厚さが１２μｍ以上２０μｍ以下であり、前記第１の半導体領域のドーピング濃度が１×１０14ｃｍ-3以上５×１０14ｃｍ-3以下であることを特徴とする。
請求項１２の発明にかかる半導体装置は、請求項９に記載の発明において、耐圧が２００Ｖクラスであり、前記第２のトレンチの深さが６μｍ以上１０μｍ以下であり、前記第２のトレンチの幅が１．５μｍ以上２．５μｍ以下であることを特徴とする。
請求項１３の発明にかかる半導体装置は、請求項１０に記載の発明において、耐圧が２００Ｖクラスであり、前記第２のトレンチおよび前記第３のトレンチの深さがともに６μｍ以上１０μｍ以下であり、前記第２のトレンチおよび前記第３のトレンチの幅がともに１．５μｍ以上２．５μｍ以下であることを特徴とする。
請求項１４の発明にかかる半導体装置は、請求項９または１０に記載の発明において、耐圧が２００Ｖクラスであり、前記第１のトレンチの、前記第１の半導体領域と前記第３の半導体領域との界面からの深さが２μｍ以上３μｍ以下であり、前記コレクタ側導電領域および前記エミッタ側導電領域がともに前記第１の半導体領域から０．５μｍ離れていることを特徴とする。
請求項１５の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第６の半導体領域の一部に設けられ、かつ前記ソース領域の下側に設けられる第２導電型の第２の低抵抗領域を備えたことを特徴とする。
請求項１６の発明にかかる半導体装置は、請求項９〜１５のいずれか一つに記載の発明において、前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の第１の低抵抗領域を備えたことを特徴とする。
請求項１７の発明にかかる半導体装置は、請求項９〜１６のいずれか一つに記載の発明において、前記第１のゲート電極が、前記第３の半導体領域の表面から前記第１の半導体領域に達するトレンチの側壁に前記第１のゲート絶縁膜を介して設けられたことを特徴とする。
請求項１８の発明にかかる半導体装置は、請求項１〜１７のいずれか一つに記載の発明において、前記第１の半導体領域が支持基板上に絶縁層を介して設けられたことを特徴とする。
請求項１９の発明にかかる半導体装置は、請求項１〜１７のいずれか一つに記載の発明において、前記第１の半導体領域が第２導電型の第９の半導体領域の上に形成されたことを特徴とする。
請求項２０の発明にかかる半導体装置の製造方法は、請求項８または９に記載の発明において、前記第１の半導体領域と前記絶縁層との間に前記第１の半導体領域より抵抗率の低い第１導電型の半導体層を備えたことを特徴とする。
請求項２１の発明にかかる半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記第１の半導体領域の、絶縁ゲート型バイポーラトランジスタの形成領域の表面層に、前記第２のトレンチを選択的に形成すると同時に、前記第１の半導体領域の、絶縁ゲート型電界効果トランジスタの形成領域の表面層に、前記第３のトレンチを選択的に形成する工程と、前記第２のトレンチの周囲に前記第５の半導体領域を形成すると同時に、前記第３のトレンチの周囲に前記第８の半導体領域を形成する工程と、前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋めると同時に、前記第３のトレンチを前記第２のトレンチ埋め込み絶縁膜で埋める工程と、前記第１のトレンチ埋め込み絶縁膜に隣接して前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、前記第１のトレンチの側壁に絶縁膜を形成する工程と、前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を前記コレクタ側導電領域または前記エミッタ側導電領域で埋める工程と、を含むことを特徴とする。
また、上述した課題を解決し、目的を達成するため、請求項２２の発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられた第２導電型の第１の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた第１のトレンチと、前記第１のトレンチの底からさらに深い位置まで設けられた、前記第１のトレンチよりも幅の狭い第２のトレンチと、前記第２のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、前記第１のトレンチおよび前記第２のトレンチの中に埋め込まれた第１のトレンチ埋め込み絶縁膜と、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記第１の高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を有する絶縁ゲート型バイポーラトランジスタと、前記第１の半導体領域の表面層の一部に設けられた第２導電型の第６の半導体領域と、前記第６の半導体領域の一部の表面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第６の半導体領域の一部に設けられた第１導電型のソース領域と、前記第６の半導体領域の一部に設けられた第２導電型の第２の高電導度領域と、前記第１の半導体領域の表面層の一部に前記第６の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第７の半導体領域と、前記第７の半導体領域の一部に設けられた第１導電型のドレイン領域と、前記第６の半導体領域と前記第７の半導体領域との間に設けられた第３のトレンチと、前記第６の半導体領域から離れ、かつ前記第３のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第８の半導体領域と、前記第３のトレンチの中に埋め込まれた第２のトレンチ埋め込み絶縁膜と、前記ソース領域および前記第２の高電導度領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、を有する絶縁ゲート型電界効果トランジスタと、が同一基板上に集積された構造を有する半導体装置を製造するにあたって、前記第１の半導体領域の、絶縁ゲート型バイポーラトランジスタの形成領域の表面層に、前記第２のトレンチを選択的に形成すると同時に、前記第１の半導体領域の、絶縁ゲート型電界効果トランジスタの形成領域の表面層に、前記第３のトレンチを選択的に形成する工程と、前記第２のトレンチの周囲に前記第５の半導体領域を形成すると同時に、前記第３のトレンチの周囲に前記第８の半導体領域を形成する工程と、前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋めると同時に、前記第３のトレンチを前記第２のトレンチ埋め込み絶縁膜で埋める工程と、前記第１のトレンチ埋め込み絶縁膜に隣接してその両側に前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、前記第１のトレンチの側壁に絶縁膜を形成する工程と、前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を前記コレクタ側導電領域および前記エミッタ側導電領域で埋める工程と、を含むことを特徴とする。
請求項２３の発明にかかる半導体装置の製造方法は、請求項２２に記載の発明において、前記第２のトレンチおよび前記第３のトレンチに対して斜め方向からイオン注入を行って、前記第２のトレンチの周囲に前記第５の半導体領域を形成すると同時に、前記第３のトレンチの周囲に前記第８の半導体領域を形成した後、熱酸化および酸化膜の堆積により、前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋めると同時に、前記第３のトレンチを前記第２のトレンチ埋め込み絶縁膜で埋め、その後に、化学的機械研磨により表面を平坦にすることを特徴とする。
請求項２４の発明にかかる半導体装置の製造方法は、請求項２２または２３に記載の発明において、前記第１のトレンチの形成領域を開口させたマスクを形成し、エッチングにより前記第１のトレンチを形成した後、熱酸化および酸化膜の堆積により前記第１のトレンチの内周面に絶縁膜を形成し、該絶縁膜の内側を導電体で埋め、該導電体をエッチバックして前記コレクタ側導電領域および前記エミッタ側導電領域を形成することを特徴とする。
請求項２５の発明にかかる半導体装置の製造方法は、請求項２４に記載の発明において、前記導電体の、前記コレクタ側導電領域となる部分の一部をマスクしてエッチバックすることによって、前記コレクタ側導電領域の一部を表面に露出させ、前記コレクタ電極とのコンタクト部とすることを特徴とする。
請求項２６の発明にかかる半導体装置の製造方法は、請求項２３〜２５のいずれか一つに記載の発明において、耐圧が２００Ｖクラスである場合、前記第５の半導体領域および前記第８の半導体領域を形成する際の実効ドーズ量を０．５〜２．０×１０12ｃｍ-2とすることを特徴とする。
また、上述した課題を解決し、目的を達成するため、請求項２７の発明にかかる半導体装置の製造方法は、請求項１にかかる半導体装置を製造する方法であって、前記第１の半導体領域の表面層に、前記第２のトレンチを選択的に形成し、前記第２のトレンチの底面および側壁に前記第１の半導体領域を露出させる工程と、前記第２のトレンチの底面および側壁に前記第５の半導体領域となる拡散層を形成する工程と、前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋める工程と、前記第１のトレンチ埋め込み絶縁膜に隣接して前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、前記第１のトレンチの側壁に絶縁膜を形成する工程と、前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を、フローティング電位を有する導電部材で埋めて前記エミッタ側導電領域を形成する工程と、を含むことを特徴とする。また、上述した課題を解決し、目的を達成するため、請求項２８の発明にかかる半導体装置の製造方法は、請求項２にかかる半導体装置を製造する方法であって、前記第１の半導体領域の表面層に、前記第２のトレンチを選択的に形成し、前記第２のトレンチの底面および側壁に前記第１の半導体領域を露出させる工程と、前記第２のトレンチの底面および側壁に前記第５の半導体領域となる拡散層を形成する工程と、前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋める工程と、前記第１のトレンチ埋め込み絶縁膜に隣接して前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、前記第１のトレンチの側壁に絶縁膜を形成する工程と、前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を、コレクタ電位を有する導電部材で埋めて前記コレクタ側導電領域を形成する工程と、を含むことを特徴とする。
上記各発明によれば、耐圧を保持する部分がウェハ表面に対して垂直方向に設けられており、トレンチ埋め込み絶縁膜によりドリフト領域が折り曲げられてウェハ表面に引き出されているので、実効的なドリフト長が従来と同等の長さであっても、素子の所要表面積が激減する。従って、単位面積あたりのオン抵抗が低減する。また、コレクタ側導電領域がコレクタ電極と同電位であることにより、第４の半導体領域、すなわちトレンチ埋め込み絶縁膜に接するコレクタ側のドリフト領域の界面が空乏化しにくくなるので、電圧担持の役割を果たすことができる。
また、上記各発明によれば、エミッタ側導電領域およびトレンチ埋め込み絶縁膜により、トレンチ埋め込み絶縁膜のエミッタ側に生じる横電界が遮蔽され、第１の半導体領域と第３の半導体領域とにより形成されるＰＮ接合で発生する電界が緩和されるので、電気破壊が起こりにくくなる。また、エミッタ側導電領域がフローティング電位となることにより、エミッタ側導電領域をエミッタ電位にするよりも、素子のスイッチング速度が速くなる。これは、エミッタ側導電領域と第１の半導体領域との間のキャパシタが、ＩＧＢＴのコレクタ−エミッタ間容量に対して並列に接続された容量にならないからである。
ここで、エミッタ側導電領域と第１の半導体領域との間の電位差は、コレクタ側導電領域とエミッタ側導電領域との間のキャパシタンスと、エミッタ側導電領域と第１の半導体領域との間のキャパシタンスの静電結合によって決まる。エミッタ側導電領域と第１の半導体領域との間の絶縁膜の厚さ（図１参照、図１のＤ１）がコレクタ側導電領域とエミッタ側導電領域との間の絶縁膜の厚さ（図１参照、図１において２Ｄ２＋２Ｄ３）よりも極めて小さい場合には、エミッタ側導電領域の電位はグランド電位に近くなる。
また、上記各発明によれば、支持基板上に絶縁層を介して設けられた半導体層が、その上の第１の半導体領域との界面およびその下の絶縁層との界面のそれぞれにおける欠陥の影響を抑えるとともに、支持基板からの空乏化効果を抑制する。従って、第１の半導体領域がバルク層であるように機能する。さらに、この絶縁層上の半導体層のドーパント濃度が高いので、キャリアの寿命が短い。そのため、トレンチ埋め込み絶縁膜の底と絶縁層上の半導体層との間の距離に応じて、コレクタから注入されたキャリアがコントロールされ、素子の逆回復時間とオン抵抗とのバランスが保たれる。
本発明にかかる半導体装置およびその製造方法によれば、従来のＳＯＩ基板を用いた横型ＩＧＢＴと同等以上の耐圧と電流駆動能力を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いＩＧＢＴが得られるという効果を奏する。また、従来のＳＯＩ基板を用いた横型ＭＯＳトランジスタと同等以上の耐圧と電流駆動能力を有し、かつシングルトランジスタラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いＭＯＳトランジスタが得られるという効果を奏する。さらに、ＳＯＩ基板を用いることにより、容易に厚膜ＳＯＩ ＣＭＯＳデバイスと集積することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１の半導体装置を示す断面図である。図１に示すように、ｎチャネルＩＧＢＴ１０００とｎチャネルＭＯＳトランジスタ２０００が同一のＳＯＩ基板上に集積されている。ＳＯＩ基板は、ｐ支持基板１ａの上に、酸化膜等からなる絶縁層２、ｎ+小数キャリア相殺層１３ａおよびｎ-ドリフト領域３ａを、この順に積層した構成となっている。
ｎ-ドリフト領域３ａの抵抗率は、ｎ+小数キャリア相殺層１３ａの抵抗率よりも高い。例えば、デバイスの耐圧を２００Ｖクラスとする場合には、ｎ-ドリフト領域３ａの厚さは、１２〜２０μｍであり、ｎ-ドリフト領域３ａのドーピング濃度は、１×１０14〜５×１０14ｃｍ-3である。ｎ+小数キャリア相殺層１３ａは、金属イオン汚染に対するゲッタリング効果を有しており、ゲッタ層を兼ねている。ｎ-ドリフト領域３ａは、第１の半導体領域に相当し、ｎ+小数キャリア相殺層１３ａは、支持基板上に絶縁層を介して設けられた半導体層に相当する。
まず、ｎチャネルＩＧＢＴ１０００の構成について説明する。ｎウェル領域３ｂは、ｎ-ドリフト領域３ａの表面層の一部に設けられている。ｎウェル領域３ｂは、ｎ-ドリフト領域３ａよりも高濃度にドープされており、ｎ-ドリフト領域３ａよりも低い抵抗率を有する。そのため、後述するｐベース領域４ａとのＪＦＥＴ（接合形ＦＥＴ）効果によるｎウェル領域３ｂの抵抗の増大が抑制されている。
ｐベース領域４ａは、ｎ-ドリフト領域３ａの表面層の一部に、ｎ-ドリフト領域３ａとｎウェル領域３ｂに接して設けられている。ｎウェル領域３ｂおよびｐベース領域４ａは、それぞれ第２の半導体領域および第３の半導体領域に相当する。
第１のゲート電極８ａは、例えば導電性ポリシリコンでできており、ｐベース領域４ａの一部およびｎウェル領域３ｂの表面上に第１のゲート絶縁膜９ａを介して設けられている。図では、ｎウェル領域３ｂの表面上には容量の低減を図るため厚い絶縁膜９ｂが形成され、その上に第１のゲート電極８ａが設けられている。第１のゲート電極８ａは、ｎウェル領域３ｂとｎ+エミッタ領域６ａとの間のｐベース領域４ａの表面上に設けられればよく、ｎウェル領域３ｂの上に設けられなくともよい。ｎ+エミッタ領域６ａは、ｐベース領域４ａの一部に、第１のゲート電極８ａのｐベース領域側端部（図１では、ｎ+エミッタ領域６ａ上の端部）に整合するように設けられている。
チャネルは、ゲート電圧が閾値電圧を超えたときに、ｎ+エミッタ領域６ａとｎウェル領域３ｂとの間のｐベース領域４ａと、第１のゲート絶縁膜９ａとの界面に形成される。ｐベース領域４ａの一部には、ｎ+エミッタ領域６ａの下側を占めるように形成された第１のｐ+低抵抗領域５ａと、ｎ+エミッタ領域６ａに隣接するｐ+ベースコンタクト領域５ｂが設けられている。第１のｐ+低抵抗領域５ａは、本実施の形態のようにｎ+エミッタ領域６ａの下側を閾値に影響を及ぼさない範囲で占めるように形成されるのが望ましいが、ｎ+エミッタ領域６ａの下側の一部に形成されるものであっても構わない。
第１のゲート電極８ａのｐベース領域側端部の外側には、その端部に接して酸化膜や窒化膜からなるゲート側壁スペーサ領域１８ａが設けられている。第１のｐ+低抵抗領域５ａは、閾値に影響を及ぼさないようにするため、ゲート側壁スペーサ領域１８ａを利用して、チャネルが形成される領域に入らないように形成されている。ｐ+ベースコンタクト領域５ｂは、第１の高電導度領域に相当する。
また、ｎバッファ領域１１ａが、ｎウェル領域３ｂおよびｐベース領域４ａから離れて、ｎ-ドリフト領域３ａの表面層の一部に設けられている。ｎバッファ領域１１ａは、ｎ-ドリフト領域３ａよりも高濃度にドープされており、ｎ-ドリフト領域３ａよりも低い抵抗率を有する。
ｎバッファ領域１１ａは、第４の半導体領域に相当し、ｎ-ドリフト領域３ａおよびｎウェル領域３ｂとともに、デバイスの耐圧を保持するドリフト領域となる。このように、本デバイスは、ｎバッファ領域１１ａを有するパンチスルー型のＩＧＢＴである。
ｐ+コレクタ領域１２ａは、ｎバッファ領域１１ａの一部に設けられており、ｎバッファ領域１１ａによりｎ-ドリフト領域３ａから隔離されている。ｐ+コレクタ領域１２ａは、電導度変調のためのキャリア注入領域となる。ｎバッファ領域１１ａは、ｐ+コレクタ領域１２ａから注入される電導度変調キャリア量を制御し、素子オン抵抗とターンオフロスとのトレードオフ関係を生む。
ｎウェル領域３ｂおよびｐベース領域４ａとｎバッファ領域１１ａとの間には、第１のトレンチ１６ａが、ＳＯＩ基板表面からｐベース領域４ａよりも深く、ｎ-ドリフト領域３ａに達する位置まで形成されている。そして、第１のトレンチ１６ａの底からは、第１のトレンチ１６ａよりも幅の狭い第２のトレンチ１６ｂが、さらに深い位置まで形成されている。例えば、デバイスの耐圧を２００Ｖクラスとする場合には、第１のトレンチ１６ａの、ｎ-ドリフト領域３ａとｐベース領域４ａとの界面からの深さは、２〜３μｍである。また、第２のトレンチ１６ｂの深さは、６〜１０μｍであり、第２のトレンチ１６ｂの幅（図１中に記した左側の寸法２Ｄ３）は、１．５〜２．５μｍである。
これら第１のトレンチ１６ａおよび第２のトレンチ１６ｂは、酸化膜等の第１のトレンチ埋め込み絶縁膜１７ａにより埋められている。第１のトレンチ埋め込み絶縁膜１７ａは、第１のトレンチ１６ａのエミッタ側側壁において、ｐベース領域４ａとｐ+ベースコンタクト領域５ｂに接している。
第１のトレンチ埋め込み絶縁膜１７ａ内の、第１のトレンチ１６ａのエミッタ側側壁の近くには、電気的にフローティング状態の導電性ポリシリコン等よりなるエミッタ側フィールドプレート１５が埋め込まれている。エミッタ側フィールドプレート１５は、ｐベース領域４ａとｎ-ドリフト領域３ａとから形成されるＰＮ接合面を挟んでその上下にわたって設けられればよい。エミッタ側フィールドプレート１５がフローティング電位となることにより、エミッタ側フィールドプレート１５をエミッタ電位にするよりも、素子のスイッチング速度が速くなる。これは、エミッタ側フィールドプレート１５とｎ-ドリフト領域３ａとの間のキャパシタが、ＩＧＢＴのコレクタ−エミッタ間容量に対して並列に接続された容量にならないからである。
エミッタ側フィールドプレート１５は、第１のトレンチ埋め込み絶縁膜１７ａを間に挟んで、第１のトレンチ１６ａのエミッタ側側壁から例えば０．５μｍ（図１中に記した寸法Ｄ１）離れている。また、エミッタ側フィールドプレート１５のコレクタ側側面と第２のトレンチ１６ｂのエミッタ側側壁との距離（図１中に記した寸法Ｄ２）は、例えば０．６μｍである。エミッタ側フィールドプレート１５は、エミッタ側導電領域に相当する。
また、第１のトレンチ埋め込み絶縁膜１７ａは、第１のトレンチ１６ａのコレクタ側側壁において、ｎバッファ領域１１ａに接している。第１のトレンチ埋め込み絶縁膜１７ａ内の、第１のトレンチ１６ａのコレクタ側側壁の近くには、導電性ポリシリコン等よりなるコレクタ側フィールドプレート１４が設けられている。
コレクタ側フィールドプレート１４は、第１のトレンチ埋め込み絶縁膜１７ａを間に挟んで、第１のトレンチ１６ａのコレクタ側側壁から例えば０．５μｍ離れている。また、コレクタ側フィールドプレート１４のエミッタ側側面と第２のトレンチ１６ｂのコレクタ側側壁との距離は、例えば０．６μｍである。コレクタ側フィールドプレート１４は、コレクタ側導電領域に相当し、内部配線または外部配線を介してコレクタ電極１０ａに電気的に接続され、コレクタ電極１０ａと同電位になる。
コレクタ側フィールドプレート１４は、第１のトレンチ１６ａとｎ-ドリフト領域３ａおよびｎバッファ領域１１ａとの界面の空乏化を防ぎ、デバイスの高耐圧化に貢献している。つまり、コレクタ側フィールドプレート１４が設けられていることによって、デバイスの高耐圧化が図られている。コレクタ側フィールドプレート１４は、ｎ-ドリフト領域３ａおよびｎバッファ領域１１ａとの界面を挟んでその上下にわたって設けられればよい。
第２のトレンチ１６ｂの側壁および底面に沿って、ｎ-ドリフト領域３ａよりも抵抗率の低いｎ低抵抗領域２２ａが設けられている。このｎ低抵抗領域２２ａは、ｎチャネルＩＧＢＴ１０００とｎチャネルＭＯＳトランジスタ２０００を同一基板上に積層するために設けられており、第５の半導体領域に相当する。ｎ低抵抗領域２２ａは、ｎチャネルＩＧＢＴ１０００の耐圧に悪影響を及ぼさないような濃度になっている。
エミッタ電極７ａは、ｎ+エミッタ領域６ａとｐ+ベースコンタクト領域５ｂの両方に接触し、ｐ+ベースコンタクト領域５ｂとｎ+エミッタ領域６ａを短絡している。コレクタ電極１０ａは、ｐ+コレクタ領域１２ａに接触している。図１において、符号２０ａは、製造時に、第１のゲート絶縁膜９ａに対するプラズマエッチングダメージを低減するために設けられる酸化膜等の絶縁膜カバー層であり、符号２１ａは、層間絶縁膜である。
以上の構成においては、ゲート構造は、電導度変調キャリアを迂回させるバイパス構造となっている。すなわち、ｐ+コレクタ領域１２ａから注入されたキャリアの一部は、ｐベース領域４ａとｎ-ドリフト領域３ａとの界面、ｐベース領域４ａおよびｐ+ベースコンタクト領域５ｂを通って、エミッタ電極７ａに到達する。
ｐ+コレクタ領域１２ａから注入された他のキャリアは、ｎウェル領域３ｂ、表面チャネル、第１のｐ+低抵抗領域５ａおよびｐ+ベースコンタクト領域５ｂを通って、エミッタ電極７ａに到達する。このようなバイパス構造によって、デバイスがラッチアップしにくくなり、ラッチアップ耐量が向上する。
上述した構成のｎチャネルＩＧＢＴ１０００に関し、２００Ｖクラスの耐圧を確保する場合、図１に示す構成のデバイスピッチを１２μｍ以下とし、ｎ-ドリフト領域３ａの厚さを２０μｍ以下に抑えることができるので、デバイスピッチは、図２９に示す従来のＩＧＢＴのセルピッチ（２５μｍ）の半分以下になる。また、ｎチャネルＩＧＢＴ１０００の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型ＩＧＢＴと同程度になる。従って、本実施の形態１のｎチャネルＩＧＢＴ１０００では、単位面積あたりのオン抵抗が、従来のＩＧＢＴのオン抵抗（５００ｍΩ・ｍｍ2）の半分の２５０ｍΩ・ｍｍ2程度になる。
次に、ｎチャネルＭＯＳトランジスタ２０００の構成について説明する。ｐウェル領域４ｃは、ｎ-ドリフト領域３ａの表面層の一部に設けられている。ｐウェル領域４ｃは、第６の半導体領域に相当する。第２のゲート電極８ｂは、例えば導電性ポリシリコンでできており、ｐウェル領域４ｃの一部の表面上に第２のゲート絶縁膜９ｃを介して設けられている。ｎ+ソース領域６ｃは、ｐウェル領域４ｃの一部に、第２のゲート電極８ｂのソース領域側端部（図１では、ｎ+ソース領域６ｃ上の端部）に整合するように設けられている。
チャネルは、ゲート電圧が閾値電圧を超えたときに、ｎ+ソース領域６ｃとｎ-ドリフト領域３ａとの間のｐウェル領域４ｃと、第２のゲート絶縁膜９ｃとの界面に形成される。ｐウェル領域４ｃの一部には、ｎ+ソース領域６ｃの下側を占めるように形成された第２のｐ+低抵抗領域５ｅと、ｎ+ソース領域６ｃに隣接するｐ+コンタクト領域５ｆが設けられている。第２のｐ+低抵抗領域５ｅは、本実施の形態のようにｎ+ソース領域６ｃの下側を閾値に影響を及ぼさない範囲で占めるように形成されるのが望ましいが、ｎ+ソース領域６ｃの下側の一部に形成されるものであっても構わない。
第２のゲート電極８ｂのソース領域側端部の外側には、その端部に接して酸化膜や窒化膜からなるゲート側壁スペーサ領域１８ｂが設けられている。第２のｐ+低抵抗領域５ｅは、閾値に影響を及ぼさないようにするため、ゲート側壁スペーサ領域１８ｂを利用して、チャネルが形成される領域に入らないように形成されている。ｐ+コンタクト領域５ｆは、第２の高電導度領域に相当する。
ｎ+ソース領域６ｃと、ｐウェル領域４ｃと、ｎ-ドリフト領域３ａおよびｎ低抵抗領域２２ｃにより、寄生ＮＰＮバイポーラトランジスタが構成されている。ｎチャネルＭＯＳトランジスタ２０００がオン状態のとき、ドレイン電圧の増大に伴って、ｐウェル領域４ｃとｎ-ドリフト領域３ａの界面でアバランシェが起こり、それによって生じたホールがｎ+ソース領域６ｃの下の電流経路を通ってソース電極７ｂに流れ込む。
その際、その電流経路において生じた電圧が０．７Ｖ以上になると、前記寄生ＮＰＮバイポーラトランジスタが動作し始めるため、ゲートの制御効果が失われ、いわゆるシングルトランジスタラッチアップ状態となってしまう。本実施の形態では、ｎ+ソース領域６ｃの下側に第２のｐ+低抵抗領域５ｅを設けることによって、シングルトランジスタラッチアップ状態となるのを防いでいる。
また、ｎウェル領域１１ｃが、ｐウェル領域４ｃから離れて、ｎ-ドリフト領域３ａの表面層の一部に設けられている。ｎウェル領域１１ｃは、ｎ-ドリフト領域３ａよりも高濃度にドープされており、ｎ-ドリフト領域３ａよりも低い抵抗率を有する。ｎウェル領域１１ｃは、第７の半導体領域に相当する。ｎ+ドレイン領域１２ｃは、ｎウェル領域１１ｃの一部に設けられており、ｎウェル領域１１ｃによりｎ-ドリフト領域３ａから隔離されている。
ｐウェル領域４ｃとｎウェル領域１１ｃとの間には、第３のトレンチ１６ｃがＳＯＩ基板表面から形成されている。第３のトレンチ１６ｃの幅（図１中に記した右側の寸法２Ｄ３）は、前記第２のトレンチ１６ｂと同じである。例えば、デバイスの耐圧を２００Ｖクラスとする場合には、第３のトレンチ１６ｃの深さは、６〜１０μｍであり、第３のトレンチ１６ｃの幅は、１．５〜２．５μｍである。第３のトレンチ１６ｃは、酸化膜等の第２のトレンチ埋め込み絶縁膜１７ｂにより埋められている。これによって、前記特許文献１に開示されたＭＯＳトランジスタと同様に、実効的なドリフト長さが、第３のトレンチ１６ｃの底面の長さに側壁の長さの２倍を足した長さとなるので、デバイスの表面ピッチが短縮される。
第３のトレンチ１６ｃの側壁および底面に沿って、ｎ-ドリフト領域３ａよりも抵抗率の低いｎ低抵抗領域２２ｃが設けられている。ｎ低抵抗領域２２ｃは、第８の半導体領域に相当する。このｎ低抵抗領域２２ｃとｎウェル領域１１ｃとｎ-ドリフト領域３ａは、デバイスの耐圧を保持するドリフト領域を構成する。ｎ低抵抗領域２２ｃは、素子の耐圧を保ちながら、オン抵抗ＲonＡを低減するような濃度になっている。
ソース電極７ｂは、ｎ+ソース領域６ｃとｐ+コンタクト領域５ｆの両方に接触し、ｐ+コンタクト領域５ｆとｎ+ソース領域６ｃを短絡している。ドレイン電極１０ｂは、ｎ+ドレイン領域１２ｃに接触している。図１において、符号２０ｂは、製造時に、第２のゲート絶縁膜９ｃに対するプラズマエッチングダメージを低減するために設けられる酸化膜等の絶縁膜カバー層であり、符号２１ｂは、層間絶縁膜である。
上述した構成のｎチャネルＭＯＳトランジスタ２０００に関し、２００Ｖクラスの耐圧を確保する場合、図１に示す構成のデバイスピッチを１２μｍ以下とし、ｎ-ドリフト領域３ａの厚さを２０μｍ以下に抑えることができるので、デバイスピッチは、図３０に示す従来のＭＯＳトランジスタのセルピッチ（２５μｍ）の半分以下になる。また、ｎチャネルＭＯＳトランジスタ２０００の単位セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来の横型ＭＯＳトランジスタと同程度になる。従って、本実施の形態１のｎチャネルＭＯＳトランジスタ２０００では、単位面積あたりのオン抵抗が、従来のＭＯＳトランジスタのオン抵抗の半分になる。
次に、図１に示す構成の半導体装置の製造プロセスについて図２〜図２５を参照しながら説明する。まず、図２に示すように、ｎ-ドリフト領域３ａとなるｎ-半導体でできたウェハの表面にスクリーン酸化膜３１を形成し、その上からｎ型不純物であるＡｓ（ヒ素）イオンをイオン注入して、図３に示すように、ウェハ表面にｎ+小数キャリア相殺層１３ａを形成する。そして、図４に示すように、スクリーン酸化膜３１を除去する。ここまでで、デバイスウェハができあがる。
一方、図５に示すように、ｐ支持基板１ａを用意する。そして、図６に示すように、ｐ支持基板１ａの表面に酸化膜等の絶縁層２を形成し、ハンドルウェハとする。次いで、図７に示すように、ハンドルウェハの絶縁層２の表面と、デバイスウェハのｎ+小数キャリア相殺層１３ａの表面とを張り合わせる。その際、デバイスウェハの表面の自然酸化膜を介して、デバイスウェハとハンドルウェハが結合され、一体化される。そして、図８に示すように、一体化されたＳＯＩウェハのｎ-ドリフト領域３ａを所定の厚さまで研磨する。ここまでで、ＳＯＩウェハが完成する。
次いで、図９に示すように、ｎ-ドリフト領域３ａの研磨された表面に対してｎ型不純物であるＰ（リン）イオンのイオン注入を行って、ＩＧＢＴ形成領域１００１にｎウェル領域３ｂおよびｎバッファ領域１１ａとなるｎ型の拡散層を形成し、ＭＯＳトランジスタ形成領域２００１にｎウェル領域１１ｃとなるｎ型の拡散層を形成する。次いで、ｐ型不純物であるＢ（ボロン）イオンのイオン注入を行って、ＩＧＢＴ形成領域１００１にｐベース領域４ａとなるｐ型の拡散層を形成し、ＭＯＳトランジスタ形成領域２００１にｐウェル領域４ｃとなるｐ型の拡散層を形成する。そして、熱拡散を行い、ｎ-ドリフト領域３ａの表面に酸化膜３２を形成する。
次いで、図１０に示すように、酸化膜３２上にフォトレジスト３３を塗布し、フォトリソグラフィとＲＩＥ（反応性イオンエッチング）を行って、トレンチエッチングマスクを形成する。フォトレジスト３３を除去した後、図１１に示すように、異方性エッチングを行って、ＩＧＢＴ形成領域１００１に第２のトレンチ１６ｂを形成し、ＭＯＳトランジスタ形成領域２００１に第３のトレンチ１６ｃを形成する。第２および第３のトレンチ１６ｂ，１６ｃの表面を犠牲酸化してトレンチエッチングによるダメージを除去する。
犠牲酸化膜を除去した後、図１２に示すように、第２および第３のトレンチ１６ｂ，１６ｃの表面を薄く酸化してスクリーン酸化膜３４を形成する。そして、ウェハに対して斜め方向からＰイオンまたはＡｓイオンのイオン注入を行って、第２のトレンチ１６ｂの周囲にｎ低抵抗領域２２ａとなるｎ型の拡散層を形成するとともに、第３のトレンチ１６ｃの周囲にｎ低抵抗領域２２ｃとなるｎ型の拡散層を形成する。このときのイオン注入の実効ドーズ量は、０．５〜２．０×１０12ｃｍ-2である。
次いで、図１３に示すように、熱酸化を行い、酸化膜３５を堆積して、第２のトレンチ１６ｂを第１のトレンチ埋め込み絶縁膜１７ａで埋めるとともに、第３のトレンチ１６ｃを第２のトレンチ埋め込み絶縁膜１７ｂで埋める。その後、ＣＭＰ（化学的機械研磨）を行って、ウェハ表面を平坦化する。次いで、図１４に示すように、ウェハ表面にフォトレジスト３６を塗布し、フォトリソグラフィを行って、ウェハ表面の酸化膜３５をパターニングする。そして、異方性エッチングを行って、トレンチエッチングマスクを形成する。
フォトレジスト３６を除去した後、図１５に示すように、異方性エッチングを行って、第１のトレンチ１６ａを形成する。そして、第１のトレンチ１６ａの表面を犠牲酸化して、エッチングダメージを除去した後、犠牲酸化膜を除去する。次いで、図１６に示すように、第１のトレンチ１６ａの表面を薄く酸化して、ウェハ全面に厚さＤ１の酸化膜３７を堆積する。次いで、図１７に示すように、ウェハ全面にドープトポリシリコン３８を堆積し、第１のトレンチ１６ａをドープトポリシリコン３８で埋める。
次いで、図１８に示すように、フォトリソグラフィによりドープトポリシリコン３８の、コレクタ側フィールドプレート１４となる部分の一部をマスクし、その状態でドープトポリシリコン３８をエッチバックする。それによって、第１のトレンチ１６ａ内に、エミッタ側フィールドプレート１５が埋め込まれた状態で残る。また、コレクタ側フィールドプレート１４は、第１のトレンチ１６ａ内に埋め込まれ、かつその一部において表面に露出し、後に形成されるコレクタ電極１０ａとのコンタクト部となる。次いで、図１９に示すように、ウェハ全面に酸化膜３９を堆積し、ＣＭＰを行って、ウェハ表面を平坦化した後、アルゴンのイオン注入を行って、酸化膜３９にダメージを与える。
次いで、図２０に示すように、酸化膜３９上にフォトレジスト４０を塗布し、フォトリソグラフィにより第１のトレンチ１６ａおよび第２のトレンチ１６ｂの部分と、第３のトレンチ１６ｃの部分をマスクする。そして、湿式エッチングを行い、第１のトレンチ１６ａ、第２のトレンチ１６ｂおよび第３のトレンチ１６ｃの部分に酸化膜３９を残し、それ以外の領域の不要な酸化膜３９を除去することによって、ｎウェル領域３ｂ，１１ｃ、ｐベース領域４ａ、ｎバッファ領域１１ａ、ｐウェル領域４ｃおよびｎ-ドリフト領域３ａの表面を露出させる。その際、第１のトレンチ１６ａおよび第２のトレンチ１６ｂの部分と、第３のトレンチ１６ｃの部分にそれぞれ残った酸化膜３９の端面と、露出した半導体表面とのなす角度θは、４５度よりも小さい。
フォトレジスト４０を除去した後、図２１に示すように、ウェハ全面にバッファ酸化膜４１を成長させ、その上に窒化膜４２を堆積する。そして、さらにその上にフォトレジストを塗布し、フォトリソグラフィとＲＩＥによって窒化膜４２のパターニングを行い、フォトレジストを除去する。その後、図２２に示すように、残った窒化膜４２をマスクとして熱酸化を行い、第１のゲート絶縁膜９ｂとなる厚い酸化膜（ＬＯＣＯＳ酸化膜）を形成する。窒化膜４２とバッファ酸化膜４１を除去した後、犠牲酸化膜を成長させ、その犠牲酸化膜を除去することによって、薄い第１のゲート絶縁膜９ａを形成する領域の半導体表面、および第２のゲート絶縁膜９ｃを形成する領域の半導体表面を清浄にする。
そして、ウェハ全面に第１のゲート絶縁膜９ａおよび第２のゲート絶縁膜９ｃとなる酸化膜を成長させ、その上に第１のゲート電極８ａおよび第２のゲート電極８ｂとなるドープトポリシリコンを堆積させ、さらにその上に絶縁膜カバー層２０ａ，２０ｂとなる酸化膜を堆積させる。その際、ドープトポリシリコンとその上の酸化膜の厚さの合計を０．７μｍ以上とする。例えば、ドープトポリシリコンの厚さを３００〜４００ｎｍとし、その上の酸化膜の厚さを３００〜５００ｎｍとすることによって、ＬＶ（ローボルテージ）ＣＭＯＳデバイスのゲートポリシリコンとの共通化を容易とする。
フォトリソグラフィと異方性エッチングを行って、最上層の酸化膜とその下のドープトポリシリコンを順次エッチングし、ゲートスタック構造を形成する。その際、絶縁膜カバー層２０ａ，２０ｂとなる酸化膜が設けられていることによって、第１のゲート絶縁膜９ａおよび第２のゲート絶縁膜９ｃに対するエッチングダメージが低減する。その後、シャドウ酸化を行う。
次いで、図２３に示すように、フォトリソグラフィによってレジストマスク４３を形成し、ＢＦ2イオンのイオン注入を行う。レジストマスク４３を除去した後、活性化熱処理を行って、図２４に示すように、ｐ+ベースコンタクト領域５ｂおよびｐ+コレクタ領域１２ａと、ｐ+コンタクト領域５ｆを形成する。その後、フォトリソグラフィによってレジストマスク４４を形成し、Ａsイオンのイオン注入を行う。レジストマスク４４を除去した後、活性化熱処理を行って、図２５に示すように、ｎ+エミッタ領域６ａと、ｎ+ソース領域６ｃおよびｎ+ドレイン領域１２ｃを形成する。
次いで、ウェハ全面に１００〜２００ｎｍの厚さの酸化膜または窒化膜を堆積し、異方性エッチングを行って、ＩＧＢＴ形成領域１００１およびＭＯＳトランジスタ形成領域２００１の各ゲートスタック構造の側面にゲート側壁スペーサ領域１８ａ，１８ｂを形成する。その際、次のボロンイオンのイオン注入工程において、ボロンイオンの横飛程をオフセットして、閾値に影響を及ぼすのを抑えるために、ゲート側壁スペーサ領域１８ａ，１８ｂの厚さを１００〜２００ｎｍ程度にする必要がある。
次いで、フォトリソグラフィによってレジストマスク４５を形成し、７０〜９０ｋｅＶのエネルギーで、１×１０14〜３×１０15ｃｍ-2のドーズ量でボロンイオンのイオン注入を行う。その際、チャネル領域へのボロンイオンの注入が絶縁膜カバー層２０ａ，２０ｂおよびゲート電極８ａ，８ｂにより阻止され、チャネル領域が保護される。レジストマスク４５を除去した後、活性化熱処理を行って、ｎ+エミッタ領域６ａの下に第１のｐ+低抵抗領域５ａを形成し、ｎ+ソース領域６ｃの下に第２のｐ+低抵抗領域５ｅを形成する。
次いで、ウェハ全面に層間絶縁膜２１ａ，２１ｂとなるＰＭＤ酸化膜を堆積し、コンタクトホールを開口する。そして、ウェハ全面にアルミニウムを堆積し、フォトリソグラフィと異方性エッチングを行って、エミッタ電極７ａ、コレクタ電極１０ａ、ソース電極７ｂおよびドレイン電極１０ｂを形成する。その後、フォトレジストを除去する。以上のプロセスによって、図１に示す構成の半導体装置が完成する。
ところで、上述したＳＯＩウェハの作製に関して、以下のような報告がある。チョクラルスキー法によるウェハ引き出し過程において形成される原子空孔と格子間原子のバランスは、例えばボロンを高ドーズ量で注入することによって崩される。最初のアニール処理を９００℃以下の温度で行うと、ＯＳＦ（酸化導入積層欠陥）やＢＭＤ（バルク微細欠陥）が多く発生してしまう。
これに対して、ジオング−ミン・キム（Jeong-Min Kim）らは、「ビヘイビュア オブ サーマリ インデュースト ディフェクツ イン ヘビリ ボロン−ドープド シリコン クリスタルズ（Behavior of Thermally Induced Defects in Heavily Boron-Doped Silicon Crystals）」（ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、２００１年３月、第４０巻、第１部、第３Ａ号、ｐ．１３７０−１３７４）の中で、最初のアニール処理を高温（１０５０℃）で行うと、ＯＳＦやＢＭＤの発生を抑制することができると報告している。
また、張り合わせＳＯＩウェハを作製する際、張り合わせるウェハの表面は、ウェハ同士の結合に必要なミラー品質の表面となる。シリコンウェハ同士の結合のメカニズムとしては、ウェハ同士が、互いの表面の「Ｓｉ−ＯＨ−」に吸着されるＨ2Ｏを介して、一体となることが知られている。
アール・ステングル（R. Stengl）らは、「ア モデル フォア ザ シリコン ウェハ ボンディング プロセス（A Model for the Silicon Wafer Bonding Process）」（ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、１９８９年１０月、第２８巻、第１０号、ｐ．１７３５−１７４１）の中で、２００℃以上に加熱されると、水分子はテトラマークラスターとなり、７００℃以上に加熱されると水クラスターが蒸発し、「Ｓｉ−Ｏ−Ｓｉ」を介してウェハ同士が結合され、さらに、１１００℃で加熱されると、ＳＯＩウェハの絶縁層（埋め込み酸化膜層）がリフローして、ウェハ同士の結合強度が一層高くなると報告している。
また、ウェハ同士の結合は、その結合前のミラー品質のウェハ表面に水酸基（「−ＯＨ」）があれば可能である。ヒロアキ・ヒミ（Hiroaki Himi）らは、「シリコン ウェハ ダイレクト ボンディング ウィズアウト ハイドロフィリック ネイティブ オキサイヅ（Silicon Wafer Direct Bonding without Hydrophilic Native Oxides）」（ジャパニーズ ジャーナル オブ アプライド フィズィックス（Japanese Journal of Applied Physics）、１９９４年１月、第３３巻、第１部、第１Ａ号、ｐ．６−１０）の中で、デバイスウェハを高濃度フッ酸で処理した直後に脱イオン化水に浸して、デバイスウェハの表面に付着している面密度の高い「−Ｆ」を「−ＯＨ」に置換してから、デバイスウェハを、絶縁層が形成されたハンドルウェハと結合させる方法について報告している。本実施の形態では、ＳＯＩウェハを作製するにあたって、上述した３つの報告を適用することができる。
図２６は、図１に示す構成のｎチャネルＩＧＢＴ１０００およびｎチャネルＭＯＳトランジスタ２０００の極性をそれぞれ反転させたｐチャネルＩＧＢＴ１１００およびｐチャネルＭＯＳトランジスタ２１００を示す図である。このｐチャネルＩＧＢＴ１１００については、上述したｎチャネルＩＧＢＴ１０００に関する説明において、ｐ支持基板１ａ、ｎ+小数キャリア相殺層１３ａ、ｎ-ドリフト領域３ａ、ｎウェル領域３ｂおよびｐベース領域４ａを、それぞれ、ｎ支持基板１ｂ、ｐ+小数キャリア相殺層１３ｂ、ｐ-ドリフト領域３ｃ、ｐウェル領域３ｄおよびｎベース領域４ｂと読み替えるものとする。
第１のｐ+低抵抗領域５ａ、ｐ+ベースコンタクト領域５ｂおよびｎ+エミッタ領域６ａを、それぞれ、第１のｎ+低抵抗領域５ｃ、ｎ+ベースコンタクト領域５ｄおよびｐ+エミッタ領域６ｂと読み替えるものとする。ｎバッファ領域１１ａ、ｐ+コレクタ領域１２ａおよびｎ低抵抗領域２２ａを、それぞれ、ｐバッファ領域１１ｂ、ｎ+コレクタ領域１２ｂおよびｐ低抵抗領域２２ｂと読み替えるものとする。
また、ｐチャネルＭＯＳトランジスタ２１００については、上述したｎチャネルＭＯＳトランジスタ２０００に関する説明において、ｐウェル領域４ｃ、第２のｐ+低抵抗領域５ｅ、ｐ+コンタクト領域５ｆおよびｎ+ソース領域６ｃを、それぞれ、ｎウェル領域４ｄ、第２のｎ+低抵抗領域５ｇ、ｎ+コンタクト領域５ｈおよびｐ+ソース領域６ｄと読み替えるものとする。ｎウェル領域１１ｃ、ｎ+ドレイン領域１２ｃおよびｎ低抵抗領域２２ｃを、それぞれ、ｐウェル領域１１ｄ、ｐ+ドレイン領域１２ｄおよびｐ低抵抗領域２２ｄと読み替えるものとする。さらに、製造プロセスの注入イオン種に関して、ｎ型不純物とｐ型不純物を入れ替えて読むものとする。
（実施の形態２）
図２７は、実施の形態２のｎチャネルＩＧＢＴを示す断面図である。図２７に示すように、実施の形態２のＩＧＢＴは、実施の形態１のｎチャネルＩＧＢＴ１０００において、コレクタ側フィールドプレート１４を設けていないものである。そして、上段トレンチ１６ａとｎバッファ領域１１ａとを離し、上段トレンチ１６ａとｎバッファ領域１１ａとの間にｎ-ドリフト領域３ａを挟むことによって、ｎバッファ領域１１ａとｎ-ドリフト領域３ａとの界面の空乏化によるデバイスの耐圧への影響を抑制している。
また、実施の形態２のＩＧＢＴは、実施の形態１のプレーナゲート構造に変えて、トレンチゲート構造を有するものであり、ラッチアップしにくいという利点を有する。具体的には、図２７に示すｎチャネルＩＧＢＴの場合、ウェハ表面からｐベース領域４ａを貫通してｎ-ドリフト領域３ａに達するゲートトレンチ１９が、トレンチ埋め込み絶縁膜１７ａから離れ、かつｐベース領域４ａに接して形成されている。ゲートトレンチ１９の内側には、ゲート絶縁膜９ｂ介してゲート電極８ｂが埋め込まれている。ｎ+エミッタ領域６ａは、ｐベース領域４ａの一部に、ゲートトレンチ１９に接して設けられている。
また、ｐ+低抵抗領域５ａは、ｐベース領域４ａの一部に、ｎ+エミッタ領域６ａに隣接して設けられている。エミッタ電極７ａは、ｎ+エミッタ領域６ａとｐ+低抵抗領域５ａの両方に接触し、ｐ+低抵抗領域５ａとｎ+エミッタ領域６ａを短絡している。なお、実施の形態２には、ｐベース領域４ａに接するｎウェル領域３ｂは設けられていない。もちろん、実施の形態１と同様にプレーナゲート構造としてもよい。その他の構成は実施の形態１と同じであるので、説明を省略する。
（実施の形態３）
図２８は、実施の形態３のｎチャネルＩＧＢＴを示す断面図である。図２８に示すように、実施の形態３のｎチャネルＩＧＢＴは、実施の形態１ｎチャネルＩＧＢＴ１０００において、フィールドプレート１５を設けていないものである。そして、トレンチ埋め込み絶縁膜１７ａは、ｐベース領域４ａおよびｐ+ベースコンタクト領域５ｂに接触していない。ｐ+コレクタ領域１２ａから注入されたキャリアは、表面チャネル、ｐ+低抵抗領域５ａおよびｐ+ベースコンタクト領域５ｂを通ってエミッタ電極７ａに到達する。
以上説明したように、実施の形態によれば、耐圧を保持する部分がウェハ表面に対して垂直方向に設けられており、第１のトレンチ埋め込み絶縁膜１７ａおよび第２のトレンチ埋め込み絶縁膜１７ｂによりドリフト領域が折り曲げられてウェハ表面に引き出されているので、実効的なドリフト長が従来と同等の長さであっても、素子の所要表面積が激減する。従って、単位面積あたりのオン抵抗が低減する。
また、実施の形態によれば、ｎ+小数キャリア相殺層１３ａ（ｐ+小数キャリア相殺層１３ｂ）が金属汚染に対するゲッタ層となるので、金属汚染に対するゲッタリング効果が得られる。従って、第１のゲート絶縁膜９ａ，９ｂおよび第２のゲート絶縁膜９ｃの信頼性が向上する。
さらに、実施の形態によれば、ｎ+小数キャリア相殺層１３ａ（ｐ+小数キャリア相殺層１３ｂ）がｎ-ドリフト領域３ａ（ｐ-ドリフト領域３ｃ）との界面および絶縁層２との界面のそれぞれにおける欠陥の影響を抑えるとともに、ｐ支持基板１ａ（ｎ支持基板１ｂ）からの空乏化効果を抑制する。そのため、ｎ-ドリフト領域３ａ（ｐ-ドリフト領域３ｃ）は、バルク層であるかのように振る舞う。
また、実施の形態によれば、ｎ+小数キャリア相殺層１３ａ（ｐ+小数キャリア相殺層１３ｂ）のドーパント濃度が高く、キャリアの寿命が短い。そのため、第１のトレンチ埋め込み絶縁膜１７ａの底と絶縁層２とｎ+小数キャリア相殺層１３ａ（ｐ+小数キャリア相殺層１３ｂ）との間の距離に応じて、ｐ+コレクタ領域１２ａ（ｎ+コレクタ領域１２ｂ）から注入されたキャリアがコントロールされ、素子の逆回復時間とオン抵抗とのバランスが保たれる。
また、実施の形態によれば、コレクタ側フィールドプレート１４および第１のトレンチ埋め込み絶縁膜１７ａにより、第１のトレンチ埋め込み絶縁膜１７ａのコレクタ側に生じる横電界が遮蔽され、ｎ-ドリフト領域３ａ（ｐ-ドリフト領域３ｃ）とｐベース領域４ａ（ｎベース領域４ｂ）とにより形成されるＰＮ接合で発生する電界が緩和される。従って、電気破壊が起こりにくくなる。また、コレクタ側フィールドプレート１４がコレクタ電極１０ａと同電位であることにより、ｎバッファ領域１１ａ（ｐバッファ領域１１ｂ）、すなわち第１のトレンチ埋め込み絶縁膜１７ａに接するコレクタ側のドリフト領域の界面が空乏化しにくくなるので、電圧担持の役割を果たすことができる。
従って、実施の形態によれば、従来のＳＯＩ基板を用いた横型ＩＧＢＴと同等以上の耐圧と電流駆動能力を有し、かつラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いＩＧＢＴ１０００，１１００が得られるという効果を奏する。また、従来のＳＯＩ基板を用いた横型ＭＯＳトランジスタと同等以上の耐圧と電流駆動能力を有し、かつシングルトランジスタラッチアップ耐量が高く、さらに単位面積あたりのオン抵抗が低いＭＯＳトランジスタ２０００，２１００が得られるという効果を奏する。また、第２のトレンチ１６ｂおよび第３のトレンチ１６ｃの周囲にそれぞれｎ低抵抗領域２２ａおよびｎ低抵抗領域２２ｃが設けられていることによって、高耐圧を保ちながら、半導体装置のオン抵抗ＲonＡを低減させることができる。さらに、ＳＯＩ基板を用いることにより、容易に厚膜ＳＯＩ ＣＭＯＳデバイスと集積することができるという効果を奏する。
以上の実施の形態では、ＳＯＩ基板を用いたものについて説明したが、ｐ型半導体基板の上にドリフト領域３ａまたはドリフト領域３ｃを形成したもの、または、ｐ型またはｎ型半導体基板の上に少数キャリア相殺層１３ａを介してドリフト領域３ａを形成したもの、または、これらの極性を反転させたものでもよい。
以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。また、本発明の耐圧担持に関する構造は、高耐圧を必要とする横型ＬＤＭＯＳトランジスタなどにも応用可能であり、単位面積あたりのオン抵抗の削減を図ることができる。
以上のように、本発明にかかる半導体装置およびその製造方法は、高いラッチアップ耐量が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に用いる高耐圧スイッチング素子に適している。また、出力段のパワースイッチング素子と電位レベルシフタ等の高電圧ＭＯＳトランジスタとを同一基板上に集積した半導体装置に適している。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造に使用されるＳＯＩウェハの製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 実施の形態１の半導体装置の製造途中の状態を示す断面図である。 図１に示す構成の極性を反転させた半導体装置の構成を示す断面図である。 実施の形態２のｎチャネルＩＧＢＴの構成を示す断面図である。 実施の形態３のｎチャネルＩＧＢＴの構成を示す断面図である。 従来のＩＧＢＴの断面構成を示す図である。 従来の横型ＭＯＳトランジスタの断面構成を示す図である。 従来の横型ＭＯＳトランジスタの断面構成を示す図である。
符号の説明
１ａ，１ｂ 支持基板
２ 絶縁層
３ａ，３ｃ 第１の半導体領域（ドリフト領域）
３ｂ，３ｄ 第２の半導体領域（ウェル領域）
４ａ，４ｂ 第３の半導体領域（ベース領域）
４ｃ，４ｄ 第６の半導体領域（ウェル領域）
５ａ，５ｃ 第１の低抵抗領域
５ｂ，５ｄ 第１の高電導度領域（ベースコンタクト領域）
５ｅ，５ｇ 第２の低抵抗領域
５ｆ，５ｈ 第２の高電導度領域（コンタクト領域）
６ａ，６ｂ エミッタ領域
６ｃ，６ｄ ソース領域
７ａ エミッタ電極
７ｂ ソース電極
８ａ 第１のゲート電極
８ｂ 第２のゲート電極
９ａ，９ｂ 第１のゲート絶縁膜
９ｃ 第２のゲート絶縁膜
１０ａ コレクタ電極
１０ｂ ドレイン電極
１１ａ，１１ｂ 第４の半導体領域（バッファ領域）
１１ｃ，１１ｄ 第７の半導体領域（ウェル領域）
１２ａ，１２ｂ コレクタ領域
１２ｃ，１２ｄ ドレイン領域
１３ａ，１３ｂ 半導体層（小数キャリア相殺層）
１４ コレクタ側導電領域（コレクタ側フィールドプレート）
１５ エミッタ側導電領域（エミッタ側フィールドプレート）
１６ａ 第１のトレンチ
１６ｂ 第２のトレンチ
１６ｃ 第３のトレンチ
１７ａ 第１のトレンチ埋め込み絶縁膜
１７ｂ 第２のトレンチ埋め込み絶縁膜
２２ａ，２２ｂ 第５の半導体領域（低抵抗領域）
２２ｃ，２２ｄ 第８の半導体領域（低抵抗領域）
１０００，１１００ ＩＧＢＴ
２０００，２１００ ＭＯＳトランジスタ

Claims (28)

  1. 第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部の表面上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第３の半導体領域の一部に設けられた第２導電型の高電導度領域と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた第１のトレンチと、
    前記第１のトレンチの底からさらに深い位置まで設けられた、前記第１のトレンチよりも幅の狭い第２のトレンチと、
    前記第２のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、
    前記第１のトレンチおよび前記第２のトレンチの中に埋め込まれた第１のトレンチ埋め込み絶縁膜と、
    前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、
    前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
    前記コレクタ領域に接するコレクタ電極と、
    を備えることを特徴とする半導体装置。
  2. 第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
    前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
    前記第３の半導体領域の一部の表面上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
    前記第３の半導体領域の一部に設けられた第２導電型の高電導度領域と、
    前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
    前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
    前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた第１のトレンチと、
    前記第１のトレンチの底からさらに深い位置まで設けられた、前記第１のトレンチよりも幅の狭い第２のトレンチと、
    前記第２のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、
    前記第１のトレンチおよび前記第２のトレンチの中に埋め込まれた第１のトレンチ埋め込み絶縁膜と、
    前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、
    前記エミッタ領域および前記高電導度領域に接するエミッタ電極と、
    前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、
    を備えることを特徴とする半導体装置。
  3. 前記第１の半導体領域の表面層の一部に設けられた第２導電型の第６の半導体領域と、
    前記第６の半導体領域の一部の表面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
    前記第６の半導体領域の一部に設けられた第１導電型のソース領域と、
    前記第６の半導体領域の一部に設けられた第２導電型の第２の高電導度領域と、
    前記第１の半導体領域の表面層の一部に前記第６の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第７の半導体領域と、
    前記第７の半導体領域の一部に設けられた第１導電型のドレイン領域と、
    前記第６の半導体領域と前記第７の半導体領域との間に設けられた第３のトレンチと、
    前記第６の半導体領域から離れ、かつ前記第３のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第８の半導体領域と、
    前記第３のトレンチの中に埋め込まれた第２のトレンチ埋め込み絶縁膜と、
    前記ソース領域および前記第２の高電導度領域に接するソース電極と、
    前記ドレイン領域に接するドレイン電極と、を有する絶縁ゲート型電界効果トランジスタと、
    が同一基板上に集積されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第６の半導体領域の一部に設けられ、かつ前記ソース領域の下側に設けられる第２導電型の第２の低抵抗領域を備えたことを特徴とする請求項３に記載の半導体装置。
  5. 前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の第１の低抵抗領域を備えたことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第１のゲート電極が、前記第３の半導体領域の表面から前記第１の半導体領域に達するトレンチの側壁に前記第１のゲート絶縁膜を介して設けられたことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１の半導体領域が支持基板上に絶縁層を介して設けられたことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１の半導体領域が第２導電型の第９の半導体領域の上に形成されたことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  9. 前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第４の半導体領域と前記第１の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域を備えたことを特徴とする請求項１に記載の半導体装置。
  10. 前記第１の半導体領域の表面層の一部に設けられた第２導電型の第６の半導体領域と、
    前記第６の半導体領域の一部の表面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、
    前記第６の半導体領域の一部に設けられた第１導電型のソース領域と、
    前記第６の半導体領域の一部に設けられた第２導電型の第２の高電導度領域と、
    前記第１の半導体領域の表面層の一部に前記第６の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第７の半導体領域と、
    前記第７の半導体領域の一部に設けられた第１導電型のドレイン領域と、
    前記第６の半導体領域と前記第７の半導体領域との間に設けられた第３のトレンチと、
    前記第６の半導体領域から離れ、かつ前記第３のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第８の半導体領域と、
    前記第３のトレンチの中に埋め込まれた第２のトレンチ埋め込み絶縁膜と、
    前記ソース領域および前記第２の高電導度領域に接するソース電極と、
    前記ドレイン領域に接するドレイン電極と、を有する絶縁ゲート型電界効果トランジスタと、
    が同一基板上に集積されていることを特徴とする請求項９に記載の半導体装置。
  11. 耐圧が２００Ｖクラスであり、前記第１の半導体領域の厚さが１２μｍ以上２０μｍ以下であり、前記第１の半導体領域のドーピング濃度が１×１０14ｃｍ-3以上５×１０14ｃｍ-3以下であることを特徴とする請求項９または１０に記載の半導体装置。
  12. 耐圧が２００Ｖクラスであり、前記第２のトレンチの深さが６μｍ以上１０μｍ以下であり、前記第２のトレンチの幅が１．５μｍ以上２．５μｍ以下であることを特徴とする請求項９に記載の半導体装置。
  13. 耐圧が２００Ｖクラスであり、前記第２のトレンチおよび前記第３のトレンチの深さがともに６μｍ以上１０μｍ以下であり、前記第２のトレンチおよび前記第３のトレンチの幅がともに１．５μｍ以上２．５μｍ以下であることを特徴とする請求項１０に記載の半導体装置。
  14. 耐圧が２００Ｖクラスであり、前記第１のトレンチの、前記第１の半導体領域と前記第３の半導体領域との界面からの深さが２μｍ以上３μｍ以下であり、前記コレクタ側導電領域および前記エミッタ側導電領域がともに前記第１の半導体領域から０．５μｍ離れていることを特徴とする請求項９または１０に記載の半導体装置。
  15. 前記第６の半導体領域の一部に設けられ、かつ前記ソース領域の下側に設けられる第２導電型の第２の低抵抗領域を備えたことを特徴とする請求項１０に記載の半導体装置。
  16. 前記第３の半導体領域の一部に設けられ、かつ前記エミッタ領域の下側に設けられる第２導電型の第１の低抵抗領域を備えたことを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置。
  17. 前記第１のゲート電極が、前記第３の半導体領域の表面から前記第１の半導体領域に達するトレンチの側壁に前記第１のゲート絶縁膜を介して設けられたことを特徴とする請求項９〜１６のいずれか一つに記載の半導体装置。
  18. 前記第１の半導体領域が支持基板上に絶縁層を介して設けられたことを特徴とする請求項１〜１７のいずれか一つに記載の半導体装置。
  19. 前記第１の半導体領域が第２導電型の第９の半導体領域の上に形成されたことを特徴とする請求項１〜１７のいずれか一つに記載の半導体装置。
  20. 前記第１の半導体領域と前記絶縁層との間に前記第１の半導体領域より抵抗率の低い第１導電型の半導体層を備えたことを特徴とする請求項８または９に記載の半導体装置。
  21. 請求項３に記載の半導体装置の製造方法であって、
    前記第１の半導体領域の、絶縁ゲート型バイポーラトランジスタの形成領域の表面層に、前記第２のトレンチを選択的に形成すると同時に、前記第１の半導体領域の、絶縁ゲート型電界効果トランジスタの形成領域の表面層に、前記第３のトレンチを選択的に形成する工程と、
    前記第２のトレンチの周囲に前記第５の半導体領域を形成すると同時に、前記第３のトレンチの周囲に前記第８の半導体領域を形成する工程と、
    前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋めると同時に、前記第３のトレンチを前記第２のトレンチ埋め込み絶縁膜で埋める工程と、
    前記第１のトレンチ埋め込み絶縁膜に隣接して前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、
    前記第１のトレンチの側壁に絶縁膜を形成する工程と、
    前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を前記コレクタ側導電領域または前記エミッタ側導電領域で埋める工程と、
    を含むことを特徴とする半導体装置の製造方法。
  22. 第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第３の半導体領域の一部に設けられた第２導電型の第１の高電導度領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられた第１のトレンチと、前記第１のトレンチの底からさらに深い位置まで設けられた、前記第１のトレンチよりも幅の狭い第２のトレンチと、前記第２のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、前記第１のトレンチおよび前記第２のトレンチの中に埋め込まれた第１のトレンチ埋め込み絶縁膜と、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第３の半導体領域の近くに埋め込まれたフローティング電位のエミッタ側導電領域と、前記第１のトレンチ内における前記第１のトレンチ埋め込み絶縁膜中の、前記第４の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記エミッタ領域および前記第１の高電導度領域に接するエミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を有する絶縁ゲート型バイポーラトランジスタと、前記第１の半導体領域の表面層の一部に設けられた第２導電型の第６の半導体領域と、前記第６の半導体領域の一部の表面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第６の半導体領域の一部に設けられた第１導電型のソース領域と、前記第６の半導体領域の一部に設けられた第２導電型の第２の高電導度領域と、前記第１の半導体領域の表面層の一部に前記第６の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第７の半導体領域と、前記第７の半導体領域の一部に設けられた第１導電型のドレイン領域と、前記第６の半導体領域と前記第７の半導体領域との間に設けられた第３のトレンチと、前記第６の半導体領域から離れ、かつ前記第３のトレンチの周囲に沿って設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第８の半導体領域と、前記第３のトレンチの中に埋め込まれた第２のトレンチ埋め込み絶縁膜と、前記ソース領域および前記第２の高電導度領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、を有する絶縁ゲート型電界効果トランジスタと、が同一基板上に集積された構造を有する半導体装置を製造するにあたって、
    前記第１の半導体領域の、絶縁ゲート型バイポーラトランジスタの形成領域の表面層に、前記第２のトレンチを選択的に形成すると同時に、前記第１の半導体領域の、絶縁ゲート型電界効果トランジスタの形成領域の表面層に、前記第３のトレンチを選択的に形成する工程と、
    前記第２のトレンチの周囲に前記第５の半導体領域を形成すると同時に、前記第３のトレンチの周囲に前記第８の半導体領域を形成する工程と、
    前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋めると同時に、前記第３のトレンチを前記第２のトレンチ埋め込み絶縁膜で埋める工程と、
    前記第１のトレンチ埋め込み絶縁膜に隣接してその両側に前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、
    前記第１のトレンチの側壁に絶縁膜を形成する工程と、
    前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を前記コレクタ側導電領域および前記エミッタ側導電領域で埋める工程と、
    を含むことを特徴とする半導体装置の製造方法。
  23. 前記第２のトレンチおよび前記第３のトレンチに対して斜め方向からイオン注入を行って、前記第２のトレンチの周囲に前記第５の半導体領域を形成すると同時に、前記第３のトレンチの周囲に前記第８の半導体領域を形成した後、熱酸化および酸化膜の堆積により、前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋めると同時に、前記第３のトレンチを前記第２のトレンチ埋め込み絶縁膜で埋め、その後に、化学的機械研磨により表面を平坦にすることを特徴とする請求項２２に記載の半導体装置の製造方法。
  24. 前記第１のトレンチの形成領域を開口させたマスクを形成し、エッチングにより前記第１のトレンチを形成した後、熱酸化および酸化膜の堆積により前記第１のトレンチの内周面に絶縁膜を形成し、該絶縁膜の内側を導電体で埋め、該導電体をエッチバックして前記コレクタ側導電領域および前記エミッタ側導電領域を形成することを特徴とする請求項２２または２３に記載の半導体装置の製造方法。
  25. 前記導電体の、前記コレクタ側導電領域となる部分の一部をマスクしてエッチバックすることによって、前記コレクタ側導電領域の一部を表面に露出させ、前記コレクタ電極とのコンタクト部とすることを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 耐圧が２００Ｖクラスである場合、前記第５の半導体領域および前記第８の半導体領域を形成する際の実効ドーズ量を０．５〜２．０×１０12ｃｍ-2とすることを特徴とする請求項２３〜２５のいずれか一つに記載の半導体装置の製造方法。
  27. 請求項１にかかる半導体装置を製造する方法であって、
    前記第１の半導体領域の表面層に、前記第２のトレンチを選択的に形成し、前記第２のトレンチの底面および側壁に前記第１の半導体領域を露出させる工程と、
    前記第２のトレンチの底面および側壁に前記第５の半導体領域となる拡散層を形成する工程と、
    前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋める工程と、
    前記第１のトレンチ埋め込み絶縁膜に隣接して前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、
    前記第１のトレンチの側壁に絶縁膜を形成する工程と、
    前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を、フローティング電位を有する導電部材で埋めて前記エミッタ側導電領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  28. 請求項２にかかる半導体装置を製造する方法であって、
    前記第１の半導体領域の表面層に、前記第２のトレンチを選択的に形成し、前記第２のトレンチの底面および側壁に前記第１の半導体領域を露出させる工程と、
    前記第２のトレンチの底面および側壁に前記第５の半導体領域となる拡散層を形成する工程と、
    前記第２のトレンチを前記第１のトレンチ埋め込み絶縁膜で埋める工程と、
    前記第１のトレンチ埋め込み絶縁膜に隣接して前記第２のトレンチよりも浅い前記第１のトレンチを形成する工程と、
    前記第１のトレンチの側壁に絶縁膜を形成する工程と、
    前記第１のトレンチの側壁の前記絶縁膜と前記第１のトレンチ埋め込み絶縁膜との間を、コレクタ電位を有する導電部材で埋めて前記コレクタ側導電領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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