KR100887030B1 - 반도체 소자의 고전압 드리프트 형성 방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation)를 이용하여 고전압 트랜지스터의 드리프트를 형성한다는 것으로, 이를 위하여 본 발명은, 고전압 웰을 구비한 반도체 기판 상에 패드 절연막을 형성하는 단계와, 패드 절연막의 일부를 패터닝하여 반도체 기판의 일부를 오픈시키는 단계와, 반도체 기판의 오픈된 영역을 식각한 후 트렌치를 형성하는 단계와, 패터닝된 패드 절연막을 마스크로 한 제 1 이온 주입 공정을 실시하여 트렌치가 형성된 반도체 기판 상에 제 1 드리프트를 형성하는 단계와, 트렌치에 소자 분리용 물질을 갭필하여 소자 분리막을 형성하는 단계와, 패터닝된 패드 절연막을 제거한 후 소자 분리막의 일부가 오버랩되도록 게이트 전극을 형성하는 단계와, 게이트 전극에 의해 드러나고 반도체 기판의 일부 영역에 제 1 이온 주입 공정 조건과 동일한 공정 조건으로 제 2 이온 주입 공정을 실시하여 제 1 드리프트와 연결되는 제 2 드리프트를 형성하는 단계를 포함한다.
반도체, 드리프트, 고전압
Description
도 1은 종래 기술에 따른 LOCOS 구조를 갖는 MOSFET를 도시한 단면도이며,
도 2a 내지 도 2e는 본 발명의 바람직한 실시 예에 따른 고전압 트랜지스터의 드리프트 형성 과정을 도시한 공정 단면도이며,
도 3a 내지 도 3h는 본 발명의 바람직한 실시 예에 따라 로직 영역을 포함하는 반도체 소자의 드리프트 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
200, 300 : 반도체 기판 202, 302 : 패드 절연막
204, 304 : 포토레지스트 패턴 206, 306 : 제 1 n- 드리프트
208, 308, 310 : 소자 분리막 210, 312 : 게이트 절연막
314 : 게이트 전극용 도전막 212, 316 : 게이트 전극
214, 318 : 제 2 n- 드리프트
본 발명은 반도체 제조 방법에 관한 것으로, 특히 반도체 소자에서의 고전압용 드리프트 형성 방법에 관한 것이다.
반도체 집적 회로에는 고전압을 사용하는 외부 시스템을 직접 제어하기 위하여 고전압이 직접 인가되는 고전압 제어용 소자가 형성된다. 이러한 고전압 제어용 소자는 높은 항복전압(Breakdown Voltage, BV)을 필요로 하는 회로에서도 요구된다.
고전압 제어용 소자로는 전력 소비가 작은 CMOS 소자가 보편적으로 널리 사용되고 있다. CMOS 소자는 PMOS(P-type MOS) 트랜지스터와 NMOS(N-type MOS) 트랜지스터로 이루어지며, 각 트랜지스터는 높은 항복 전압을 얻기 위해 소오스 영역 및 드레인 영역의 하부에 소오스 영역 및 드레인 영역과 동일한 도전형으로 저농도 영역을 갖는 이중 확산 드레인(Double Diffused Drain) 구조를 갖는다.
이러한, 이중 확산 드레인 구조를 갖는 MOSFET 소자에서는 게이트 전극과 드레인 영역에 각각 고전압이 인가되게 되는데, 이때 게이트 전극과 기판간 또는 드레인 영역과 기판 간에 높은 전기장이 형성된다. 즉 드레인 영역과 게이트 전극이 인접한 부위에 높은 전기장이 형성되어 항복전압이 저하되는 문제가 발생한다.
이에 따라, 이중 확산 드레인 구조를 갖는 MOSFET 소자에서 발생하는 항복전압의 저하를 방지하기 위하여 옵셋-로코스(offset-LOCOS(LOcal Oxidation of Silicon) 구조를 갖는 MOSFET 소자가 제안되었다.
이하, 첨부된 도면을 참조하여 종래의 LOCOS 구조를 갖는 MOSFET에 대해 설명한다.
도 1은 종래 기술에 따른 LOCOS 구조를 갖는 MOSFET를 도시한 단면도이다.
도 1을 참조하면, 종래 기술에 따른 옵셋-LOCOS 구조를 갖는 MOSFET 소자는 P형 반도체 기판(100)의 상부 일정 영역에서 상호 이격되도록 배치되는 n+ 소오스/드레인 영역(141)을 포함한다. 특히, 드레인 영역(141)은 드리프트 영역으로 작용하는 n- 확장된 드레인(extended drain) 영역, 예컨대 n- 드리프트 영역(103) 내에 배치된다.
또한, n+ 소오스 영역(141)과 n- 드리프트 영역(103) 사이의 기판(100) 표면은 채널 형성 영역(101)이며, 이 채널 형성 영역(101)의 상부에는 게이트 전극, 즉 게이트 절연막 패턴(121) 및 게이트 도전막 패턴(122)이 순차적으로 배치된다. n+ 소오스/드레인 영역(141)은 각각의 소스 전극(S) 및 드레인 전극(D)에 전기적으로 연결된다.
이와 같은 MOSFET 소자의 소자 분리막으로는 모두 로코스 소자 분리막(111)이 사용된다.
로코스 소자 분리막(111)은 게이트 절연막 패턴(121) 양측의 두께를 증가시키는 역할을 수행한다. 이를 통해 소자 동작 시 게이트 절연막 패턴(121)의 양측에 가해지는 높은 전기장을 분산시켜 이 부위에서 전기장에 의한 스트레스를 완화시킨다. 전기장에 의한 전기적인 스트레스는 게이트 절연막 패턴(121)의 두께가 증가할수록 감소하게 된다.
상기와 같이 LOCOS 공정을 통해 형성되는 MOSFET 특성은 로코스 소자 분리막(118)의 두께(A), 고전압에서 작동하는 채널 크기(B), 저전압 영역에서 작동하는 채널 형성 영역(101)의 크기(C) 및 n- 드리프트 영역(103)의 시작점에서 로코스 소자 분리막(111)의 버드 비크(bird beak)(S)까지의 크기(D)에 의해서 결정된다.
여기서, B, C 및 D의 크기를 조절하기 위해서는 로코스 소자 분리막(111)의 크기 및 두께(A)가 가장 큰 변수로 작용하나, 일반적으로 LOCOS 방법에 의해 형성되는 소자 분리막(111)의 크기 및 두께(A) 조절이 힘든 문제점이 있다. 즉, 공정 조건에 의해서 소자 분리막(111)의 버드 비크(S) 부분의 제어가 어렵기 때문에 소자 분리막(111) 및 두께(A)의 조절이 불가능하다.
따라서, 버드 비크(S)의 크기로 인해 B, C 및 D의 크기가 임의로 변경되어 MOSFET의 특성이 나빠지는 문제점이 있다. 즉, 버드 비크(S)로 인하여 D의 크기가 커지는 경우에는 C와 연계되어 단채널을 만들 수 있으며, D의 크기가 작아지는 경우에는 웰 항복 전압(well breakdown voltage)이 문제가 될 수 있다.
또한, n- 드리프트 영역(103)은 소자 분리막(111) 하부의 반도체 기판(100) 내에 형성되기 때문에 소자 분리막(111)의 두께(A)가 일정치 않음으로 인해 n- 드리프트 영역(103)의 크기와 도핑 농도가 불균일해짐으로서, MOSFET의 특성을 악화시키는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 기판의 고전압 트랜지스터 영역 내 STI형 소자 분리막을 형성함으로서, 원하는 크기의 소자 분리막을 형성할 수 있어 고전압에서 작동하는 채널 크기, 저전압 영역에서 작동하는 채널 영역의 크기 및 드리프트 영역의 시작점에서 소자 분리막의 버드 피크까지의 크기를 조절할 있는 반도체 소자의 고전압 드리프트 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은, 고전압 트랜지스터 영역과 그 외 영역을 구비하는 반도체 기판의 소자 분리막 형성 시 두 번의 STI 공정을 통해 고전압 트랜지스터 영역과 그 외 영역을 소자 분리함과 더불어 고전압 트랜지스터 영역에 드리프트를 형성함으로서, 원하는 크기의 소자 분리막을 형성할 수 있는 반도체 소자의 고전압 드리프트 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 고전압 웰을 구비한 반도체 기판 상에 패드 절연막을 형성하는 단계와, 상기 패드 절연막의 일부를 패터닝하여 상기 반도체 기판의 일부를 오픈시키는 단계와, 상기 반도체 기판의 오픈된 영역을 식각한 후 트렌치를 형성하는 단계와, 상기 패터닝된 패드 절연막을 마스크로 한 제 1 이온 주입 공정을 실시하여 상기 트렌치가 형성된 반도체 기판 상에 제 1 드리프트를 형성하는 단계와, 상기 트렌치에 소자 분리용 물질을 갭필하여 소자 분리막을 형성하는 단계와, 상기 패터닝된 패드 절연막을 제거한 후 상기 소자 분리막의 일부가 오버랩되도록 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 의해 드러난 상기 반도체 기판의 일부 영역에 제 2 이온 주입 공정을 실시하여 상기 제 1 드리프트와 연결되는 제 2 드리프트를 형성하는 단계를 포함하며, 상기 제 1, 2 이온 주입 공정은, 동일한 공정 조건으로 진행되는 것을 특징으로 한다.
본 발명에서의 상기 트렌치는, 등방성 식각을 통해 형성되는 것이 바람직하다.
또한, 본 발명에서의 트렌치의 깊이는, 상기 반도체 소자의 구동 전압에 의거하여 결정되는 것을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위하여 본 발명은, 고전압 트랜지스터 영역과 그 외 영역을 구비한 반도체 기판 상에 패드 절연막을 형성하는 단계와, 상기 패드 절연막의 일부를 패터닝하여 상기 반도체 기판의 일부를 오픈시키는 단계와, 상기 반도체 기판의 오픈된 영역을 식각한 후 제 1 트렌치를 형성하는 단계와, 상기 패터닝된 패드 절연막을 마스크로 한 제 1 이온 주입 공정을 실시하여 상기 트렌치가 형성된 반도체 기판 상에 제 1 드리프트를 형성하는 단계와, 상기 고전압 트랜지스터 영역과 로직 영역을 구분하기 위해 상기 제 1 트렌치가 형성된 반도체 기판의 일부를 식각하여 제 2 트렌치를 형성하는 단계와, 상기 제 1, 2 트렌치에 소자 분리용 물질을 갭필하여 제 1, 2 소자 분리막을 형성하는 단계와, 상기 패터닝된 패드 절연막을 제거한 후 상기 제 1 소자 분리막의 일부가 오버랩되도록 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 의해 드러난 상기 반도체 기판의 일부 영역에 제 2 이온 주입 공정을 실시하여 상기 제 1 드리프트와 연결되는 제 2 드리프트를 형성하는 단계를 포함한다.
본 발명에서의 제 1, 2 이온 주입 공정은, 동일한 공정 조건으로 진행되는 것이 바람직하며, 상기 제 1 트렌치는, 등방성 식각 공정을 통해 형성되며, 그 깊 이는, 상기 고전압 트랜지스터의 구동 전압에 의거하여 결정되는 것을 특징한다.
또한, 본 발명에서의 상기 제 2 트렌치는, 비등방성 식각 공정을 통해 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 소자에서의 드리프트 형성 과정에 대하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시 예에 따른 고전압 트랜지스터의 드리프트 형성 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 먼저 반도체 기판(200) 상에 패드 절연막(202)을 형성한 후 패드 절연막(202)의 일부 영역, 즉 STI가 형성될 영역이 오픈된 포토레지스트 패턴(204)을 형성한다. 여기서, 반도체 기판(200) 내에는 고전압용 P-웰 영역(도시 생략됨) 또는 N-웰 영역(도시 생략됨)이 형성되어 있으며, 패드 절연막(202)은 SiN을 이용하여 형성된다.
여기서, 고전압용 웰 형성 과정에 대해 설명하면, 반도체 기판(200) 상에 웰 마스크를 이용한 이온 주입 공정을 행한 후 어닐링을 실시하여 반도체 기판(200) 에 고전압용 웰을 형성한다.
그런 다음, 포토레지스트 패턴(204)에 의해 드러난 패드 절연막(202)을 식각하여 반도체 기판(200)의 일부 영역, 즉 STI가 형성될 영역을 노출시킨 후 화학적 건식 식각 공정을 통해 반도체 기판(200)의 일부를 등방성 식각하여 트렌치(T)를 형성한다. 이때, 트렌치(T)의 두께, 즉 트렌치(T)를 형성하기 위해 식각된 반도체 기판(200)의 깊이는 고전압 트랜지스터의 구동 전압에 의거하여 결정될 수 있다.
그리고나서, 도 2b에 도시된 바와 같이, 드리프트 영역을 형성하기 위해 결과물 상에 제 1 이온주입공정을 실시하여 트렌치(T) 인접 반도체 기판(200) 내부에 n- 드리프트(206)의 일부를 형성한 후 스트립 공정을 실시하여 포토레지스트 패턴(204)을 제거한다. 이때, 제 1 이온주입공정 마스크로는 식각된 패드 절연막(202) 및 포토레지스트 패턴(204)을 이용한다.
이후, 도 2c에 도시된 바와 같이, 트렌치(T)가 완전히 매립되도록 소자 분리용 절연막을 증착한 다음 패드 절연막(202)을 연마 정지점으로 한 평탄화 공정을 실시함으로서, 소자 분리막(208)을 형성한다. 이때, 트렌치(T)에 매립되는 소자 분리용 절연막으로는 O3 TEOS막이 될 수 있으며, 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정을 예로 들 수 있다.
그런 다음, 습식 식각 공정을 실시하여 패드 절연막(202)을 제거한다. 이때, 습식 식각 공정은, 예컨대 인산(H3PO4) 등을 이용하여 실시할 수 있다
그리고 나서, 도 2d에 도시된 바와 같이, 산화 공정을 실시하여 반도체 기판(200) 상에 게이트 절연막(210)을 형성한 후 게이트 절연막(210) 상에 게이트 전극용 도전막을 형성한다. 이때, 산화 공정은 건식 또는 습식 산화공정으로 실시하고, 게이트 전극용 도전막은 언도프트(undoped) 또는 도프트(doped) 폴리실리콘막으로 형성될 수 있다. 언도프트 실리콘막은 LPCVD 방식으로 SiH4 또는 Si2H6을 이용하여 형성하고, 도프트 실리콘막은 LPCVD 방식으로 SiH4와 PH3 또는 Si2H6과 PH3을 이용하여 형성한다.
이어서, 게이트 전극을 정의하기 위한 마스크 공정을 실시하여 게이트 전극용 도전막 상에 포토레지스트 패턴(도시 생략됨)을 형성한 후 반응성 이온 식각(RIE : Reactive Ion Etching) 공정을 실시하여 게이트 전극용 도전막을 식각하여 게이트 전극(212)을 형성한다. 이때, 게이트 전극(212)은 소자 분리막(208)의 일부와 오버랩되게 형성될 수 있다.
그런 다음, 도 2e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후 게이트 전극(212)에 의해 오프되고, 소자 분리막(208)을 포함하는 영역에 대해 제 2 이온 주입 공정을 실시하여 제 1 n- 드리프트(206)와 연결되는 제 2 n- 드리프트(214)를 형성하여 드리프트를 완성한다.
이때, 제 2 이온 주입 공정 시 소자 분리막(208)의 하부 반도체 기판(200)에는 이온 주입이 되지 않으며, 제 1, 2 이온 주입 공정은 동일한 공정 조건으로 실시되는 것이 바람직하다.
상기와 같은 본 발명의 드리프트 형성 과정을 로직 영역을 포함하는 반도체 소자에 적용한 경우 아래와 같다.
도 3a 내지 도 3h는 본 발명의 바람직한 실시 예에 따라 로직 영역을 포함하는 반도체 소자의 드리프트 형성 과정을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 먼저 반도체 기판(300) 상에 패드 절연막(302)을 형성한 후 패드 절연막(302)의 일부 영역, 즉 STI가 형성될 영역이 오픈된 포토레지스트 패턴(304)을 형성한다. 여기서, 반도체 기판(300) 내에는 고전압용 P-웰 영역(도시 생략됨) 또는 N-웰 영역(도시 생략됨)이 형성되어 있으며, 패드 절연막(302)은 SiN을 이용하여 형성된다.
여기서, 고전압용 웰 형성 과정에 대해 설명하면, 반도체 기판(300) 상에 웰 마스크를 이용한 이온 주입 공정을 행한 후 어닐링을 실시하여 반도체 기판(300) 에 고전압용 웰을 형성한다.
그런 다음, 포토레지스트 패턴(304)에 의해 드러난 패드 절연막(302)을 식각하여 반도체 기판(300)의 일부 영역, 즉 STI가 형성될 영역을 노출시킨 후 화학적 건식 식각 공정을 통해 반도체 기판(300)의 일부를 등방성 식각하여 제 1 트렌치(T1)를 형성한다. 이때, 제 1 트렌치(T1)의 두께, 즉 제 1 트렌치(T1)를 형성하기 위해 식각된 반도체 기판(300)의 깊이는 고전압 트랜지스터의 구동 전압에 의거하여 결정될 수 있다.
그리고나서, 도 3b에 도시된 바와 같이, 드리프트 영역을 형성하기 위해 결과물 상에 제 1 이온주입공정을 실시하여 제 1 트렌치(T1) 인접 반도체 기판(300) 내부에 제 1 n- 드리프트(306)의 일부를 형성한 후 스트립 공정을 실시하여 포토레지스트 패턴(304)을 제거한다. 이때, 제 1 이온주입공정 마스크로는 식각된 패드 절연막(302) 및 포토레지스트 패턴(304)을 이용한다.
이후, 도 3c에 도시된 바와 같이, 제 2 트렌치(T2)를 형성하기 위한 PEP(Photo Etching Process) 공정을 통해 식각된 패드 절연막(302)을 패터닝하여 로직 부분(또는 기타 다른 기능을 하는 부분, 예컨대 저전압 트랜지스터 영역)과 EDMOS 영역의 소자 분리를 위해 반도체 기판(300)의 일부를 오픈시키고, 오픈된 반도체 기판(300)의 일부를 식각하여 제 2 트렌치(T2)를 형성한다. 제 2 트렌치(T2)는 EDMOS가 형성되는 영역과 다른 영역을 구분하기 위해 소자 분리막이 형성되는 곳으로서, 반도체 기판(300)의 일부를 비등방성 식각하여 형성할 수 있다.
그리고 나서, 도 3d에 도시된 바와 같이, 제 1, 2 트렌치(T1, T2)가 완전히 매립되도록 소자 분리용 절연막을 증착한 다음 패드 절연막(302)을 연마 정지점으로 한 평탄화 공정을 실시함으로서, 제 1, 2 소자 분리막(308, 310)을 형성한다. 이때, 제 1, 2 트렌치(T1, T2)에 매립되는 소자 분리용 절연막으로는 O3 TEOS막이 될 수 있으며, 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정을 예로 들 수 있다.
그런 다음, 도 3e에 도시된 바와 같이, 습식 식각 공정을 실시하여 패드 절연막(302)을 제거한다. 이때, 습식 식각 공정은, 예컨대 인산(H3PO4) 등을 이용하여 실시할 수 있다
그리고 나서, 도 3f에 도시된 바와 같이, 산화 공정을 실시하여 반도체 기판(300) 상에 게이트 절연막(312)을 형성한 후 게이트 절연막(312) 상에 게이트 전극용 도전막(314)을 형성한다. 이때, 산화 공정은 건식 또는 습식 산화공정으로 실시하고, 게이트 전극용 도전막(314)은 언도프트(undoped) 또는 도프트(doped) 폴리실리콘막으로 형성될 수 있다. 언도프트 실리콘막은 LPCVD 방식으로 SiH4 또는 Si2H6을 이용하여 형성하고, 도프트 실리콘막은 LPCVD 방식으로 SiH4와 PH3 또는 Si2H6과 PH3을 이용하여 형성한다.
이어서, 도 3g에 도시된 바와 같이, 게이트 전극을 정의하기 위한 마스크 공정을 실시하여 게이트 전극용 도전막(314) 상에 포토레지스트 패턴(도시 생략됨)을 형성한 후 반응성 이온 식각(RIE : Reactive Ion Etching) 공정을 실시하여 게이트 전극용 도전막(314)을 식각하여 게이트 전극(316)을 형성한다. 이때, 게이트 전극(316)은 제 1 소자 분리막(308)의 일부와 오버랩되게 형성될 수 있다.
그런 다음, 도 3h에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후 게이트 전극(316)에 의해 오프되고, 제 1 소자 분리막(208)을 포함하는 영역에 대해 제 2 이온 주입 공정을 실시하여 제 1 n- 드리프트(306)와 연결되는 제 2 n- 드리프트(318)를 형성하여 드리프트를 완성한다.
이때, 제 2 이온 주입 공정 시 제 1 소자 분리막(308)의 하부 반도체 기판(300)에는 이온 주입이 되지 않으며, 제 1, 2 이온 주입 공정은 동일한 공정 조건으로 실시되는 것이 바람직하다.
이와 같이, 반도체 기판(300)의 일부를 식각하여 STI형 제 1 소자 분리막(308)을 형성함으로서, 원하는 크기의 제 1 소자 분리막(308)을 형성할 수 있기 때문에 고전압에서 작동하는 채널 크기(B), 저전압 영역에서 작동하는 채널 영역의 크기(C) 및 드리프트 영역의 시작점에서 제 1 소자 분리막(308)까지의 크기(D)를 조절할 수 있다.
본 발명에 따르면, 제 1 소자 분리막(308)에 대응되는 반도체 기판(300) 내에 제 1 이온 주입 공정을 통해 제 1 n- 드리프트(306)의 일부를 형성하고, 게이트 전극(316)을 형성한 후 제 2 이온 주입 공정을 통해 그 외에 영역에 제 2 n- 드리프트(318)를 형성하기 때문에 도핑 농도가 균일한 드리프트를 형성할 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 반도체 기판의 고전압 트랜지스터 영역 내 STI형 소자 분리막을 형성함으로서, 원하는 크기의 소자 분리막을 형성할 수 있어 고전압에서 작동하는 채널 크기, 저전압 영역에서 작동하는 채널 영역의 크기 및 드리프트 영역의 시작점에서 소자 분리막의 버드 피크까지의 크기를 조절할 있다.
또한, 본 발명은고전압 트랜지스터 영역과 그 외 영역을 구비하는 반도체 기판의 소자 분리막 형성 시 두 번의 STI 공정을 통해 고전압 트랜지스터 영역과 그 외 영역을 소자 분리함과 더불어 고전압 트랜지스터 영역에 드리프트를 형성함으로서, 원하는 크기의 소자 분리막을 형성할 수 있다.
Claims (9)
- 삭제
- 고전압 웰을 구비한 반도체 기판 상에 패드 절연막을 형성하는 단계와,상기 패드 절연막의 일부를 패터닝하여 상기 반도체 기판의 일부를 오픈시키는 단계와,상기 반도체 기판의 오픈된 영역을 식각한 후 트렌치를 형성하는 단계와,상기 패터닝된 패드 절연막을 마스크로 한 제 1 이온 주입 공정을 실시하여 상기 트렌치가 형성된 반도체 기판 상에 제 1 드리프트를 형성하는 단계와,상기 트렌치에 소자 분리용 물질을 갭필하여 소자 분리막을 형성하는 단계와,상기 패터닝된 패드 절연막을 제거한 후 상기 소자 분리막의 일부가 오버랩되도록 게이트 전극을 형성하는 단계와,상기 게이트 전극에 의해 드러난 상기 반도체 기판의 일부 영역에 제 2 이온 주입 공정을 실시하여 상기 제 1 드리프트와 연결되는 제 2 드리프트를 형성하는 단계를 포함하며,상기 제 1, 2 이온 주입 공정은, 동일한 공정 조건으로 진행되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
- 제 2 항에 있어서,상기 트렌치는, 등방성 식각을 통해 형성되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
- 제 2 항에 있어서,상기 트렌치의 깊이는, 상기 반도체 소자의 구동 전압에 의거하여 결정되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
- 고전압 트랜지스터 영역과 그 외 영역을 구비한 반도체 기판 상에 패드 절연막을 형성하는 단계와,상기 패드 절연막의 일부를 패터닝하여 상기 반도체 기판의 일부를 오픈시키는 단계와,상기 반도체 기판의 오픈된 영역을 식각한 후 제 1 트렌치를 형성하는 단계와,상기 패터닝된 패드 절연막을 마스크로 한 제 1 이온 주입 공정을 실시하여 상기 트렌치가 형성된 반도체 기판 상에 제 1 드리프트를 형성하는 단계와,상기 고전압 트랜지스터 영역과 로직 영역을 구분하기 위해 상기 제 1 트렌치가 형성된 반도체 기판의 일부를 식각하여 제 2 트렌치를 형성하는 단계와,상기 제 1, 2 트렌치에 소자 분리용 물질을 갭필하여 제 1, 2 소자 분리막을 형성하는 단계와,상기 패터닝된 패드 절연막을 제거한 후 상기 제 1 소자 분리막의 일부가 오버랩되도록 게이트 전극을 형성하는 단계와,상기 게이트 전극에 의해 드러난 상기 반도체 기판의 일부 영역에 제 2 이온 주입 공정을 실시하여 상기 제 1 드리프트와 연결되는 제 2 드리프트를 형성하는 단계를 포함하는 반도체 소자의 고전압 드리프트 형성 방법.
- 제 5 항에 있어서,상기 제 1, 2 이온 주입 공정은, 동일한 공정 조건으로 진행되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
- 제 5 항에 있어서,상기 제 1 트렌치는, 등방성 식각 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
- 제 5 항에 있어서,상기 제 2 트렌치는, 비등방성 식각 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
- 제 5 항에 있어서,상기 제 1 트렌치의 깊이는, 상기 고전압 트랜지스터의 구동 전압에 의거하여 결정되는 것을 특징으로 하는 반도체 소자의 고전압 드리프트 형성 방법.
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