JP2011204935A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】高耐圧を維持しながら終端領域のシュリンクを実現する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、第１導電型の半導体基板である高濃度Ｎ型基板１上に拡散された第２導電型の活性層であるＰベース層３を含むセル活性領域と、Ｐベース層３に隣接し、セル活性領域を囲むように高濃度Ｎ型基板１上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域としてのＰウェル層４とを備え、Ｐウェル層４表面の両端を除く領域には、当該Ｐウェル層４のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域５が形成される。
【選択図】図１

Description

本発明は半導体装置とその製造方法に関し、特に電力用半導体素子の終端構造に関し、拡散層の曲率を緩和し耐圧性能を向上させることに関する。
半導体装置として特に、電力用半導体素子であるパワーデバイスは、電力を制御する無接点のスイッチとして、省エネルギー化が進むエアコン、冷蔵庫、洗濯機など家電製品のインバータ回路や、新幹線や地下鉄等のモータ制御に応用されている。さらに近年では地球環境を考え、電気とエンジンを併用して走るハイブリッド・カーのインバータ・コンバータ制御用のパワーデバイスや、太陽光、風力発電用のコンバータ用途として応用分野は広がっている。
パワーデバイスの重要な特性として耐圧特性があり、この耐圧を保持するチップの終端構造として、ベベル構造、フィールドプレート構造、ガードリング構造などが一般的に用いられている。しかし、その耐圧を保持する性能や高信頼性のポイントから、中でもガードリング構造が広く用いられている。
ガードリング構造とは、パワーデバイスチップ終端領域の表面側において、エミッタ領域外周を同じＰ型半導体領域の帯状のリング（ガードリング）で囲んだものであり、各々のＰ型半導体領域はフローティング状態にある。この構造において、エミッタ電極を基準にして、コレクタ電極に正電位が印加されると、空乏層がベース領域側から外縁領域に向かって広がる。そして空乏層がガードリングにまで到達すると、空乏層はさらに広がり、隣り合うガードリングにまで到達する。結果として、ガードリングの本数に依存して、コレクタ−エミッタ間の電圧（耐圧）は上昇する（特許文献１参照）。
特開平８−３０６９３７号公報
耐圧を安定させ、リーク電流発生によるロスを低減するためには、最適なガードリング間隔が必要である。ガードリングの間隔が広くなれば、空乏層の延びが制限され、Ｐ型半導体領域に強電界領域が発生し、それが耐圧（ＶＣＥＳ）の低下、リーク電流（ＩＣＥＳ）の上昇を引き起こしてしまう。一方、ガードリングの間隔が狭くなれば、空乏層が早くチャネルストッパ部へパンチスルーするため、リーク電流は安定するが、耐圧の低下を招いてしまう。
また、ガードリングのような終端領域は、チップのセル活性領域外であるため、チップコストを低減するためには、いかに活性領域外である終端領域の面積を縮小できるか（すなわち、終端シュリンクできるか）がポイントとなる。しかしながら、面積縮小のためにガードリング本数を減らすことは、耐圧の低下やリーク電流の増加を引き起こす懸念があるため、終端領域をシュリンクするためには、ガードリング１本当りの面積を縮小する方法か、１本当りの分担電圧を上げる方法が有効な手段である。
ここで、ガードリング１本当りの面積（Ｐ層の拡散形成幅）を縮小すると、拡散層を深く形成することが出来ず、拡散層の曲率が小さくなる。一方、１本当りの分担電圧を上げるためには、拡散層の曲率大きくして電界を緩和する必要があるが、ガードリング１本当りの面積を縮小する場合には、困難となる問題があった。
本発明は上記のような問題を解決するためになされたものであり、高耐圧を維持しながら終端領域のシュリンクを実現する半導体装置およびその製造方法を提供することを目的とする。
本発明にかかる半導体装置は、第１導電型の半導体基板上に拡散された第２導電型の活性層を含むセル活性領域と、前記活性層に隣接し、前記セル活性領域を囲むように前記半導体基板上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域とを備え、前記第１ウェル領域表面の両端を除く領域には、当該第１ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部が形成される。
また、本発明にかかる半導体装置の製造方法は、（ａ）第１導電型の半導体基板上に拡散された第２導電型の活性層を含むセル活性領域を形成する工程と、（ｂ）前記活性層に隣接し、前記セル活性領域を囲むように前記半導体基板上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域を形成する工程と、（ｃ）前記工程（ｂ）に先立って、前記第１ウェル領域表面の両端を除く領域には、当該第１ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部を形成する工程とを備える。
本発明にかかる半導体装置によれば、第１導電型の半導体基板上に拡散された第２導電型の活性層を含むセル活性領域と、前記活性層に隣接し、前記セル活性領域を囲むように前記半導体基板上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域とを備え、前記第１ウェル領域表面の両端を除く領域には、当該第１ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部が形成されることにより、第１ウェル領域の曲率が緩和され、高耐圧を維持しながら、終端領域のシュリンクを実現することが可能となる。
また、本発明にかかる半導体装置の製造方法によれば、（ａ）第１導電型の半導体基板上に拡散された第２導電型の活性層を含むセル活性領域を形成する工程と、（ｂ）前記活性層に隣接し、前記セル活性領域を囲むように前記半導体基板上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域を形成する工程と、（ｃ）前記工程（ｂ）に先立って、前記第１ウェル領域表面の両端を除く領域には、当該第１ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部を形成する工程とを備えることにより、第１ウェル領域の曲率が緩和され、高耐圧を維持しながら、終端領域のシュリンクを実現することが可能となる。
実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置の製造フローを示す図である。 実施の形態１にかかる半導体装置の製造フローを示す図である。 実施の形態１にかかる半導体装置の製造フローを示す図である。 実施の形態１にかかる半導体装置の製造フローを示す図である。 実施の形態１にかかる半導体装置の、Ｐウェル層の断面図である。 実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置の、ガードリング構造に応用した場合の断面図である。 実施の形態２にかかる半導体装置の断面図である。 実施の形態３にかかる半導体装置の製造フローを示す図である。 実施の形態３にかかる半導体装置の製造フローを示す図である。 実施の形態３にかかる半導体装置の製造フローを示す図である。 実施の形態３にかかる半導体装置の製造フローを示す図である。 従来の半導体装置の断面図である。 従来の半導体装置の断面図である。 従来の半導体装置の上面図である。 従来の半導体装置の耐圧値を示す図である。 従来の半導体装置の断面図である。 従来の半導体装置の斜視図である。
比較のために、従来のガードリング構造について以下に示す。特に、従来例ではガードリング構造の主接合部であるＰウェル領域について記載する。
図１４は、従来のパワーデバイスチップの終端領域の断面図で、ＰＮ接合構造を示している。ここではデバイス事例としてダイオードでの構造を記載する。便宜的にチャネルストッパ領域とスクライブラインは省略している。
高濃度Ｎ型基板１０１上に形成された低濃度Ｎ型ドリフト層１０２の表面に、Ｐベース層１０３が拡散形成され、そのＰベース層１０３を囲むようにＰウェル層１０４が形成されている。Ｐウェル層１０４は、図に示すように低濃度Ｎ型ドリフト層１０２との境界において、曲率半径部１１２、１１３を有する。
それらの主面には、Ｐベース層１０３上の一部表面を除いて層間絶縁膜１０５が形成され、層間絶縁膜１０５が形成されていない表面には、Ｐベース層１０３と接続するためのアノードコンタクト１０６が形成されている。アノードコンタクト１０６は、一部層間絶縁膜１０５に覆い被さるように形成される。
アノードコンタクト１０６を介して、アノード電極１０７がＰベース層１０３と接続されている。またさらに上面にはオーバーコート保護膜１０８がコーティングされており、層間絶縁膜１０５、アノードコンタクト１０６を覆うように形成される。
アノード電極１０７をグランドとして、裏面に接続されたカソード電極１１６に正バイアスを印加すると、Ｐウェル層１０４から終端領域へ向かって、空乏層１０９が延びる。空乏層１０９の延びる距離は印加される電圧に依存するため、高電圧であるほど終端領域へ向かって延びる空乏層１０９の距離は長くなる。図１４に示す空乏層１０９は、電圧を印加した時の様子である。
図１５は、図１４におけるＰウェル層１０４、および曲率半径部１１２、１１３の部分を拡大した図である。Ｐウェル層１０４は、例えばボロンを注入後ドライブ処理することで、所望の拡散深さを得ることができる。このとき、拡散深さが浅ければＰウェル層１０４の断面図における曲率半径ｒ１は小さく、一方拡散深さが深ければ曲率半径ｒ１は大きく設定できる。
図１６および図１７は、図１５に示したＰウェル層１０４の曲率半径（曲率半径部１１２、１１３に対応）による、耐圧値への影響を説明する図である。
図１６は、上方から見たダイオードチップを簡略的に図示したもので、Ｎ型半導体層１１０内にアノードＰ型半導体層１１１が形成されている。
Ｎ型半導体層１１０とアノードＰ型半導体層１１１との接合領域には、図１６に示すように円筒形構造部１０００と球面構造部１００１とがあり、各々その曲率半径が小さくなるほど耐圧が低下する。また図１８（ｂ）に示すように、平面領域１００２、円管形領域１００３、球面領域１００４がある場合にも、各々その曲率半径が小さくなるほど耐圧が低下する。図１７には、図１８（ｂ）の場合において、曲率半径が１０μｍ、１μｍ、０．１μｍの場合の平面、円管形、球面構造による耐圧が示されており、不純物濃度が同程度である場合、曲率半径が小さくなるほど耐圧が低下している。ここで図１７は、縦軸が降伏電圧、横軸が不純物濃度を示す。
電圧印加時には、図１５におけるＰウェル層１０４の曲率半径部１１２、または曲率半径部１１３が電界ピークをもち、そこが臨界電界として例えば２×１０5ｃｍ／Ｖ以上の電界になった時点で、アバランシェ降伏による耐圧ブレイクダウンが起きる。
従来のＰウェル領域の構造であれば図１８（ａ）に示すように、一般的には横方向拡散／縦方向拡散の比率（ＸＹｒａｔｉｏ）は０．８であるため、例えばＰ型不純物であるボロンを断面図の縦方向に５μｍ拡散させた場合、その横方向には４μｍ拡散させることになる。
図１９には、従来のガードリング構造の応用例を示す。このガードリング構造では、Ｐベース層１０３と隣接したＰウェル層１０４の他に、各々フローティングのＰ型拡散領域であるＰウェル層１１４と、その低濃度Ｎ型ドリフト層１０２との境界に形成された曲率半径部１１５とを有する。
以上の従来技術によれば、発明が解決しようとする課題で述べた問題点を解決することができない。以下には、当該問題点を解決する本発明の実施の形態について説明する。
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は本発明にかかるパワーデバイスチップの終端領域の断面図で、ＰＮ接合構造を示している。ここではデバイス事例としてダイオードでの構造を記載する。便宜的にチャネルストッパ領域とスクライブラインは省略している。
高濃度Ｎ型基板１上に形成（エピタキシャル成長）された低濃度Ｎ型ドリフト層２の表面に、活性層としてのＰベース層３が拡散形成され、そのＰベース層３を含むセル活性領域（本実施の形態ではダイオードが形成される）を囲むように、第１ウェル領域としてのＰウェル層４が形成されている。Ｐウェル層４はガードリング構造の主接合部であり、Ｐベース層３と隣接してリング状に拡散されている。さらにＰウェル層４内には、そのリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域５（シンク領域）が形成されている。
それらの主面には、Ｐベース層３上の一部表面を除いて層間絶縁膜６が形成され、層間絶縁膜６が形成されていない表面には、Ｐベース層３と接続するためのアノードコンタクト７が形成されている。アノードコンタクト７は、一部層間絶縁膜６に覆い被さるように形成される。
アノードコンタクト７を介して、アノード電極８がＰベース層３と接続されている。またさらに上面にはオーバーコート保護膜９がコーティングされており、層間絶縁膜６、アノードコンタクト７を覆うように形成される。
アノード電極８をグランドとして、裏面に接続されたカソード電極２８に正バイアスを印加すると、Ｐウェル層４から終端領域へ向かって、空乏層１０が延びる。図１に示す空乏層１０は、電圧を印加した時の様子である。
電圧印加時には、Ｐウェル層４の曲率半径部１１、または曲率半径部１２が電界ピークをもち、そこが臨界電界として例えば２×１０5ｃｍ／Ｖ以上の電界になった時点で、アバランシェ降伏による耐圧ブレイクダウンが起きるが、図１のように、曲率半径部１１、１２は、図１４に示した曲率半径部１１２、１１３に比べて、その曲率半径が大きくなるように設計されているために、臨界電圧に達する電圧は従来構造よりも高くなる。すなわち、同じ電圧でもピーク電界を低く抑えることができる。
＜Ａ−２．製造方法＞
ここで、本発明の半導体装置の製造フローチャートを示す。まず図２に示すように、高濃度Ｎ型基板１上に低濃度Ｎ型ドリフト層２を形成し、さらに低濃度Ｎ型ドリフト層２上に、その端部にテーパー形状をもったマスクとしてのフォトレジスト１５で、Ｐウェル層４を形成するためのパターンを作成する。ここでフォトレジスト１５は、Ｐウェル層４となる領域を除く領域からＰウェル層４となる領域の一部まで延在している。
次に図３に示すように、ターゲット深さまで、ドライエッチング法を用いて低濃度Ｎ型ドリフト層２をエッチングする。このとき、マスクであるフォトレジスト１５には、前述のように予めテーパー形状が形成されており、さらに低選択比のエッチング処理を行うことによって、エッチング処理後は、図３のような側面にテーパー形状を有する凹部であるトレンチ領域５を形成することができる。なおここでは、エッチング深さのターゲットを１．５μｍとした。なお、このエッチング処理によってフォトレジスト１５もエッチングされ、フォトレジスト１６となる。
次に図４に示すように、基板全面に、Ｐ型不純物であるボロンをフォトレジスト１６をマスクとして注入し、フォトレジスト１６除去後ドライブ処理を行うことで、所望の拡散形状のＰウェル層４を得ることができる（図５）。
ここで、フォトレジスト１５を用いた、テーパー形状を有するトレンチ領域５を得るためのドライエッチング法（Ｓｉの低選択比エッチング）について説明する。
一般的にＥＣＲエッチャーは、エッチング装置の中でも低圧領域において、比較的高密度のプラズマを得ることができる。高密度のプラズマで化学的に活性な塩素ラジカルやフッ素ラジカルを多く生成させれば、これらはＳｉと高い反応性をもちつつ、レジストとはあまり反応しないので、高い選択比が得られる。
この時、ＲＦパワーを上げすぎると、荷電粒子が物理的にレジストを叩いてしまい、レジストや酸化膜が膜減りして選択比が下がってしまうため、これまでＰｏｌｙ−ＳｉのエッチバックなどではＲＦパワーは０〜５０Ｗで使用されていた。
一方、本発明にかかる半導体装置を製造する場合は低選択比のエッチングを必要とするため、荷電粒子の材料としてＡｒを追加し、ＲＦパワーを上げて、レジストの選択比を下げる。
このとき、レジストは荷電粒子のＡｒとイオンとに物理的に叩かれ、レジストの材料である炭化水素分子は一旦レジストを離れるが、その後、ウエハやチャンバーに再付着してデポ過多状態になる。これを回避するため、適量Ｏ2を添加して、炭化水素分子が再付着する前に酸化させて、ＣＯ2として気化させるようにする。
この場合のエッチング条件の一例としては、
ガス流量：Ａｒ／ＳＦ6／Ｃｌ2／Ｏ2＝５０／３０／３０／２０ｃｃｍ（ＳＦ6／Ｃｌ2＝３０／３０ｃｃｍ）
処理圧力：０．８ Ｐａ
マグネトロンパワー：４００ Ｗ
ＲＦパワー：１００ Ｗ
エッチング前のレジスト膜厚５．７μｍで、エッチング後４．２μｍである。つまり、１：１の選択比でテーパー形状を有するトレンチ領域５が形成される。
図６に製造フロー処理後の、Ｐウェル層４の拡散形状を示す。図４に示すように、テーパー形状を有するトレンチ領域５にボロンを注入、拡散することで、平面状態に注入、拡散した場合よりもなだらかな拡散形状の曲率半径部１１、曲率半径部１２が得られ、曲率半径ｒ２も、従来構造の曲率半径であるｒ１（図１５参照）よりも大きく設計することができる。
よって、Ｐウェル層４の曲率半径部１１または曲率半径部１２の電界を緩和することができるため、耐圧が向上することになる。
トレンチ領域５におけるテーパー形状の角度は、図７に示すように例えば４５度以下に設定することで、拡散層の曲率緩和効果が増し、耐圧が向上する。
本実施の形態１では、エピウエハを用いた構造で説明してきたが、エピウエハは高耐圧化が不可能であり、またウエハ製造コストが高価である。よって、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）基板を用いた構造を用いることもできる。その場合にも同様の効果を奏し、さらなる高耐圧化と低コスト化が可能となる。
また、本実施の形態１では、ダイオード素子への適用を示したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子においても同様の効果を奏す。また、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子や、近年開発が進められ、高効率が期待されるＳｉカーバイドを用いたデバイスにおいても同様の効果を奏す。
また、本実施の形態１については、ＰＮ接合の濃度規定は特に行っていなかったが、リサーフ条件が得られるようなＰ／Ｎ濃度比に設定することでも同様の効果を奏し、電界緩和効果が高まるため、さらなる終端をシュリンク構造へも適用範囲を拡大することができる。
＜Ａ−３．応用例＞
また、図８には本発明にかかるガードリング構造の応用例を示す。このガードリング構造では、Ｐベース層３と隣接したＰウェル層４の他に、Ｐウェル層４とは離間してＰウェル層４を囲み、各々フローティングのＰ型拡散領域である第２ウェル領域としてのＰウェル層２０を備え、Ｐウェル層２０は、各々凹部であるトレンチ領域２９と、その低濃度Ｎ型ドリフト層２との境界に形成された曲率半径部２１とを有する。トレンチ領域２９は、Ｐウェル層２０のリング状に沿って形成され、その側面が上広がりのテーパー形状となっている。曲率半径部２１の曲率半径が従来構造のガードリング構造よりも大きくなることで、１本当りの分担電圧を大きく設計することができる。よって、ガードリング（Ｐウェル層２０）本数の削減が可能となるため、終端領域をシュリンクすることができる。
なお本発明は、半導体の導電型が逆の場合でも効果を奏する。
＜Ａ−４．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、第１導電型の半導体基板である高濃度Ｎ型基板１上に拡散された第２導電型の活性層であるＰベース層３を含むセル活性領域と、Ｐベース層３に隣接し、セル活性領域を囲むように高濃度Ｎ型基板１上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域としてのＰウェル層４とを備え、Ｐウェル層４表面の両端を除く領域には、当該Ｐウェル層４のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域５が形成されることで、Ｐウェル層４の曲率が緩和され、高耐圧を維持しながら、終端領域のシュリンクを実現することが可能となる。
また、本発明にかかる実施の形態１によれば、半導体装置において、第１ウェル領域としてのＰウェル層４と離間し、Ｐウェル層４を囲むように半導体基板である高濃度Ｎ型基板１上に拡散された、第２導電型のフローティングの第２ウェル領域であるＰウェル層２０をさらに備え、Ｐウェル層２０表面の両端を除く領域には、当該Ｐウェル層２０のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域２９が形成されることで、ガードリング構造をさらに構築し、さらなる高耐圧化が可能となる。
また、本発明にかかる実施の形態１によれば、半導体装置において、凹部であるトレンチ領域５は、その側面の傾斜角が４５°以下であることで、さらにＰウェル層４の曲率を緩和し、電界緩和効果を向上させる。よって、耐圧が向上する。
また、本発明にかかる実施の形態１によれば、半導体装置において、半導体基板である高濃度Ｎ型基板１は、ＦＺ法により製作された第１導電型の不純物を有する半導体基板であることで、さらなる高耐圧化、および低コスト化が実現できる。
また、本発明にかかる実施の形態１によれば、半導体装置の製造方法において、（ａ）第１導電型の半導体基板である高濃度Ｎ型基板１上に拡散された第２導電型の活性層であるＰベース層３を含むセル活性領域を形成する工程と、（ｂ）Ｐベース層３に隣接し、セル活性領域を囲むように高濃度Ｎ型基板１上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域であるＰウェル層４を形成する工程と、（ｃ）工程（ｂ）に先立って、Ｐウェル層４表面の両端を除く領域に、当該Ｐウェル層４のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域５を形成する工程とを備えることで、Ｐウェル層４の曲率が緩和され、高耐圧を維持しながら、終端領域のシュリンクを実現することが可能となる。
また、本発明にかかる実施の形態１によれば、半導体装置の製造方法において、工程（ｂ）に先立って、Ｐウェル層４表面の両端を除く領域には、当該Ｐウェル層４のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域５を形成する工程（ｃ）は、（ｃ−１）Ｐウェル層４を除く領域からＰウェル層４の一部まで延在し、その端部にテーパー形状を有するマスクであるフォトレジスト１５を形成する工程と、（ｃ−２）フォトレジスト１５を介して半導体基板である高濃度Ｎ型基板１をエッチング処理し、トレンチ領域５を形成する工程とを備えることで、Ｐウェル層４の曲率が緩和され、高耐圧を維持しながら、終端領域のシュリンクを実現することが可能となる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
実施の形態１では、Ｐベース層３の拡散深さはＰウェル層４の拡散深さよりも浅かったが、図９に示すように、両者とも同程度の拡散深さに設定することができる。他の構成については実施の形態１と同様であるので、詳細な説明を省略する。
＜Ｂ−２．動作＞
このようにＰベース層３、Ｐウェル層４を形成することで、Ｐウェル層４の一方の曲率半径部２２には電界が集中せず、曲率半径部２２におけるアバランシェ降伏による耐圧ブレイクダウンが起きにくくなるので、さらに耐圧を向上させることができる。
＜Ｂ−３．効果＞
本発明にかかる実施の形態２によれば、半導体装置において、活性層であるＰベース層３と第１ウェル領域であるＰウェル層４とは、半導体基板である高濃度Ｎ型基板１上における拡散深さが等しいことで、Ｐウェル層４の一方の曲率半径部２２には電界が集中せず、さらに耐圧を向上させることができる。
＜Ｃ．実施の形態３＞
＜Ｃ−１．製造方法＞
実施の形態１では、テーパー形状を有するトレンチ領域５を、ドライエッチング法によって形成していたが、図１０〜図１３のフローに示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化フローによって形成してもよい。
以下にＬＯＣＯＳ酸化フローを示す。まず図１０に示すように、高濃度Ｎ型基板１上に低濃度Ｎ型ドリフト層２を形成し、さらに低濃度Ｎ型ドリフト層２上に、窒化膜２３を用いてＰウェル層４を形成するパターンを作成する。窒化膜２３は、Ｐウェル層４となる領域を除く領域に形成される。
次に図１１に示すように、ＬＯＣＯＳ酸化によってＬＯＣＯＳ酸化膜２５を形成する。次に図１２に示すように、窒化膜２３とＬＯＣＯＳ酸化膜２５とを除去し、Ｐウェル層４となるパターンを開口するように、フォトレジスト２６を形成する。このとき、ＬＯＣＯＳ酸化膜２５を除去した部分には、側面にテーパー形状を有する凹部であるトレンチ領域２４が形成されている。その後、基板全面に、Ｐ型不純物であるボロンを注入する。
次に図１３に示すように、フォトレジスト２６を除去し、その後ドライブ処理を行うことで、所望の拡散形状を有するＰウェル層４を得ることができる。
＜Ｃ−２．効果＞
本発明にかかる実施の形態３によれば、半導体装置の製造方法において、（ｂ）Ｐベース層３に隣接し、セル活性領域を囲むように高濃度Ｎ型基板１上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域であるＰウェル層４を形成する工程に先立って、Ｐウェル層４表面の両端を除く領域には、当該Ｐウェル層４のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部であるトレンチ領域５を形成する工程（ｃ）は、（ｃ−１）Ｐウェル層４を除く領域に、窒化膜２３を形成する工程と、（ｃ−２）窒化膜２３を介して半導体基板である高濃度Ｎ型基板１をＬＯＣＯＳ酸化処理し、形成されたＬＯＣＯＳ酸化膜２５および窒化膜２３を除去することで、凹部であるトレンチ領域２４を形成する工程とを備えることで、Ｐウェル層４の曲率が緩和され、高耐圧を維持しながら、終端領域のシュリンクを実現することが可能となる。さらに、エッチングダメージが無くなることで、安定した耐圧特性を得ることができる。
１，１０１ 高濃度Ｎ型基板、２，１０２ 低濃度Ｎ型ドリフト層、３，１０３ Ｐベース層、４，２０，１０４，１１４ Ｐウェル層、５，２４，２９ トレンチ領域、６，１０５ 層間絶縁膜、７，１０６ アノードコンタクト、８，１０７ アノード電極、９，１０８ オーバーコート保護膜、１０，１０９ 空乏層、１１，１２，２１，２２，１１２，１１３，１１５ 曲率半径部、１５，１６，２６ フォトレジスト、２３ 窒化膜、２５ ＬＯＣＯＳ酸化膜、２８，１１６ カソード電極、１１０ Ｎ型半導体層、１１１ アノードＰ型半導体層、１０００ 円筒形構造部、１００１ 球面構造部、１００２ 平面領域、１００３ 円管形領域、１００４ 球面領域。

Claims (8)

  1. 第１導電型の半導体基板上に拡散された第２導電型の活性層を含むセル活性領域と、
    前記活性層に隣接し、前記セル活性領域を囲むように前記半導体基板上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域とを備え、
    前記第１ウェル領域表面の両端を除く領域には、当該第１ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部が形成される、
    半導体装置。
  2. 前記第１ウェル領域と離間し、前記第１ウェル領域を囲むように前記半導体基板上に拡散された、第２導電型のフローティングの第２ウェル領域をさらに備え、
    前記第２ウェル領域表面の両端を除く領域には、当該第２ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部が形成される、
    請求項１に記載の半導体装置。
  3. 前記活性層と前記第１ウェル領域とは、前記半導体基板上における拡散深さが等しい、
    請求項１または２に記載の半導体装置。
  4. 前記凹部は、その側面の傾斜角が４５°以下である、
    請求項１〜３のいずれかに記載の半導体装置。
  5. 前記半導体基板は、ＦＺ法により製作された第１導電型の不純物を有する半導体基板である、
    請求項１〜４のいずれかに記載の半導体装置。
  6. （ａ）第１導電型の半導体基板上に拡散された第２導電型の活性層を含むセル活性領域を形成する工程と、
    （ｂ）前記活性層に隣接し、前記セル活性領域を囲むように前記半導体基板上に拡散された、ガードリング構造の主接合部である第２導電型のリング状の第１ウェル領域を形成する工程と、
    （ｃ）前記工程（ｂ）に先立って、前記第１ウェル領域表面の両端を除く領域に、当該第１ウェル領域のリング状に沿って、その側面が上広がりのテーパー形状であるリング状の凹部を形成する工程とを備える、
    半導体装置の製造方法。
  7. 前記工程（ｃ）は、
    （ｃ−１）前記第１ウェル領域を除く領域から前記第１ウェル領域の一部まで延在し、その端部にテーパー形状を有するマスクを形成する工程と、
    （ｃ−２）前記マスクを介して前記半導体基板をエッチング処理し、前記凹部を形成する工程とを備える、
    請求項６に記載の半導体装置の製造方法。
  8. 前記工程（ｃ）は、
    （ｃ−１）前記第１ウェル領域を除く領域に、窒化膜を形成する工程と、
    （ｃ−２）前記窒化膜を介して前記半導体基板をＬＯＣＯＳ酸化処理し、形成されたＬＯＣＯＳ酸化膜および前記窒化膜を除去することで、前記凹部を形成する工程とを備える、
    請求項６に記載の半導体装置の製造方法。
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