CN102201433A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。其目的在于提供一种能够一边维持高耐压，一边实现终端区域的缩小的半导体装置及其制造方法。本发明的半导体装置具备：单元活性区域，其包含在作为第1导电型的半导体衬底的高浓度N型衬底（1）上扩散的作为第2导电型的活性层的P基极层（3）；以及作为第2导电型的环状的第1阱区域的P阱层（4），与P基极层（3）邻接，以包围单元活性区域的方式在高浓度N型衬底（1）上扩散，是保护环结构的主结部，在P阱层（4）表面的除了两端的区域中，沿着该P阱层4的环状，形成有作为其侧面是向上扩展的锥形状的环状的凹部的沟槽区域（5）。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及功率半导体元件的终端结构，涉及缓和扩散层的曲率来使耐压性能提高。
背景技术
作为半导体装置，特别是功率半导体元件即功率器件作为控制功率的无触点的开关，被应用于节能化不断发展的空调、冰箱、洗衣机等的家电制品的逆变电路，和高速铁路、地铁等的电动机控制中。进而近年来，考虑到地球环境，作为用于并用电和发动机而行驶的混合动力汽车的逆变器/变流器控制用的功率器件，和太阳光、风力发电用的变流器的用途，其应用领域不断扩展。
作为功率器件的重要的特性有耐压特性，作为保持该耐压的芯片的终端结构，通常使用斜角结构（bevel structure）、场板结构、保护环结构等。可是，从保持其耐压的性能、高可靠性的方面出发，其中尤其是保护环结构被广泛使用。
保护环结构指的是在功率器件芯片终端区域的表面侧，以相同的P型半导体区域的带状的环（保护环）包围发射极区域外周的结构，各个P型半导体区域处于浮空（floating）状态。在该结构中，将发射极电极作为基准，当对集电极电极施加正电位时，耗尽层从基极区域侧向外缘区域扩展。然后当耗尽层到达保护环时，耗尽层进一步扩展，到达相邻的保护环。结果，依赖于保护环的个数，集电极-发射极间的电压（耐压）上升（参照专利文献1）。
专利文献1：日本特开平8-306937号公报
为了使耐压稳定、降低漏电流产生而导致的损耗，需要最优的保护环间隔。如果保护环的间隔扩展的话，耗尽层的延伸被限制，在P型半导体区域中产生强电场区域，其引起耐压（VCES）的降低、漏电流（ICES）的上升。另一方面，如果保护环的间隔缩窄的话，由于耗尽层迅速向沟道截止部穿通（punch-through），所以虽然漏电流稳定，但招致耐压的降低。
此外，由于保护环那样的终端区域在芯片的单元活性区域（cell activation region）外，所以为了降低芯片成本，关键是如何能够缩小作为活性区域外的终端区域的面积（即，是否能够缩小终端）。可是，为了缩小面积而减少保护环的个数，有引起耐压的下降、漏电流的增加的担忧，因此为了缩小终端区域，缩小每一保护环的面积的方法、或提高每一保护环的分担电压的方法是有效的手段。
在这里，当缩小每一保护环的面积（P层的扩散形成宽度）时，不能够较深地形成扩散层，扩散层的曲率变小。另一方面，为了提高每一保护环的分担电压，需要增大扩散层的曲率来缓和电场，但在缩小每一保护环的面积的情况下，存在难以实现的问题。
发明内容
本发明正是为了解决上述那样的问题而完成的，其目的在于提供一种一边维持高耐压一边实现终端区域的缩小的半导体装置及其制造方法。
本发明的半导体装置具备：单元活性区域，包含在第1导电型的半导体衬底上扩散的第2导电型的活性层；以及第2导电型的环状的第1阱区域，与上述活性层邻接，以包围上述单元活性区域的方式在上述半导体衬底上扩散，是保护环结构的主结部，在上述第1阱区域表面的除了两端的区域中，沿着该第1阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部。
此外，本发明的半导体装置的制造方法具备：（a）形成单元活性区域的工序，该单元活性区域包含在第1导电型的半导体衬底上扩散的第2导电型的活性层；（b）形成第2导电型的环状的第1阱区域的工序，该第1阱区域与上述活性层邻接，以包围上述单元活性区域的方式在上述半导体衬底上扩散，是保护环结构的主结部；以及（c）在上述工序（b）之前，在上述第1阱区域表面的除了两端的区域中，沿着该第1阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部的工序。
根据本发明的半导体装置，具备：单元活性区域，包含在第1导电型的半导体衬底上扩散的第2导电型的活性层；以及第2导电型的环状的第1阱区域，与上述活性层邻接，以包围上述单元活性区域的方式在上述半导体衬底上扩散，是保护环结构的主结部，在上述第1阱区域表面的除了两端的区域中，沿着该第1阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部，由此，缓和第1阱区域的曲率，能够一边维持高耐压，一边实现终端区域的缩小。
此外，根据本发明的半导体装置的制造方法，具备：（a）形成单元活性区域的工序，该单元活性区域包含在第1导电型的半导体衬底上扩散的第2导电型的活性层；（b）形成第2导电型的环状的第1阱区域的工序，该第1阱区域与上述活性层邻接，以包围上述单元活性区域的方式在上述半导体衬底上扩散，是保护环结构的主结部；以及（c）在上述工序（b）之前，在上述第1阱区域表面的除了两端的区域中，沿着该第1阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部的工序，由此，缓和第1阱区域的曲率，能够一边维持高耐压，一边实现终端区域的缩小。
附图说明
图1是实施方式1的半导体装置的剖视图。
图2是表示实施方式1的半导体装置的制造流程的图。
图3是表示实施方式1的半导体装置的制造流程的图。
图4是表示实施方式1的半导体装置的制造流程的图。
图5是表示实施方式1的半导体装置的制造流程的图。
图6是实施方式1的半导体装置的P阱层的剖视图。
图7是实施方式1的半导体装置的剖视图。
图8是实施方式1的半导体装置的、在应用于保护环结构的情况下的剖视图。
图9是实施方式2的半导体装置的剖视图。
图10是表示实施方式3的半导体装置的制造流程的图。
图11是表示实施方式3的半导体装置的制造流程的图。
图12是表示实施方式3的半导体装置的制造流程的图。
图13是表示实施方式3的半导体装置的制造流程的图。
图14是现有的半导体装置的剖视图。
图15是现有的半导体装置的剖视图。
图16是现有的半导体装置的俯视图。
图17是表示现有的半导体装置的耐压值的图。
图18是现有半导体装置的剖视图。
图19是现有半导体装置的立体图。
附图标记说明
1、101 高浓度N型衬底，
2、102 低浓度N型漂移层，
3、103  P基极层，
4、20、104、114  P阱层，
5、24、29 沟槽区域，
6、105 层间绝缘膜，
7、106 阳极触点，
8、107 阳极电极，
9、108 覆盖保护膜，
10、109 耗尽层，
11、12、21、22、12、113、115 曲率半径部，
15、16、26 光致抗蚀剂，
23 氮化膜，
25  LOCOS氧化膜，
28、116、阴极电极，
110  N型半导体层，
111 阳极P型半导体层，
1000 圆筒形结构部，
1001 球面结构部，
1002 平面区域，
1003 圆管形区域，
1004 球面区域。
具体实施方式
为了比较，在以下示出现有的保护环结构。特别是在现有例子中针对作为保护环结构的主结部的P阱区域进行记载。
图14是现有的功率器件芯片的终端区域的剖视图，表示有PN结结构。在这里，作为器件例子记载在二极管的结构。为了方便省略沟道截止区域和划片线。
在高浓度的N型衬底101上形成的低浓度N型漂移层102的表面，扩散形成P基极层103，以包围该P基极层103的方式形成有P阱层104。P阱层104如图示那样在与低浓度N型漂移层102的边界中具有曲率半径部112、113。
在它们的主面中，除了P基极层103上的一部分表面之外形成层间绝缘膜105，在没有形成有层间绝缘膜105的表面，形成有用于与P基极层103连接的阳极触点106。阳极触点106以被覆一部分层间绝缘膜105的方式形成。
阳极电极107和P基极层103经由阳极触点106连接。此外进一步在上表面镀敷有覆盖保护膜108，其以覆盖层间绝缘膜105、阳极触点106的方式形成。
当将阳极电极107作为接地，对连接于背面的阴极电极116施加正偏压时，耗尽层109从P阱层104朝向终端区域延伸。由于耗尽层109的延伸距离依赖于施加的电压，所以越是高电压，朝向终端区域延伸的耗尽层109的距离变得越长。图14所示的耗尽层109是施加了电压时的样子。
图15是将图14中的P阱层104、以及曲率半径部112、113的部分放大了的图。P阱层104例如通过在注入硼后进行驱动处理（drive processing），从而能够获得所希望的扩散深度。这时，如果扩散深度浅的话，P阱层104的剖视图中的曲率半径r1能够较小地设定，另一方面，如果扩散深度深的话，能够较大地设定曲率半径r1。
图16和图17是说明图15所示的P阱层104的曲率半径（对应于曲率半径部112、113）向耐压值的影响的图。
图16简略地图示了从上方观察的二极管芯片，在N型半导体层110内形成有阳极P型半导体层111。
在N型半导体层110和阳极P型半导体层111的结区域，如图16所示有圆筒形结构部1000和球面结构部1001，其各自的曲率半径变得越小，耐压越降低。此外如图18（b）所示，在有平面区域1002、圆管形区域1003、球面区域1004的情况下，也是其各自的曲率半径变得越小，耐压越降低。在图17中，表示了在图18（b）的情况下，曲率半径为10μm、1μm、0.1μm的情况下的平面、圆管形、球面结构的耐压，在杂质浓度为相同程度的情况下，曲率半径变得越小，耐压越降低。在这里，在图17中，纵轴表示击穿电压，横轴表示杂质浓度。
在电压施加时，图15的P阱层104的曲率半径部112、或曲率半径部113具有电场峰，其在作为临界电场变为例如2×105cm/V以上的电场的时刻，发生雪崩击穿导致的击穿。
如果是现有的P阱区域的结构的话，如图18（a）所示，通常的横方向扩散/纵方向扩散的比率（XY ration）是0.8，因此例如在使作为P型杂质的硼在剖视图的纵方向扩散5μm的情况下，在其横方向扩散4μm。
图19表示现有的保护环结构的应用例。在该保护环结构中，除了与P基极层103邻接的P阱层104之外，具有：各个作为浮空的P型扩散区域的P阱层114、和在该P阱层114与低浓度N型漂移层102的边界形成的曲率半径部115。
根据以上的现有技术，不能够解决在发明要解决的课题中叙述的问题点。在以下，针对解决该问题点的本发明的实施方式进行说明。
<A. 实施方式1>
<A-1. 结构>
图1是本发明的功率器件芯片的终端区域的剖视图，表示有PN结结构。在这里作为器件例子记载了在二极管的结构。为了方便省略沟道截止区域和划片线。
在高浓度的N型衬底1上形成（外延生长）的低浓度N型漂移层2的表面，扩散形成作为活性层的P基极层3，以包围包含该P基极层3的单元活性区域（在本实施方式中形成二极管）的方式，形成有作为第1阱区域的P阱层4。P阱层4是保护环结构的主结部，与P基极层3邻接并扩散为环状。进而在P阱层4内，沿着其环状，形成有作为环状的凹部的沟槽区域5（下沉区域），该环状的凹部是其侧面向上扩展的锥形状。
在它们的主面中，除了P基极层3上的一部分表面之外形成层间绝缘膜6，在没有形成层间绝缘膜6的表面，形成有用于与P基极层3连接的阳极触点7。阳极触点7以被覆一部分层间绝缘膜6的方式形成。
阳极电极8和P基极层3经由阳极触点7连接。此外进一步在上表面镀敷有覆盖保护膜9，其以覆盖层间绝缘膜6、阳极触点7的方式形成。
当将阳极电极8作为接地，对连接于背面的阴极电极28施加正偏压时，耗尽层10从P阱层4朝向终端区域延伸。图1所示的耗尽层10是施加电压时的样子。
在电压施加时，P阱层4的曲率半径部11、或曲率半径部12具有电场峰（electric field peak），其在作为临界电场变为例如2×105cm/V以上的电场的时刻，发生雪崩击穿导致的击穿，但由于如图1那样，曲率半径部11、12以与图14所示的曲率半径部112、113相比其曲率半径变大的方式而被设计，因此达到临界电压的电压与现有结构相比变高。即，即使是相同的电压，也能够较低地抑制峰值电场。
<A-2. 制造方法>
在这里，表示本发明的半导体装置的制造流程图。首先如图2所示，在高浓度N型衬底1上形成低浓度N型漂移层2，进而在低浓度N型漂移层2上，以作为其端部具有锥形状的掩模的光致抗蚀剂15，制作用于形成P阱层4的图案。在这里，光致抗蚀剂15从除了成为P阱层4的区域之外的区域延伸到成为P阱层4的区域的一部分。
接着如图3所示，到目标深度为止，使用干法蚀刻法对低浓度N型漂移层2进行蚀刻。这时，在作为掩模的光致抗蚀剂15中，如上述那样预先形成有锥形状，进而通过进行低选择比的蚀刻处理，从而在蚀刻处理后，能够形成图3那样的作为侧面具有锥形状的凹部的沟槽区域5。再有在这里，将蚀刻深度的目标设为1.5μm。再有，通过该蚀刻处理，光致抗蚀剂15也被蚀刻，成为光致抗蚀剂16。
接着如图4所示，以光致抗蚀剂16作为掩模，将作为P型杂质的硼注入到衬底整个面，通过在光致抗蚀剂16除去后进行驱动处理，能够获得所希望的扩散形状的P阱层4（图5）。
在这里，针对使用光致抗蚀剂15的、用于获得具有锥形状的沟槽区域5的干法蚀刻法（Si的低选择比蚀刻）进行说明。
通常ECR蚀刻机在蚀刻装置中尤其是在低压区域能够获得比较高密度的等离子体。如果以高密度的等离子体较多地生成化学地活性的氯基团（chlorine radicals）、氟基团（fluorine radicals）的话，其与Si具有高反应性，并且与抗蚀剂不太反应，因此能够获得高选择比。
这时，当将RF功率提升过高时，带电粒子物理地撞击抗蚀剂，抗蚀剂、氧化膜的膜减少，选择比降低，因此迄今为止在Poly-Si的回蚀刻等中，RF功率在0~50W中使用。
另一方面，在制造本发明的半导体装置的情况下需要低选择比的蚀刻，因此作为带电粒子的材料追加Ar，提升RF功率，降低抗蚀剂的选择比。
这时，抗蚀剂被带电粒子的Ar和离子物理地撞击，作为抗蚀剂材料的烃分子暂时离开抗蚀剂，但之后，再次附着在晶片、反应室（chamber）而成为过沉积状态。为了回避该现象，添加适量的O2，在烃分子再次附着之前使其氧化，作为CO2使其气化。
作为该情况下的蚀刻条件的一个例子，是：
气体流量：Ar/SF6/Cl2/O2=50/30/30/20ccm(SF6/Cl2=30/30ccm)
处理压力：0.8Pa
磁控管功率：400W
RF功率：100W
蚀刻前的抗蚀剂膜厚5.7μm，蚀刻后是4.2μm。也就是说，以1∶1选择比形成具有锥形状的沟槽区域5。
在图6中表示在制造流程处理之后，P阱层4的扩散形状。如图4所示，通过将硼对具有锥形状的沟槽区域5注入、扩散，从而与在平面状态下注入、扩散的情况相比，能够获得平缓的扩散形状的曲率半径部11、曲率半径部12，曲率半径r2与作为现有结构的曲率半径的r1（参照图15）相比，能够较大地设计。
由此，能够缓和P阱层4的曲率半径部11或曲率半径部12的电场，因此能够提高耐压。
沟槽区域5的锥形状的角度如图7所示，通过设定在例如45度以下，从而扩散层的曲率缓和效果增加，耐压提高。
在本实施方式1中，以使用了磊晶片（epi wafer）的结构进行了说明，但磊晶片的高耐压化是不可能的，此外晶片制造成本昂贵。由此，也能够使用利用了FZ（Floating Zone，浮区）衬底的结构。在该情况下也能够发挥同样的效果，能够实现进一步的高耐压化和低成本化。
此外，在本实施方式1中，示出了向二极管元件的应用，但在IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）元件中也能够发挥同样的效果。此外，在MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）元件、近年来不断开发并期待高效率的使用了Si炭化物的器件中也能够发挥同样的效果。
此外，针对本实施方式1，没有特别规定PN结的浓度，但通过设定为能够获得降低表面电场（RESURF）条件的P/N浓度比，也能够发挥同样的效果，电场缓和效果提高，因此能够进一步扩大将终端向缩小结构的应用范围。
<A-3. 应用例>
此外，图8表示本发明的保护环结构的应用例。在该保护环结构中，除了与P基极层3邻接的P阱层4之外，还具备作为第2阱区域的P阱层20，该第2阱区域的P阱层20与P阱层4分离并包围P阱层，分别是浮空的P型扩散区域，P阱层20具有：各个作为凹部的沟槽区域29，和在P阱层20与低浓度N型漂移层2的边界形成的曲率半径部21。沟槽区域29沿着P阱层20的环状而形成，其侧面成为向上扩展的锥形状。通过曲率半径部21的曲率半径与现有结构的保护环结构相比变大，能够较大地设计每一保护环的分担电压。由此，能够实现保护环（P阱层20）个数的削减，因此能够缩小终端区域。
再有本发明在半导体的导电型是相反的情况下也发挥效果。
<A-4. 效果>
根据本发明的实施方式1，在半导体装置中具备：单元活性区域，其包含在作为第1导电型的半导体衬底的高浓度N型衬底1上扩散的作为第2导电型的活性层的P基极层3；以及作为第2导电型的环状的第1阱区域的P阱层4，与P基极层3邻接，以包围单元活性区域的方式在高浓度N型衬底1上扩散，是保护环结构的主结部，在P阱层4表面的除了两端的区域中，沿着该P阱层4的环状，形成有作为其侧面是向上扩展的锥形状的环状的凹部的沟槽区域5，由此P阱层4的曲率被缓和，能够一边维持高耐压，一边实现终端区域的缩小。
此外，根据本发明的实施方式1，在半导体装置中，还具备：作为第2导电型的浮空的第2阱区域的P阱层20，与作为第1阱区域的P阱层4分离，以包围P阱4的方式在作为半导体衬底的高浓度N型衬底1上扩散，在P阱层20表面的除了两端的区域中，沿着该P阱层20的环状，形成有作为其侧面是向上扩展的锥形状的环状的凹部的沟槽区域29，由此进一步构筑保护环结构，能够实现进一步的高耐压化。
此外，根据本发明的实施方式1，在半导体装置中，作为凹部的沟槽区域5通过使其侧面的倾斜角为45°以下，从而进一步缓和P阱层4的曲率，使电场缓和效果提高。由此，耐压提高。
此外，根据本发明的实施方式1，在半导体装置中，作为半导体衬底的高浓度N型衬底1是通过FZ法制作的作为具有第1导电型的杂质的半导体衬底，由此能够实现进一步的高耐压化、和低成本化。
此外，根据本发明的实施方式1，在半导体装置的制造方法中，通过具备：（a）形成单元活性区域的工序，该单元活性区域包含在作为第1导电型的半导体衬底的高浓度N型衬底1上扩散的作为第2导电型的活性层的P基极层3；（b）形成作为第2导电型的环状的第1阱区域的P阱层4的工序，该P阱层4与P基极层3邻接，以包围单元活性区域的方式在高浓度的N型衬底1上扩散，是保护环结构的主结部；以及（c）在所述工序（b）之前，在P阱层4表面的除了两端的区域中，沿着该P阱层4的环状，形成作为其侧面是向上扩展的锥形状的环状的凹部的沟槽区域5的工序，由此，P阱层4的曲率被缓和，能够一边维持高耐压，一边实现终端区域的缩小。
此外根据本发明的实施方式1，在半导体装置的制造方法中，在工序（b）之前，在P阱层4表面的除了两端的区域中，沿着该P阱层4的环状，形成作为其侧面是向上扩展的锥形状的环状的凹部的沟槽区域5的工序（c），具备：（c-1）形成光致抗蚀剂15的工序，该光致抗蚀剂15是从除了P阱层4之外的区域延伸到P阱层4的一部分，在其端部具有锥形状的掩模；以及（c-2）隔着光致抗蚀剂15对作为半导体衬底的高浓度N型衬底1进行蚀刻处理，形成沟槽区域5的工序，由此，P阱层4的曲率被缓和，能够一边维持高耐压，一边实现终端区域的缩小。
<B. 实施方式2>
<B-1. 结构>
在实施方式1中，P基极层3的扩散深度比P阱层4的扩散深度浅，但如图9所示，两者能够设定为相同程度的扩散深度。关于其它结构与实施方式1相同，因此省略详细的说明。
<B-2. 工作>
通过像这样形成P基极层3、P阱层4，从而电场不集中在P阱层4的一方的曲率半径部22，曲率半径部22的雪崩击穿导致的击穿难以发生，因此能够进一步提高耐压。
<B-3. 效果>
根据本发明的实施方式2，在半导体装置中，作为活性层的P基极层3和作为第1阱区域的P阱层4在作为半导体衬底的高浓度N型衬底1上的扩散深度相等，由此电场不集中于P阱层4的一方的曲率半径部22，能够进一步使耐压提高。
<C. 实施方式3>
<C-1. 制造方法>
在实施方式1中，通过干法蚀刻法形成了具有锥形状的沟槽区域5，但如图10~图13的流程所示，也可以通过LOCOS（Local Oxidation of Silicon，硅的局部氧化）氧化流程来形成。
以下表示LOCOS氧化流程。首先如图10所示，在高浓度N型衬底1上形成低浓度N型漂移层2，进而在低浓度N型漂移层2上，使用氮化膜23制作形成P阱层4的图案。氮化膜23在除了成为P阱层4的区域之外的区域中形成。
接着如图11所示，通过LOCOS氧化形成LOCOS氧化膜25。接着如图12所示，除去氮化膜23和LOCOS氧化膜25，以对成为P阱层4的图案开口的方式，形成光致抗蚀剂26。这时，在除去了LOCOS氧化膜25的部分中，形成有作为在侧面具有锥形状的凹部的沟槽区域24。之后，将作为P型杂质的硼注入到衬底整个面。
接着如图13所示，除去光致抗蚀剂26，之后进行驱动处理，由此能获得具有所希望的扩散形状的P阱层4。
<C-2. 效果>
根据本发明的实施方式3，在半导体装置的制造方法中，（b）形成作为第2导电型的环状的第1阱区域的P阱层4的工序，该p阱层4与P基极层3邻接，以包围单元活性区域的方式在高浓度N型衬底1上扩散，是保护环结构的主结部，在（b）之前，在P阱层4的表面的除了两端的区域中，沿着该P阱层4的环状，形成作为其侧面是向上扩展的锥形状的作为环状的凹部的沟槽区域5的工序（c），包含：（c-1）在除了P阱层4的区域中，形成氮化膜23的工序；以及（c-2）隔着氮化膜23对作为半导体衬底的高浓度N型衬底1进行LOCOS氧化处理，除去形成的LOCOS氧化膜25和氮化膜23，由此形成作为凹部的沟槽区域24的工序，由此缓和P阱层4的曲率，能够一边维持高耐压，一边实现终端区域的缩小。进而，因为没有蚀刻损伤，所以能够获得稳定的耐压特性。

Claims (8)

1. 一种半导体装置，其中，具备：
单元活性区域，包含在第1导电型的半导体衬底上扩散的第2导电型的活性层；以及
第2导电型的环状的第1阱区域，与上述活性层邻接，以包围上述单元活性区域的方式在上述半导体衬底上扩散，是保护环结构的主结部，
在上述第1阱区域表面的除了两端的区域中，沿着该第1阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部。
2. 根据权利要求1所述的半导体装置，其中，还具备：
第2导电型的浮空的第2阱区域，与所述第1阱区域离开，以包围所述第1阱区域的方式在所述半导体衬底上扩散，
在所述第2阱区域表面的除了两端的区域中，沿着该第2阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部。
3. 根据权利要求1或2所述的半导体装置，其中，所述活性层和所述第1阱区域在所述半导体衬底上的扩散深度相等。
4. 根据权利要求1或2所述的半导体装置，其中，所述凹部的侧面的倾斜角是45°以下。
5. 根据权利要求1或2所述的半导体装置，其中，所述半导体衬底是通过浮区法制作的、具有第1导电型的杂质的半导体衬底。
6. 一种半导体装置的制造方法，其中，具备：
（a）形成单元活性区域的工序，该单元活性区域包含在第1导电型的半导体衬底上扩散的第2导电型的活性层；
（b）形成第2导电型的环状的第1阱区域的工序，该第1阱区域与上述活性层邻接，以包围上述单元活性区域的方式在上述半导体衬底上扩散，是保护环结构的主结部；以及
（c）在上述工序（b）之前，在上述第1阱区域表面的除了两端的区域中，沿着该第1阱区域的环状，形成有其侧面是向上扩展的锥形状的环状的凹部的工序。
7. 根据权利要求6所述的半导体装置的制造方法，其中，所述工序（c）具备：
（c-1）形成掩模的工序，该掩模从除了所述第1阱区域之外的区域延伸到所述第1阱区域的一部分，在其端部具有锥形状；以及
（c-2）隔着所述掩模对所述半导体衬底进行蚀刻处理，形成所述凹部的工序。
8. 根据权利要求6所述的半导体装置的制造方法，其中，所述工序（c）具备：
（c-1）在除了所述第1阱区域之外的区域中，形成氮化膜的工序；以及
（c-2）隔着所述氮化膜对所述半导体衬底进行LOCOS氧化处理，除去形成的LOCOS氧化膜和所述氮化膜，由此形成所述凹部的工序。
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