KR100464379B1 - 전력 모스 트랜지스터를 갖는 반도체소자의 제조방법 - Google Patents

전력 모스 트랜지스터를 갖는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 전력 모스 트랜지스터를 갖는 반도체소자의 제조방법에 관한 것으로, 제1 도전형의 반도체기판 상에 성장되고 제1 도전형의 에피층으로 이루어진 드리프트 영역의 소정영역에 활성영역을 한정하는 필드산화막을 형성하는 단계와, 필드산화막을 패터닝하여 활성영역으로부터 멀어질수록 점점 더 넓은 폭을 가지면서 드리프트 영역을 노출시키는 복수의 홀을 형성하는 단계와, 복수의 홀에 의해 노출된 드리프트 영역을 특정 화학용액으로 식각하여 각 홀의 폭에 비례하는 깊이를 갖는 복수의 홈을 형성하는 단계와, 복수의 홈 표면에 제2 도전형의 불순물로 도우핑된 가드링을 형성하는 단계를 포함한다.

Description

전력 모스 트랜지스터를 갖는 반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 전력 모스 트랜지스터를 갖는 반도체소자의 제조방법에 관한 것이다.
반도체소자중에 전력 모스 트랜지스터를 갖는 반도체소자는 고전압에 견디는 특성을 갖고 구동전류가 큰 특징이 있다. 이러한 전력 반도체소자는 주로 동작전압이 수십 볼트인 액정 표시기 등을 구동시키는 데 사용된다. 지금까지 고전압에 견디는 전력 반도체소자의 구성요소인 전력 모스 트랜지스터를 제조하기 위하여 여러 가지의 기술이 제안된 바 있다.
도 1은 종래의 전력 반도체소자를 설명하기 위한 단면도이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 전력 모스 트랜지스터가 형성되는 활성영역 및 가드링이 형성되는 전력 반도체소자의 칩 가장자리를 나타낸다.
도 1을 참조하면, 전력 모스 트랜지스터의 드레인 영역에 해당하는 n+형 반도체기판(1) 상에 상기 반도체기판(1)의 불순물 농도보다 낮은 농도를 갖고 n-형의 에피층으로 이루어진 드리프트 영역(3)이 존재한다. 상기 활성영역(a)의 소정영역에는 드리프트 영역(3)에 의해 둘러싸여진 p형 베이스 영역(7a)이 형성되고, 상기 칩 가장자리 영역(b)에는 드리프트 영역(3)에 의해 둘러싸여지고 서로 동일한 접합깊이를 갖는 복수의 p형 가드링(7b)이 형성되어 있다. 상기 칩 가장자리 영역(b)의 드리프트 영역(3) 표면에는 상기 각 가드링(7b)을 노출시키는 필드산화막(5)이 존재하고, 상기 베이스 영역(7a)의 표면 및 이와 인접한 드리프트 영역(3) 상부에는 게이트 산화막에 의해 이격된 게이트 전극(9)이 형성되어 있다. 또한, 상기 베이스 영역(7a) 내에는 게이트 전극(9)의 가장자리와 겹치는 n+형의 소오스 영역(11)이 형성되어 있다. 상기 소오스 영역(11), 상기 게이트 전극(9) 및 상기 드레인 영역에 해당하는 반도체기판(1)은 전력 모스 트랜지스터를 구성한다.
상기한 종래의 전력 반도체소자를 구성하는 전력 모스 트랜지스터의 소오스 영역(11) 및 베이스 영역(7a)을 접지시키고 드레인 영역(1)에 양의 전압을 인가하면, 베이스 영역(7a)과 드리프트 영역(3) 사이의 접합에 역 바이어스가 인가된 상태이므로 드리프트 영역(3) 내에 공핍층(d)이 형성된다. 이러한 공핍층(d)은 가드링(7b)에 의해 칩 가장자리 영역(b)의 드리프트 영역(3) 까지 확장되며, 상기 베이스 영역(7a)으로부터 가장 먼 곳에 형성된 가드링(7b)을 둘러싼다. 그러나, 도시된 바와 같이 공핍층(d)의 끝 부분(C1)의 곡률이 크므로 공핍층(d)의 표면에서 전계가 집중되는 현상이 발생한다. 이에 따라, 드레인 내압 특성이 불안정해진다.
본 발명의 목적은 칩의 가장자리에 위치하는 복수의 가드링의 접합깊이를 서로 다르게 형성함으로써, 안정된 드레인 내압 특성을 얻을 수 있는 전력 모스 트랜지스터를 갖는 반도체소자의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 제1 도전형의 반도체기판 상에 성장되고 제1 도전형의 에피층으로 이루어진 드리프트 영역의 소정영역에 활성영역을 한정하는 필드산화막을 형성하는 단계와, 상기 필드산화막을 패터닝하여 상기 활성영역으로부터 멀어질수록 점점 더 넓은 폭을 가지면서 상기 드리프트 영역을 노출시키는 복수의 홀을 형성하는 단계와, 상기 복수의 홀에 의해 노출된 드리프트 영역을 특정 화학용액으로 식각하여 상기 각 홀의 폭에 비례하는 깊이를 갖는 복수의 홈을 형성하는 단계와, 상기 복수의 홈 표면에 제2 도전형의 불순물로 도우핑된 가드링을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 여기서, 각 도면의 a 및 b 부분은 각각 전력 모스 트랜지스터가 형성되는 활성영역 및 전력 모스 트랜지스터를 갖는 전력 반도체소자의 칩 가장자리 영역을 나타낸다.
도 2를 참조하면, 제1 도전형, 즉 n형의 반도체기판(51) 상에 제1 도전형의 에피층으로 이루어진 드리프트 영역(53)을 형성하고, 상기 드리프트 영역(53)의 소정영역에 활성영역(a)을 한정하는 필드산화막(55)을 형성한다. 이와 같이 필드산화막(55)을 형성하면, 상기 활성영역(a) 상에 패드산화막(57)이 잔존한다. 여기서, 상기 반도체기판(51)은 전력 모스 트랜지스터의 드레인 영역 역할을 하고, 상기 필드산화막(55)은 칩 가장자리 영역(b)에 형성된다. 상기 드리프트 영역(53)의 농도는 상기 반도체기판(51)의 농도보다 낮게 형성한다. 또한, 상기 드리프트 영역(53)은 <100> 방향의 결정구조를 갖도록 형성하는 것이 바람직하다. 또한, 상기 반도체기판(51) 및 상기 드리프트 영역(53)은 모두 실리콘으로 이루어진 것이 바람직하다.
도 3을 참조하면, 상기 필드산화막(55)을 패터닝하여 드리프트 영역(53)의 표면을 노출시키는 복수의 홀을 형성한다. 이때, 상기 복수의 홀중 활성영역(a)으로부터 먼 곳에 위치하는 홀은 가까운 곳에 위치하는 홀보다 넓은 폭을 갖도록 형성하여야 한다. 즉, 활성영역(a)으로부터 가장 가까운 곳에 형성된 제1 홀의 폭(S1)은 상기 제1 홀과 이웃한 제2 홀의 폭(S2)보다 작아야 하고, 활성영역(a)으로부터 가장 먼 곳에 형성된 n번째 홀의 폭(Sn)은 다른 어느 홀의 폭보다 넓어야 한다. 상기 복수의 홀에 의해 노출된 드리프트 영역(53)을 특정 화학용액, 예컨대 KOH 용액으로 식각하여 상기 각 홀의 폭에 비례하는 깊이를 갖는 복수의 홈(G1, G2, ... , Gn)을 형성한다. 이와 같이 <100> 방향의 결정구조를 갖는 실리콘 에피층, 즉 드리프트 영역(53)의 노출된 부분을 KOH 용액으로 식각하면, 도시된 바와 같이 복수의 홈(G1, G2, ... , Gn)이 형성된다. 여기서, 모든 홈(G1, G2, ... , Gn)들은 KOH 용액의 특성으로 인하여 V자 형태의 단면이 형성되도록 식각된다. 따라서, 식각공정을 일정 시간 이상 실시할지라도 V자 형태의 단면이 완전히 형성되면, 더 이상 식각되지 않는다. 결과적으로, 상기 각 홀의 폭을 다르게 형성함으로써, 각 홈의 깊이를 서로 다르게 형성하는 것이 용이하다. 도 3에 도시된 바와 같이, 가장 넓은 폭(Sn)을 갖는 홀 아래에 가장 깊은 깊이를 갖는 홈(Gn)이 형성된다. 본 실시예에서는 상기 n번째 홈(Gn)이 완전한 V자 형태로 형성되기 전에 식각공정을 중단한 결과를 보였으나, 필요에 따라 충분한 시간동안 식각공정을 실시하여 모든 홈들이 완전한 V자 형태의 단면을 갖도록 형성할 수도 있다.
도 4를 참조하면, 상기 복수의 홈(G1, G2, ... , Gn)의 표면 및 상기 활성영역(a)의 표면에 선택적으로 제2 도전형, 즉 P형의 불순물을 주입하여 각각 복수의 가드링(R1, R2, ... , Rn) 및 베이스 영역(59)을 형성한다. 여기서, 상기 복수의 가드링(R1, R2, ... , Rn) 및 상기 베이스 영역(59)은 동시에 형성할 수도 있고, 서로 다른 공정단계를 사용하여 형성할 수도 있다. 이어서, 상기 활성영역(a)의 표면에 잔존하는 패드산화막(57)을 제거하여 활성영역(a)의 표면을 노출시키고, 상기 노출된 활성영역 상에 게이트 산화막(61)을 형성한다. 상기 게이트 산화막이 형성된 결과물 전면에 도전체막, 예컨대 도우핑된 폴리실리콘막 등을 형성하고, 상기 도전체막을 패터닝하여 베이스 영역(59)의 가장자리 상부 및 이와 인접한 드리프트 영역(53)의 일 부분 상부에 게이트 산화막(61)이 개재된 게이트 전극(63)을 형성한다.
도 5를 참조하면, 상기 게이트 전극(63)이 형성된 결과물의 베이스 영역(59)에 상기 게이트 전극(63)을 이온주입 마스크로 사용하여 제1 도전형, 즉 n형의 불순물을 주입한 후에 열처리함으로써, 제1 도전형의 소오스 영역(65)을 형성한다. 여기서, 게이트 전극(63), 소오스 영역(65) 및 드레인 영역 역할을 하는 반도체기판(51)은 전력 모스 트랜지스터를 구성한다. 상기 전력 모스 트랜지스터를 구동시키기 위하여 소오스 영역(65) 및 베이스 영역(59)을 접지시키고, 드레인 영역인 반도체기판(51)에 양의 전압을 인가하면, 드리프트 영역(53) 및 베이스 영역(59) 사이에 역 바이어스가 인가되어 베이스 영역(59)보다 낮은 농도를 갖는 드리프트 영역(53)에 공핍층(d')이 형성된다. 이 공핍층(d')은 상기 복수의 가드링(R1, R2, ... , Rn)에 의해 칩 가장자리 영역(b)까지 연장된다. 도시된 바와 같이 본 발명에 따른 전력 반도체소자의 공핍층(d')은 활성영역(a)으로부터 가장 먼 곳에 위치하는 가드링(Rn)의 깊이가 가장 깊게 형성되어 상기 공핍층(d')의 끝 부분(C2)이 도 1에 도시된 종래의 공핍층(d)보다 둥글게 형성된다. 이에 따라, 공핍층 가장자리에서 전계가 집중되는 현상을 방지할 수 있으므로 전력 모스 트랜지스터의 드레인 내압 특성을 안정화시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 전력 반도체소자의 칩 가장자리에 서로 다른 깊이를 갖는 복수의 가드링을 형성함으로써, 안정된 드레인 내압 특성을 갖는 전력 모스 트랜지스터를 구현할 수 있다.
도 1은 종래기술에 따른 전력 반도체소자의 단면도이다.
도 2 내지 도 5는 본 발명에 따른 전력 반도체소자의 제조방법을 설명하기 위한 단면도들이다.

Claims (4)

  1. 제1 도전형의 반도체기판 상에 성장되고 제1 도전형의 에피층으로 이루어진 드리프트 영역의 소정영역에 활성영역을 한정하는 필드산화막을 형성하는 단계;
    상기 필드산화막을 패터닝하여 상기 활성영역으로부터 멀어질수록 점점 더 넓은 폭을 가지면서 상기 드리프트 영역을 노출시키는 복수의 홀을 형성하는 단계;
    상기 복수의 홀에 의해 노출된 드리프트 영역을 특정 화학용액으로 식각하여 상기 각 홀의 폭에 비례하는 깊이를 갖는 복수의 홈을 형성하는 단계; 및
    상기 복수의 홈 표면에 제2 도전형의 불순물로 도우핑된 가드링을 형성하는 단계를 포함하는 전력 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 N형 및 P형인 것을 특징으로 하는 전력 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 드리프트 영역의 결정방향은 <100>인 것을 특징으로 하는 전력 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 특정 화학용액은 KOH 용액인 것을 특징으로 하는 전력 반도체소자의 제조방법.
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