KR19980079068A - 고전압 모스 트랜지스터 및 그 제조 방법 - Google Patents

고전압 모스 트랜지스터 및 그 제조 방법 Download PDF

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KR19980079068A KR1019970016727A KR19970016727A KR19980079068A KR 19980079068 A KR19980079068 A KR 19980079068A KR 1019970016727 A KR1019970016727 A KR 1019970016727A KR 19970016727 A KR19970016727 A KR 19970016727A KR 19980079068 A KR19980079068 A KR 19980079068A
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김영신
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배순훈
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Abstract

고전압 모스 트랜지스터 및 그 제조 방법이 개시되어 있다. 고전압 모스 트랜지스터는 주표면 및 그 위에 형성된 채널 영역을 갖는 제1 도전형의 반도체 기판, 상기 채널 영역의 폭 방향으로 채널 영역을 사이에 두고 반도체 기판에 소정 깊이로 형성된 제1 및 제2 트렌치, 상기 제1 및 제2 트렌치를 매립하면서 채널 영역 상에 게이트 산화막을 개재하여 형성된 게이트 전극, 및 상기 채널 영역을 사이에 두고 반도체 기판의 주표면에 형성된 고농도의 소오스/드레인 영역을 구비한다. 채널 영역의 폭이 제1 및 제2 트렌치 각각의 깊이 만큼 증가하므로, 파괴 전압을 종래의 고전압 모스 트랜지스터와 같은 수준으로 유지하면서 Ron을 감소시킬 수 있다.

Description

고전압 모스 트랜지스터 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고전압 공정을 구현할 수 있는 모스(Metal Oxide Semiconductor; MOS) 트랜지스터에 있어서 온 스테이트 저항(ON state resistance)을 낮출 수 있는 고전압 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 드라이버 집적 회로(Driver IC)는 액정 표시 소자(Liquid Crystal Display; LCD) 분야에서 가장 많이 사용되고 있으며, 그 외에도 마이콤(Micom)과 민생용/산업용 분야에서 기기를 구동시키기 위한 출력 드라이버에 광범위하게 사용되고 있다. 이러한 드라이버 IC는 주변기기와 접속하여 동작해야 하므로, 높은 파괴 전압(Breakdown voltage), 높은 동작 전압(Operation voltage), 높은 구동 전류(Driver current), 및 낮은 온 스테이트 저항(이하 Ron이라 한다)을 필수적으로 가져야 한다.
상술한 바와 같은 필수 요건들을 만족하기 위하여 드라이버 IC 공정은 저농도의 드레인 영역이 고농도의 드레인 영역을 감싸도록 형성하는 공정을 구비한다.
도 1은 종래 방법에 의한, 드라이버 IC 공정에 사용되는 횡형(lateral) 고전압 모스 트랜지스터의 채널 길이 방향에 따른 단면도이고, 도 2는 상기 고전압 모스 트랜지스터의 채널 폭 방향에 따른 단면도이다. 여기서는 NMOS 고전압 트랜지스터의 경우를 설명하고자 한다.
도 1 및 도 2를 참조하면, 제1 도전형, 예컨대 p형의 반도체 기판(10)에 통상의 확산웰 형성 공정을 실시하여 NMOS 트랜지스터가 형성될 p웰 및 PMOS 트랜지스터가 형성될 n웰(도시되지 않음)을 형성한다. 이어서, 상기 p웰이 형성된 기판(10) 상에 저농도 드레인 영역을 형성하기 위한 마스크 패턴(도시되지 않음)을 형성한 후, 이를 이온 주입 마스크로 이용하여 제2 도전형, 즉 n형의 제1 불순물을 저농도로 이온 주입한다. 다음에, 상기 마스크 패턴을 제거한 후, 결과물 상에 패드 산화막(도시되지 않음)을 성장시킨다. 상기 패드 산화막 상에 액티브 영역을 정의하기 위한 사진 공정으로 질화막 또는 질화막/폴리실리콘막이 적층된 구조로 이루어진 액티브 패턴(도시되지 않음)을 형성한 후, 이를 이온 주입 마스크로 이용하여 기판(10) 표면에 제1 도전형, 즉 p형의 제2 불순물을 이온 주입한다. 다음에, 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화 공정(LOCOS)으로 각각의 액티브 영역들을 분리하는 소자 분리 영역(12)을 형성함과 동시에 확산 공정을 진행한 후, 상기 액티브 패턴을 제거한다. 그 결과, 상기 이온 주입된 제1 불순물 및 제2 불순물이 확산 및 활성화되어, 저농도 드레인 영역(n-)(22) 및 채널 저지층(Channel stop layer)(p+)(13)이 형성된다.
이어서, 상기 결과물 전면에 열산화 공정을 실시하여 게이트 산화막(14)을 성장시킨 후, 결과물 전면에 도전 물질, 예컨대 n+형으로 도핑된 폴리실리콘을 증착하고 이를 사진 식각 공정으로 패터닝함으로써 게이트 전극(16)을 형성한다. 다음에, 사진 공정으로 고전압 NMOS 트랜지스터의 소오스/드레인 영역이 형성될 부위를 오픈시킨 후, 기판(10) 표면에 제2 도전형, 즉 n형의 제3 불순물을 고농도로 이온 주입한다. 이어서, 소정의 어닐링(annealing) 공정을 실시하여 상기 이온 주입된 제3 불순물을 확산 및 활성화시킴으로써, 고농도의 소오스/드레인 영역 (n+)(18, 20)을 형성한다.
여기서, 미설명 부호 15는 채널 영역을 나타낸다.
상술한 종래 방법에 의하면, 고전압 모스 트랜지스터의 파괴 전압을 높이기 위하여 제1 불순물을 저농도로 이온 주입하여 저농도의 드레인 영역을 형성한다. 그러나, 상기 저농도의 드레인 영역에 의해 구동 전류 및 동작 전압이 낮아질 뿐만 아니라 Ron이 증가하는 문제가 발생한다. 또한, Ron이 증가하여 칩의 사이즈가 커지는 단점이 생긴다.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 Ron을 낮출 수 있는 고전압 모스 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기 고전압 모스 트랜지스터를 제조하는데 특히 적합한 고전압 모스 트랜지스터의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 횡형 고전압 모스 트랜지스터의 채널 길이 방향에 따른 단면도이다.
도 2는 도 1의 고전압 모스 트랜지스터의 채널 폭 방향에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 의한 횡형 고전압 모스 트랜지스터의 채널 길이 방향에 따른 단면도이다.
도 4는 도 3의 고전압 모스 트랜지스터의 채널 폭 방향에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 횡형 고전압 모스 트랜지스터의 채널 폭 방향에 따른 단면도이다.
도면의 주요 부분에 대한 부호의 설명
10, 100 ... 반도체 기판 12, 102 ... 소자분리 영역
103a, 103b ... 제1 및 제2 트렌치 14, 104 ... 게이트 산화막
16, 106 ... 게이트 전극 18, 108 ... 소오스 영역
20, 110 ... 고농도 드레인 영역 22, 112 ... 저농도 드레인 영역
상기 목적을 달성하기 위하여 본 발명은,
주표면 및 그 위에 형성된 채널 영역을 갖는 제1 도전형의 반도체 기판;
상기 채널 영역의 폭 방향으로, 상기 채널 영역을 사이에 두고 상기 반도체 기판에 소정 깊이로 형성된 제1 및 제2 트렌치;
상기 제1 및 제2 트렌치를 매립하면서 상기 채널 영역 상에 게이트 산화막을 개재하여 형성된 게이트 전극; 및
상기 채널 영역을 사이에 두고 상기 반도체 기판의 주표면에 형성된 고농도의 소오스/드레인 영역을 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은,
주표면을 갖는 제1 도전형의 반도체 기판을 제공하는 단계;
상기 반도체 기판을 소정 깊이로 식각하여, 고전압 모스 트랜지스터의 채널 영역의 폭 방향으로 소정 간격으로 이격된 제1 및 제2 트렌치를 형성하는 단계;
상기 제1 및 제2 트렌치의 내벽 및 상기 반도체 기판의 주표면 상에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상에 상기 제1 및 제2 트렌치를 매립하는 게이트 전극을 형성하는 단계; 및
사진 공정으로 고전압 모스 트랜지스터의 소오스/드레인 영역을 오픈시키고, 노출된 상기 반도체 기판의 주표면에 상기 제1 도전형과 반대인 제2 도전형의 불순물을 고농도로 이온 주입하는 단계를 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터의 제조 방법을 제공한다.
일반적으로, 온 스테이트 저항 Ron은 다음의 식으로 표시할 수 있다.
여기서, ρ는 비저항이고, L은 채널 영역의 길이를, W는 채널 영역의 폭을, 그리고 d는 채널 영역의 깊이를 각각 나타낸다.
본 발명은 채널 영역의 폭 방향으로 상기 채널 영역을 사이에 두고 이격된 제1 및 제2 트렌치를 형성한다. 게이트 전극은 상기 제1 및 제2 트렌치를 매립하면서 그들 사이의 채널 영역 상에 형성된다.
따라서, 본 발명에 의한 고전압 모스 트랜지스터의 채널 영역의 길이는 도 1에 도시된 종래의 고전압 모스 트랜지스터의 것과 동일하지만, 그 폭은 제1 및 제2 트렌치 각각의 깊이 만큼 증가하게 된다. Ron은 채널 영역의 폭에 반비례하기 때문에, 본 발명에 의한 고전압 모스 트랜지스터는 파괴 전압을 종래의 고전압 모스 트랜지스터의 것과 같은 수준으로 유지하면서 Ron을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 의한 횡형 고전압 모스 트랜지스터의 채널 길이 방향에 따른 단면도이고, 도 4는 상기 고전압 모스 트랜지스터의 채널 폭 방향에 따른 단면도이다. 여기서는 편의상 NMOS 고전압 트랜지스터만을 도시하였다.
도 3 및 도 4를 참조하면, 주표면 및 그 위에 형성된 채널 영역(105)을 갖는 제1 도전형, 예컨대 p형의 반도체 기판 (또는 p웰)(100)이 제공된다. 상기 채널 영역(105)을 사이에 두고 상기 기판(100)의 주표면에 제2 도전형, 예컨대 n형의 고농도 소오스/드레인 영역 (n+)(108, 110)이 형성된다. 상기 고농도 드레인 영역(110)을 둘러싸면서 상기 기판(100)의 주표면에 제2 도전형의 드레인 영역 (n-)(112)이 형성된다. 상기 채널 영역(105) 위로 상기 기판(100)의 주표면 상에 게이트 산화막(104)이 형성된다. 상기 게이트 산화막(104) 상에는 예컨대 제2 도전형 (n형)으로 도핑된 게이트 전극(106)이 형성된다.
상기 채널 영역(105)의 폭 방향으로는 상기 기판(100)을 소정 깊이로 식각한 제1 및 제2 트렌치(103a, 103b)가 형성된다. 상기 제1 및 제2 트렌치(103a, 103b)는 채널 영역(105)을 사이에 두고 형성된다. 상기 채널 영역(105)의 폭 방향으로 게이트 전극(106)은 제1 및 제2 트렌치(103a, 103b)를 매립하면서 제1 트렌치(103a)와 제2 트렌치(103b) 사이의 채널 영역(105) 상에 형성된다. 따라서, 상기 채널 영역(105)의 폭은 제1 및 제2 트렌치(103a, 103b)의 각각의 깊이에 제1 트렌치(103a)와 제2 트렌치(103b) 간의 간격을 더한 것이 된다.
상기 채널 영역(105)과 접하고 있지 않는 제1 및 제2 트렌치(103a, 103b)의 측벽에는 소자 분리용 채널 저지층(p+)(101)이 형성된다. 따라서, 본 발명의 일 실시예에 의하면, 상기 제1 및 제2 트렌치(103a, 103b)가 각각의 액티브 영역들을 분리시키는 소자 분리 영역의 역할을 겸하게 된다.
이하, 도 4에 도시된 횡형 고전압 모스 트랜지스터의 제조 방법을 설명하고자 한다.
먼저, 제1 도전형, 예컨대 p형의 반도체 기판(100)에 이온 주입 및 확산 공정을 수행하여 트윈-웰을 형성한다. 예를 들어, 하나의 마스크만을 사용하는 경우, 상기 p형 반도체 기판(100) 상에 질화막/산화막의 적층막(도시되지 않음)을 형성한 후 n웰이 형성될 영역의 상기 적층막을 오픈시키고 제2 도전형 (n형)의 불순물, 예컨대 인(P)을 이온 주입한다. 이어서, 열산화 공정을 수행하여 n웰 형성 영역 상에 산화막을 형성한 후, 상기 적층막을 제거하여 p웰이 형성될 영역의 기판을 노출시킨다. 다음에, 상기 n웰 영역 상의 산화막을 이온 주입 마스크로 하여 p형 불순물, 예컨대 보론(B)을 이온 주입한 후, 고온에서 장시간 웰 드라이브-인(Drive-in) 공정을 수행한다. 그 결과, PMOS 소자들이 형성될 영역에는 n웰(도시되지 않음)이 형성되고, NMOS 소자들이 형성될 영역에는 p웰(도시되지 않음)이 형성된다.
이어서, 상기 p웰이 형성된 기판 상에 n-드레인 영역을 형성하기 위한 제1 마스크 패턴(도시되지 않음)을 형성한 후, 이를 이온 주입 마스크로 이용하여 n형의 제1 불순물을 저농도로 이온 주입한다. 다음에, 상기 제1 마스크 패턴을 제거한 후, n웰이 형성된 기판 상에 p-드레인 영역을 형성하기 위한 제2 마스크 패턴(도시되지 않음)을 형성하고 이를 이온 주입 마스크로 이용하여 p형의 제2 불순물을 저농도로 이온 주입한다. 다음에, 상기 제2 마스크 패턴을 제거한 후, 드라이브-인 공정을 수행하여 이온 주입된 제1 및 제2 불순물을 확산 및 활성화시킴으로써 n-드레인 영역(112) 및 p-드레인 영역(도시되지 않음)을 형성한다.
이어서, 상기 기판(100) 상에 소자 분리 영역이 형성될 부위를 노출시키는 제3 마스크 패턴(도시되지 않음)을 형성한다. 바람직하게는, 상기 제3 마스크 패턴은 열적 산화막/질화막/화학 기상 증착(CVD) 산화막이 적층된 구조로 형성한다. 이어서, 상기 제3 마스크 패턴을 이용하여 노출된 기판 표면에 p형의 제3 불순물을 이온 주입함으로써 p+채널 저지층(101)을 형성한다. 계속해서, 상기 노출된 기판을 반응성 이온 식각(Reactive ion etching; RIE) 방법에 의해 소정 깊이로 식각함으로써 다수의 트렌치를 형성한다. 이때, 고전압 모스 트랜지스터의 채널 폭 방향으로는 게이트 전극의 임계 치수(Critical dimension; CD)에 의해 한정되는 간격만큼 서로 이격되는 제1 및 제2 트렌치(103a, 103b)가 형성된다. 상기 제1 트렌치(103a)와 제2 트렌치(103b)의 간격은 바람직하게는 도 1에 도시된 종래의 고전압 모스 트랜지스터의 채널 영역의 폭과 동일하다.
다음에, 상기 제3 마스크 패턴을 제거한 후, 결과물 전면에 TEOS (Tetra-ethyl-ortho-silicate)를 증착한다. 상기 TEOS막은 게이트 산화막(104)으로 제공된다. 이어서, 상기 게이트 산화막(104)이 형성된 결과물 전면에 도전 물질, 예컨대 폴리실리콘을 상기 제1 및 제2 트렌치(103a, 103b)를 포함한 트렌치들을 완전히 매립할 수 있을 정도의 두께로 증착한다. 다음에, 사진 공정으로 소자 분리 영역의 트렌치들을 오픈시킨 후, 게이트 산화막(104)으로 제공되는 TEOS막을 식각 종료점으로 하여 노출된 폴리실리콘을 에치백한다. 계속해서, 사진 공정으로 고전압 모스 트랜지스터의 게이트 전극이 형성될 부위를 오픈시킨 후, 노출된 폴리실리콘을 예컨대 n+형으로 도핑시킨 후, 이를 게이트 전극(106)의 패턴으로 식각한다. 그 결과, 상기 게이트 전극(106)은 채널 영역의 폭 방향으로 상기 제1 및 제2 트렌치(103a, 103b)를 매립하면서 제1 트렌치(103a)와 제2 트렌치(103b) 사이의 게이트 산화막(104) 상에 형성된다.
이어서, 사진 공정으로 고전압 NMOS 트랜지스터의 소오스/드레인 영역이 형성될 부위를 오픈시킨 후, 노출된 기판 표면에 n형의 제4 불순물, 예컨대 비소(Arsenic)를 고농도로 이온 주입한다. 계속해서, 사진 공정으로 고전압 PMOS 트랜지스터의 소오스/드레인 영역이 형성될 부위를 오픈시킨 후, 노출된 기판 표면에 p형의 제5 불순물, 예컨대 불화 붕소(BF2)를 고농도로 이온 주입한다. 이어서, 소정의 어닐링 공정을 실시하여 상기 이온 주입된 제4 및 제5 불순물을 확산 및 활성화시킴으로써, n+소오스/드레인 영역(108, 110) 및 p+소오스/드레인 영역(도시되지 않음)을 형성한다. 이와 같이 고전압 모스 트랜지스터를 제조하게 되면, 제1 트렌치(103a)와 제2 트렌치(103b) 간의 간격 및 그 각각의 깊이를 합한 것이 채널 영역(105)의 폭이 된다.
도 5는 본 발명의 다른 실시예에 횡형 고전압 모스 트랜지스터의 채널 폭 방향에 따른 단면도이다.
도 5를 참조하면, 제1 도전형, 예컨대 p형의 반도체 기판(100)에 이온 주입 및 확산 공정을 수행하여 트윈-웰을 형성한다. 예를 들어, 하나의 마스크만을 사용하는 경우, 상기 p형 반도체 기판(100) 상에 질화막/산화막의 적층막(도시되지 않음)을 형성한 후 n웰이 형성될 영역의 상기 적층막을 오픈시키고 제2 도전형 (n형)의 불순물, 예컨대 인(P)을 이온 주입한다. 이어서, 열산화 공정을 수행하여 n웰 형성 영역 상에 산화막을 형성한 후, 상기 적층막을 제거하여 p웰이 형성될 영역의 기판을 노출시킨다. 다음에, 상기 n웰 영역 상의 산화막을 이온 주입 마스크로 하여 p형 불순물, 예컨대 보론(B)을 이온 주입한 후, 고온에서 장시간 웰 드라이브-인 공정을 수행한다. 그 결과, PMOS 소자들이 형성될 영역에는 n웰(도시되지 않음)이 형성되고, NMOS 소자들이 형성될 영역에는 p웰(도시되지 않음)이 형성된다.
이어서, 상기 p웰이 형성된 기판 상에 n-드레인 영역을 형성하기 위한 제1 마스크 패턴(도시되지 않음)을 형성한 후, 이를 이온 주입 마스크로 이용하여 n형의 제1 불순물을 저농도로 이온 주입한다. 다음에, 상기 제1 마스크 패턴을 제거한 후, n웰이 형성된 기판 상에 p-드레인 영역을 형성하기 위한 제2 마스크 패턴(도시되지 않음)을 형성하고 이를 이온 주입 마스크로 이용하여 p형의 제2 불순물을 저농도로 이온 주입한다. 다음에, 상기 제2 마스크 패턴을 제거한 후, 드라이브-인 공정을 수행하여 이온 주입된 제1 및 제2 불순물을 확산 및 활성화시킴으로써 n-드레인 영역(112) 및 p-드레인 영역(도시되지 않음)을 형성한다.
이어서, 상기 기판(100) 상에 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화 공정(LOCOS)을 수행하여 소자 분리 영역(102)을 형성한다. 구체적으로, 상기 제2 마스크 패턴이 제거된 결과물 전면에 패드 산화막(도시되지 않음)을 성장시킨 후, 그 위에 액티브 영역을 정의하기 위한 사진 공정으로 질화막 또는 질화막/폴리 실리콘막이 적층된 구조로 이루어진 액티브 패턴(도시되지 않음)을 형성한다. 이어서, 상기 액티브 패턴을 이온 주입 마스크로 이용하여 노출된 기판 표면에 p형의 제3 불순물을 이온 주입함으로써 p+채널 저지층(101)을 형성한 후, 열산화 공정을 실시하여 각각의 액티브 소자들을 분리시키기 위한 소자 분리 영역(102)을 형성한다.
다음에, 상기 액티브 패턴을 제거한 후, 고전압 모스 트랜지스터의 채널 영역의 폭 방향으로 제3 마스크 패턴(도시되지 않음)을 형성한다. 바람직하게는, 상기 제3 마스크 패턴은 열적 산화막/질화막/CVD 산화막이 적층된 구조로 형성한다. 이어서, 상기 제3 마스크 패턴을 이용하여 노출된 기판을 RIE 방법에 의해 소정 깊이로 식각함으로써 제1 및 제2 트렌치(103a, 103b)를 형성한다. 상기 제1 트렌치(103a)와 제2 트렌치(103b)의 간격은 게이트 전극의 임계 치수(CD)에 의해 결정하며, 바람직하게는 도 1에 도시된 종래의 고전압 모스 트랜지스터의 채널 영역의 폭과 동일하다.
이어서, 상기 제3 마스크 패턴을 제거한 후, 결과물 전면에 열산화 공정을 수행하여 게이트 산화막(104)을 형성한다. 계속해서, 상기 게이트 산화막(104) 상에 도전 물질, 예컨대 폴리실리콘을 상기 제1 및 제2 트렌치(103a, 103b)를 완전히 매립할 수 있을 정도의 두께로 증착하고, 이를 예컨대 n+형으로 도핑시킨다. 상기 폴리실리콘은 증착 후 확산 또는 이온 주입에 의해 도핑될 수도 있고, 인-시튜 증착에 의해 도핑될 수도 있다. 다음에, 상기 폴리실리콘을 사진 식각 공정으로 패터닝함으로써 게이트 전극(106)을 형성한다. 그 결과, 상기 게이트 전극(106)은 채널 영역의 폭 방향으로 상기 제1 및 제2 트렌치(103a, 103b)를 매립하면서 제1 트렌치(103a)와 제2 트렌치(103b) 사이의 게이트 산화막(104) 상에 형성된다.
이어서, 사진 공정으로 고전압 NMOS 트랜지스터의 소오스/드레인 영역이 형성될 부위를 오픈시킨 후, 노출된 기판 표면에 n형의 제4 불순물, 예컨대 비소를 고농도로 이온 주입한다. 계속해서, 사진 공정으로 고전압 PMOS 트랜지스터의 소오스/드레인 영역이 형성될 부위를 오픈시킨 후, 노출된 기판 표면에 p형의 제5 불순물, 예컨대 불화 붕소를 고농도로 이온 주입한다. 이어서, 소정의 어닐링 공정을 실시하여 상기 이온 주입된 제4 및 제5 불순물을 확산 및 활성화시킴으로써, n+소오스/드레인 영역(108, 110) 및 p+소오스/드레인 영역(도시되지 않음)을 형성한다. 이와 같이 고전압 모스 트랜지스터를 제조하게 되면, 제1 트렌치(103a)와 제2 트렌치(103b) 간의 간격 및 그 각각의 깊이를 합한 것이 채널 영역(105)의 폭이 된다.
상술한 바와 같이 본 발명에 의하면, 채널 영역의 폭 방향으로 상기 채널 영역을 사이에 두고 이격된 제1 및 제2 트렌치를 형성한다. 게이트 전극은 상기 제1 및 제2 트렌치를 매립하면서 그들 사이의 채널 영역 상에 형성된다.
따라서, 본 발명에 의한 고전압 모스 트랜지스터에 있어서, 채널 영역의 길이는 도 1에 도시된 종래의 고전압 모스 트랜지스터의 것과 동일하지만, 그 폭은 제1 및 제2 트렌치 각각의 깊이 만큼 증가하게 된다. Ron은 채널 영역의 폭에 반비례하기 때문에, 본 발명에 의한 고전압 모스 트랜지스터는 파괴 전압을 종래의 고전압 모스 트랜지스터의 것과 같은 수준으로 유지하면서 Ron을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 주표면 및 그 위에 형성된 채널 영역(105)을 갖는 제1 도전형의 반도체 기판(100);
    상기 채널 영역의 폭 방향으로, 상기 채널 영역을 사이에 두고 상기 반도체 기판에 소정 깊이로 형성된 제1 및 제2 트렌치(103a, 103b);
    상기 제1 및 제2 트렌치를 매립하면서 상기 채널 영역 상에 게이트 산화막(104)을 개재하여 형성된 게이트 전극(106); 및
    상기 채널 영역을 사이에 두고 상기 반도체 기판의 주표면에 형성된 고농도의 소오스/드레인 영역(108, 110)을 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  2. 제1항에 있어서, 상기 고농도의 드레인 영역을 둘러싸면서 상기 반도체 기판의 주표면에 형성된 저농도의 드레인 영역(112)을 더 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  3. 제1항에 있어서, 상기 채널 영역의 폭은 상기 제1 및 제2 트렌치 각각의 깊이에 상기 제1 트렌치와 제2 트렌치 사이의 간격을 합한 것임을 특징으로 하는 고전압 모스 트랜지스터.
  4. 제1항에 있어서, 상기 채널 영역과 접하고 있지 않는 제1 및 제2 트렌치의 측벽에 형성된 소자 분리용 채널 저지층(101)을 더 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  5. 주표면을 갖는 제1 도전형의 반도체 기판을 제공하는 단계;
    상기 반도체 기판을 소정 깊이로 식각하여, 고전압 모스 트랜지스터의 채널 영역의 폭 방향으로 소정 간격으로 이격된 제1 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치의 내벽 및 상기 반도체 기판의 주표면 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 상기 제1 및 제2 트렌치를 매립하는 게이트 전극을 형성하는 단계; 및
    사진 공정으로 고전압 모스 트랜지스터의 소오스/드레인 영역을 오픈시키고, 노출된 상기 반도체 기판의 주표면에 상기 제1 도전형과 반대인 제2 도전형의 불순물을 고농도로 이온 주입하는 단계를 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 제1 및 제2 트렌치를 형성하는 단계 전에, 사진 공정으로 고전압 모스 트랜지스터의 저농도 드레인 영역을 오픈시키고, 노출된 상기 반도체 기판의 주표면에 상기 제1 도전형과 반대인 제2 도전형의 불순물을 저농도로 이온 주입하는 단계를 더 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터의 제조 방법.
  7. 제5항에 있어서, 상기 제1 및 제2 트렌치를 형성하는 단계 전에, 상기 반도체 기판 상에 소자 분리 영역이 형성될 부위를 노출시키는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 이용하여 상기 제1 도전형의 불순물을 이온 주입함으로써 채널 저지층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고전압 모스 트랜지스터의 제조 방법.
  8. 제5항에 있어서, 상기 게이트 산화막은 TEOS를 증착하여 형성하는 것을 특징으로 하는 고전압 모스 트랜지스터의 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510596B1 (ko) * 2002-11-29 2005-08-26 한국전자통신연구원 반도체 소자의 트랜지스터 및 그 제조 방법
KR100693249B1 (ko) * 2005-02-03 2007-03-13 삼성전자주식회사 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법
KR100763337B1 (ko) * 2006-10-02 2007-10-04 삼성전자주식회사 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
US7936003B2 (en) 2005-02-03 2011-05-03 Samsung Electronics Co., Ltd. Semiconductor device having transistor with vertical gate electrode and method of fabricating the same
KR101067873B1 (ko) * 2004-09-15 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510596B1 (ko) * 2002-11-29 2005-08-26 한국전자통신연구원 반도체 소자의 트랜지스터 및 그 제조 방법
KR101067873B1 (ko) * 2004-09-15 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성방법
KR100693249B1 (ko) * 2005-02-03 2007-03-13 삼성전자주식회사 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체장치 및 그 제조 방법
US7936003B2 (en) 2005-02-03 2011-05-03 Samsung Electronics Co., Ltd. Semiconductor device having transistor with vertical gate electrode and method of fabricating the same
KR100763337B1 (ko) * 2006-10-02 2007-10-04 삼성전자주식회사 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
US7619281B2 (en) 2006-10-02 2009-11-17 Samsung Electronics Co., Ltd. Semiconductor device having buried gate line and method of fabricating the same

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