CN111554744A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

本申请涉及半导体器件和制造半导体器件的方法。一种半导体器件，包括半导体衬底，该半导体衬底包括具有第一表面和第二表面的第一外延层、第二外延层、形成为穿过第一外延层和第二外延层的掩埋区域以及栅极电极。第二外延层包括漏极区域、源极区域、体区域、漂移区域、第一区域和第二区域。第一区域至少形成在漏极区域下方。第二区域在沟道长度方向上具有第一端和第二端。第一端在沟道长度方向上位于体区域和漏极区域之间。第二区域从第一端朝向第二端延伸，使得第二端至少延伸到源极区域下方。第二区域的杂质浓度大于第一区域的杂质浓度。

Description

半导体器件和制造半导体器件的方法
相关申请的交叉引用
2019年2月8日提交的第2019-021292号日本专利申请的公开(包括说明书、附图和摘要)通过引用全部并入本文。
技术领域
本发明涉及半导体器件和制造半导体器件的方法。
背景技术
下面列出了公开的技术。
[专利文献1]日本未经审查的专利申请公开No.2017-152559
[专利文献2]日本未经审查的专利申请公开No.2011-3608
[专利文献3]日本未经审查的专利申请公开No.2013-115166
专利文献1描述了包括LDMOS晶体管的半导体器件。
专利文献1中公开的半导体器件包括半导体衬底、栅极电介质膜和栅极电极。半导体衬底包括支撑衬底、形成在支撑衬底上的外延层和掩埋区域。支撑衬底的导电类型和外延层的导电类型是p型。掩埋区域形成为穿过支撑衬底和外延层。掩埋区域的导电类型为n型。
外延层具有第一表面和第二表面。第一表面是支撑衬底侧上的外延层的表面。第二表面是第一表面的相对表面。第二表面是半导体衬底的主表面。在外延层中，形成源极区域、漏极区域、阱区域、漂移区域、第一区域和第二区域。
源极区域形成在第二表面上。漏极区域形成在第二表面上并且与源极区域隔开。阱区域形成在第二表面上，使得阱区域包围源极区域。漂移区域形成在第二表面上，使得漂移区域包围漏极区域。源极区域、漏极区域、漂移区域的导电类型为n型，并且阱区域的导电类型为p型。在下文中，源极区域和漂移区域之间的第二表面是沟道区域。
第一区域位于漏极区域下方。第二区域在沟道长度方向(从源极区域朝向漏极区域的方向)具有一端和另一端。第二区域的一端在沟道长度方向上位于体区域和漏极区域之间。第二区域的另一端位于源极区域下方。第一区域在厚度方向(从第一表面朝向第二表面的方向)上位于漏极区域和第一表面之间。第二区域在厚度方向上比第一区域距离第一表面更远。第一区域和第二区域的导电类型为p型。第二区域的杂质浓度大于第一区域的杂质浓度。
栅极电极面向沟道区域，同时栅极电极与栅极电介质膜绝缘。源极区域、漏极区域、阱区域、漂移区域、栅极电介质膜和栅极电极构成LDMOS晶体管。
专利文献2和专利文献3还分别公开了其中形成LDMOS晶体管的半导体器件。
发明内容
在专利文献1中公开的半导体器件中，可以通过第二区域来提高LDMOS晶体管的通态击穿电压。专利文献1的半导体器件包括寄生npn晶体管，寄生npn晶体管具有漏极区域作为集电极、阱区域作为基极和源极区域作为发射极。在专利文献1所述的半导体器件中，由于第二区域比第一区域距离第一表面更远，因此不能充分抑制由于掩埋区域的电势而引起的阱区域电势的上升。当阱区域的电势升高时，寄生npn晶体管工作，并且通态击穿电压降低，所以专利文献1公开的半导体器件中LDMOS的通态电阻有提高的空间。
其他问题和新颖特征从本说明书和附图的描述中将变得明显。
根据实施例的半导体器件包括：第一导电类型的第一外延层，具有第一表面和与第一表面相对的第二表面；第一导电类型的第二外延层，被形成在第二表面上并且具有面对第二表面的第三表面和与第三表面相对的第四表面；与第一导电类型相反的第二导电类型的掩埋区域，被形成为穿过第一外延层和第二外延层；以及栅极电极。第二外延层包括漏极区域、源极区域、体区域、漂移区域、第一区域和第二区域。漏极区域形成在第四表面上。源极区域形成在与漏极区域隔开的第四表面上。漂移区域形成在第四表面上，使得漂移区域包围漏极区域。体区域形成在第四表面上，使得体区域包围源极区域。在厚度方向(即从第三表面朝向第四表面的方向)上，第一区域形成在比漂移区域更靠近掩埋区域的位置处。在厚度方向上，第二区域形成于比第一区域更靠近掩埋区域的位置处。体区域、第一区域和第二区域的导电类型是第一导电类型。漏极区域、源极区域和漂移区域的导电类型为第二导电类型。第一区域至少形成在漏极区域下方。在从源极区域朝向漏极区域的沟道长度方向上，第二区域具有第一端和与第一端相对的第二端。第一端在沟道长度方向上位于体区域和漏极区域之间。第二区域从第一端朝向第二端延伸，使得第二端至少到达源极区域下方。第二区域的杂质浓度大于第一区域的杂质浓度。栅极电极面向源极区域和漂移区域之间的第四表面，同时被绝缘。
依照根据实施例的半导体器件，可以提高LDMOS晶体管的通态击穿电压。
附图说明
图1是示出根据第一实施例的半导体器件的电路配置的示意图。
图2是根据第一实施例的半导体器件的平面图。
图3是沿着图2中的III-III线获得的横截面图。
图4是根据第一实施例的第一修改的半导体器件的横截面图。
图5是根据第一实施例的第二修改的半导体器件的横截面图。
图6是根据第一实施例的第三修改的半导体器件的横截面图。
图7是根据第一实施例的第四修改的半导体器件的横截面图。
图8是当晶体管Tr由多个指状物构成时根据第一实施例的半导体器件的横截面图。
图9是示出根据第一实施例的半导体器件的制造方法的工艺图。
图10是半导体衬底提供步骤S1中根据第一实施例的半导体器件的横截面图。
图11是第一离子注入步骤S2中根据第一实施例的半导体器件的横截面图。
图12是第二离子注入步骤S3中根据第一实施例的半导体器件的横截面图。
图13是第三离子注入步骤S4中根据第一实施例的半导体器件的横截面图。
图14是第四离子注入步骤S5中根据第一实施例的半导体器件的横截面图。
图15是第五离子注入步骤S6中根据第一实施例的半导体器件的横截面图。
图16是第一绝缘隔离膜形成步骤S7中根据第一实施例的半导体器件的横截面图。
图17是栅极电介质膜形成步骤S8中根据第一实施例的半导体器件的横截面图。
图18是在栅极形成步骤S9中根据第一实施例的半导体器件的横截面图。
图19是第六离子注入步骤S10中根据第一实施例的半导体器件的横截面图。
图20是侧壁间隔物形成步骤S11中根据第一实施例的半导体器件的横截面图。
图21是第七离子注入步骤S12中根据第一实施例的半导体器件的横截面图。
图22是在层间绝缘膜形成步骤S13中根据第一实施例的半导体器件的横截面图。
图23是第二绝缘膜形成步骤S14中根据第一实施例的半导体器件的横截面图。
图24是在接触插塞形成步骤S15中根据第一实施例的半导体器件的横截面图。
图25是当形成第二区域DIF2时的仿真的说明图。
图26是未形成第二区域DIF2时的仿真的说明图。
图27是根据第二实施例的半导体器件的横截面图。
图28是示出根据第二实施例的半导体器件的制造方法的工艺图。
图29是根据第三实施例的半导体器件的横截面图。
图30是示出根据第三实施例的半导体器件的制造方法的工艺图。
具体实施方式
将参考附图描述实施例的细节。在下列附图中，相同或相应的部件用相同的标号表示，并且将不再重复其描述。
(第一实施例)
以下，将描述根据第一实施例的半导体器件。
(根据第一实施例的半导体器件的电路配置)
如图1所示，根据第一实施例的半导体器件包括例如驱动电路DRC、预驱动电路PDC、仿真电路ANC、电源电路PWC和输入/输出电路IOC。其中，例如，驱动电路DRC包括晶体管Tr。晶体管Tr是LDMOS晶体管。
(根据第一实施例的半导体器件中的LDMOS晶体管的配置)
如图2和图3所示，在形成晶体管Tr的区域中，根据第一实施例的半导体器件包括半导体衬底SUB、绝缘隔离膜ISL1和绝缘隔离膜ISL2、栅极电介质膜GI和栅极电极GE。在形成晶体管Tr的区域中，根据第一实施例的半导体器件还包括侧壁间隔物SWS、层间绝缘膜ILD、绝缘隔离膜ISL3、接触插塞CP1、接触插塞CP2、接触插塞CP3、布线WL1和布线WL2。
半导体衬底SUB包括外延层EP1、外延层EP2和掩埋区域BL。外延层EP1和外延层EP2由例如掺杂有杂质的单晶硅(Si)形成。外延层EP1和外延层EP2的导电类型是第一导电类型。第一导电类型是例如p型。外延层EP1具有第一表面F1和第二表面F2。第二表面F2是第一表面F1的相对表面。外延层EP2具有第三表面F3和第四表面F4。第四表面F4是第三表面F3的相对表面。
外延层EP2形成在外延层EP1上。更具体地，外延层EP2形成在第二表面F2上。第三表面F3与第二表面F2相对。即，第四表面F4构成半导体衬底SUB的主表面。
掩埋区域BL形成为穿过外延层EP1和外延层EP2。掩埋区域BL的导电类型为第二导电类型。第二导电类型是第一导电类型的相反导电类型。也就是说，如果第一导电类型是p型，则第二导电类型是n型。外延层EP1和外延层EP2通过掩埋区域BL彼此电隔离。
在外延层EP2中形成漏极区域DRA、源极区域SR、漂移区域DRI、体区域BR和体接触区域BCR。
漏极区域DRA形成在第四表面F4中。源极区域SR形成在远离漏极区域DRA的第四表面F4上。源极区域SR具有第一部分SRa和第二部分SRb。第一部分SRa比第二部分SRb更靠近漏极区域DRA。第一部分SRa的杂质浓度小于第二部分SRb的杂质浓度。换句话说，源极区域SR具有轻掺杂扩散(LDD)结构。漏极区域DRA和源极区域SR的导电类型为第二导电类型。
漂移区域DRI形成在第四表面F4上，使得漂移区域DRI包围漏极区域DRA。漂移区域DRI的导电类型为第二导电类型。漂移区域DRI的杂质浓度小于漏极区域DRA的杂质浓度。
体区域BR形成在第四表面F4上，使得体区域BR包围源极区域SR。体区域BR的导电类型是第一导电类型。体区域BR的杂质浓度大于外延层EP2的杂质浓度。
体接触区域BCR形成在第四表面F4上。体接触区域BCR布置成在与漏极区域DRA相对的一侧上与源极区域SR相邻。体接触区域BCR被体区域BR包围。体接触区域BCR的导电类型是第一导电类型。体接触区域BCR的杂质浓度大于体区域BR的杂质浓度。
沟槽TR1形成在第四表面F4上。沟槽TR1从第四表面F4朝向第三表面F3延伸。沟槽TR1位于漏极区域DRA和源极区域SR之间，使得沟槽TR1被漂移区域DRI包围。绝缘隔离膜ISL1被掩埋在沟槽TR1中。绝缘隔离膜ISL1由例如氧化硅(SiO2)形成。沟槽TR1和绝缘隔离膜ISL1具有浅沟槽隔离(STI)结构。绝缘隔离膜ISL1(沟槽TR1)被形成为使得绝缘隔离膜ISL1在平面图中包围漏极区域DRA(参见图2)。绝缘隔离膜ISL1可以是硅的局部氧化(LCOS)。
在第四表面F4上形成沟槽TR2。与源极区域SR相比，沟槽TR2在另一侧上与体接触区域BCR相邻定位。沟槽TR2从第四表面F4朝向第三表面F3延伸。沟槽TR2被体区域BR包围。绝缘隔离膜ISL2被掩埋在沟槽TR2中。绝缘隔离膜ISL2由例如氧化硅形成。沟槽TR2和绝缘隔离膜ISL2具有STI结构。绝缘隔离膜ISL2(沟槽TR2)被被形成为使得绝缘隔离膜ISL2在平面图中包围体接触区域BCR。绝缘隔离膜ISL2可能是LOCOS。
栅极电介质膜GI形成在源极区域SR和沟槽TR1之间的第四表面F4上。栅极电介质膜GI由例如氧化硅形成。
栅极电极GE形成在栅极电介质膜GI上。栅极电极GE可以延伸到绝缘隔离膜ISL1上方。栅极电极GE面对沟道区域(布置在源极区域SR和漂移区域DRI之间的第四表面F4)，同时通过栅极电介质膜GI与沟道区域绝缘。栅极电极GE由例如被掺杂有杂质的多晶硅形成。
漏极区域DRA、源极区域SR、漂移区域DRI、体区域BR、栅极电介质膜GI和栅极电极GE构成晶体管Tr。
侧壁间隔物SWS形成在第一部分SRa上，使得侧壁间隔物SWS与栅极电极GE的第一侧表面接触。侧壁间隔物SWS形成在绝缘隔离膜ISL1上，使得侧壁间隔物SWS与栅极电极GE的第二侧表面接触。第二侧表面是栅极电极GE的与栅极电极GE的第一侧表面相对的侧表面。侧壁间隔物SWS由例如氧化硅和氮化硅(Si3N)的层叠膜形成。
层间绝缘膜ILD形成在第四表面F4上，使得层间绝缘膜ILD覆盖栅极电极GE和侧壁间隔物SWS。层间绝缘膜ILD由例如氧化硅形成。
在层间绝缘膜ILD、半导体衬底SUB和绝缘隔离膜ISL2中形成沟槽TR3。沟槽TR3在半导体衬底SUB中从第四表面F4朝向第一表面F1延伸。沟槽TR3被形成为使得沟槽TR3穿透掩埋区域BL。从另一个角度看，层间绝缘膜ILD、绝缘隔离膜ISL2、体区域BR、外延层EP2、掩埋区域BL和外延层EP1从沟槽TR3的侧表面暴露。绝缘隔离膜ISL3被掩埋在沟槽TR3中。绝缘隔离膜ISL3由例如氧化硅形成。沟槽TR3和绝缘隔离膜ISL3形成在深沟槽隔离(DTI)结构中。绝缘隔离膜ISL3(沟槽TR3)被形成为使得绝缘隔离膜ISL3在平面视图中包围晶体管Tr。
接触插塞CP1、接触插塞CP2和接触插塞CP3形成在层间绝缘膜ILD中。更具体地说，接触插塞CP1、接触插塞CP2和接触插塞CP3被掩埋在层间绝缘膜ILD中形成的接触孔中。接触插塞CP1、接触插塞CP2和接触插塞CP3分别与漏极区域DRA、源极区域SR和体接触区域BCR电连接。接触插塞CP1、接触插塞CP2和接触插塞CP3例如由钨(W)形成。
布线WL1和布线WL2形成在层间绝缘膜ILD上。布线WL1与接触插塞CP1电连接，并且布线WL2与接触插塞CP2和接触插塞CP3电连接。布线WL1和布线WL2由例如铝(Al)合金、铜(Cu)合金等形成。
外延层EP2还包括根据第一实施例的半导体器件中的第一区域DIF1、第二区域DIF2和第三区域DIF3。第一区域DIF1、第二区域DIF2和第三区域DIF3的导电类型是第一导电类型。
第二区域DIF2的杂质浓度大于第一区域DIF1的杂质浓度。第三区域DIF3的杂质浓度大于第一区域DIF1的杂质浓度。优选地，第三区域DIF3的杂质浓度大于第二区域DIF2的杂质浓度。第一区域DIF1、第二区域DIF2和第三区域DIF3的杂质浓度大于外延层EP2的杂质浓度。
第一区域DIF1在外延层EP2的厚度方向(从第三表面F3到第四表面F4的方向)上比漂移区域DRI和体区域BR更靠近第三表面F3。从另一个角度来看，在外延层EP2的厚度方向上第一区域DIF1比漂移区域DRI和体区域BR更靠近掩埋区域BL。第一区域DIF1被形成为穿过其中形成晶体管Tr的区域。
在外延层EP2的厚度方向上，第二区域DIF2比第一区域DIF1更靠近第三表面F3，即，比第一区域DIF1更接近掩埋区域BL。第二区域DIF2在沟道长度方向上具有第一端和第二端。第二端是第一端的另一端。
在沟道长度方向上，第二区域DIF2的第一端位于体区域BR和漏极区域DRA之间。第二区域DIF2从第一端朝向第二端延伸，使得第二端到达沟槽TR3。即，第二区域DIF2被形成为使得第二区域DIF2避开漏极区域DRA的较低位置。
在外延层EP2的厚度方向上，第三区域DIF3比漂移区域DRI和体区域BR更靠近第三表面F3(掩埋区域BL)，并且被设置成比第一区域DIF1更远离第三表面F3(掩埋区域BL)。第三区域DIF3在沟道长度方向上具有第一端和第二端。第二端是第一端的另一端。
在沟道长度方向上，第三区域DIF3的第一端位于体区域BR和漏极区域DRA之间。第三区域DIF3从第一端朝向第二端延伸，使得第二端到达沟槽TR3。即，第三区域DIF3被形成为使得第三区域DIF3避开漏极区域DRA的下部。
如图4到图6所示，第一区域DIF1可以不被形成为穿过形成晶体管Tr的区域。更具体地说，第一区域DIF1可以至少形成在漏极区域DRA下方。
如图5和图6所示，第二区域DIF2可以不延伸使得第二端到达沟槽TR3。更具体地说，第二区域DIF2可从第一端延伸，使得第二端至少延伸至源极区域SR下方。从另一角度来看，第二区域DIF2可被形成为至少在沟道区域SR和源极区域SR下方。
如图6和图7所示，外延层EP2可以不包括第三区域DIF3。
在上述描述中，晶体管Tr(LDMOS晶体管)的指状物的数目是1，但是如图8所示，晶体管Tr的指状物的数目可以是2或更多。当晶体管Tr的指状物的数目为多个时，未布置成与沟槽TR3相邻的第三区域DIF3(在图8中，中心处的第三区域DIF3沟道)可以具有分别在体区域BR和漏极区域DRA之间的两端。
如图9所示，根据第一实施例的制造半导体器件的方法包括半导体衬底提供步骤S1、第一离子注入步骤S2、第二离子注入步骤S3、第三离子注入步骤S4、第四离子注入步骤S5、第五离子注入步骤S6，第一绝缘隔离膜形成步骤S7、栅极电介质膜形成步骤S8和栅极电极形成步骤S9。根据第一实施例的制造半导体器件的方法还包括第六离子注入步骤S10、侧壁间隔物形成步骤S11、第七离子注入步骤S12、层间绝缘膜形成步骤S13、第二绝缘隔离膜形成步骤S14、接触插塞形成步骤S15和布线形成步骤S16。
如图10所示，在半导体衬底提供步骤S1中，提供半导体衬底SUB。在半导体衬底提供步骤S1中，首先，提供包括外延层EP1的半导体衬底。其次，在半导体衬底提供步骤S1中，执行第二表面F2的离子注入。结果，形成了掩埋区域BL。第三，在半导体衬底提供步骤S1中，在外延层EP1上进行外延层EP2的外延生长。如上所述，提供了包括外延层EP1、外延层EP2和掩埋区域BL的半导体衬底SUB。另外，通过扩散与用于形成外延层EP2的热处理相关联的杂质(以及在后续步骤中的热处理)，最终穿过外延层EP1和外延层EP2而形成掩埋区域BL。
如图11所示，在第一离子注入步骤S2中，执行用于形成第二区域DIF2的离子注入。如图12所示，在第二离子注入步骤S3中，执行用于形成第一区域DIF1的离子注入。如图13所示，在第三离子注入步骤S4中，执行用于形成第三区域DIF3的离子注入。
如图14所示，在第四离子注入步骤S5中，执行用于形成体区域BR的离子注入。如图15所示，在第五离子注入步骤S6中，执行用于形成漂移区域DRI的离子注入。例如，使用光致抗蚀剂作为掩膜来执行第一离子注入步骤S2到第五离子注入步骤S6。
如图16所示，在第一绝缘隔离膜形成步骤S7中，形成绝缘隔离膜ISL1和绝缘隔离膜ISL2。在第一绝缘隔离膜形成步骤S7中，首先形成沟槽TR1和沟槽TR2。沟槽TR1和沟槽TR2由各向异性干法刻蚀(例如反应离子刻蚀(RIE))形成。
其次，在第一绝缘隔离膜形成步骤S7中，构成绝缘隔离膜ISL1和绝缘隔离膜ISL2的材料被嵌入沟槽TR1和沟槽TR2中。绝缘隔离膜ISL1和构成绝缘隔离膜ISL2的材料通过例如化学气相沉积(CVD)等被掩埋在沟槽TR1和沟槽TR2中。第三，在第一绝缘隔离膜形成步骤S7中，通过化学机械抛光(CMP)等去除从沟槽TR1和沟槽TR2突出的构成绝缘隔离膜ISL1和绝缘隔离膜ISL2的材料。
如图17所示，在栅极电介质膜形成步骤S8中，形成栅极电介质膜GI。例如，通过对外延层EP2的第四表面F4进行热氧化来执行栅极电介质膜形成步骤S8。
如图18所示，在栅极电极形成步骤S9中，形成栅极电极GE。在栅极电极形成步骤S9中，首先，通过CVD等沉积构成栅极电极GE的材料。其次，在栅极电极形成步骤S9中，使用由光刻形成的光致抗蚀剂通过各向异性干法刻蚀来图案化构成所形成的栅极电极GE的材料。
如图19所示，在第六离子注入步骤S10中，形成第一部分SRa。以栅极电极GE作为掩膜执行第六离子注入步骤S10。
如图20所示，在侧壁间隔物形成步骤S11中，形成侧壁间隔物SWS。首先，在侧壁间隔物形成步骤S11中，通过CVD等沉积构成侧壁间隔物SWS的材料。其次，在侧壁间隔物形成步骤S11中，对构成沉积的侧壁间隔物SWS的材料进行回刻蚀。
如图21所示，在第七离子注入步骤S12中，形成源极区域SR(更具体地说，第二部分SRb)、漏极区域DRA和体接触区域BCR。使用栅极电极GE、侧壁间隔物SWS和光致抗蚀剂作为掩膜来执行第七离子注入步骤S12。
如图22所示，在层间绝缘膜形成步骤S13中，形成层间绝缘膜ILD。在层间绝缘膜形成步骤S13中，首先，通过CVD等沉积构成层间绝缘膜ILD的材料。其次，在层间绝缘膜形成步骤S13中，对构成由CMP等形成的层间绝缘膜ILD的材料进行平坦化。
如图23所示，在第二绝缘隔离膜形成步骤S14中，形成绝缘隔离膜ISL3。在第二绝缘隔离膜形成步骤S14中，首先形成沟槽TR3。沟槽TR3是由各向异性干法刻蚀形成的。其次，在第二绝缘隔离膜形成步骤S14中，通过CVD等将构成绝缘隔离膜ISL3的材料嵌入沟槽TR3中。第三，在第二绝缘隔离膜形成步骤S14中，通过CMP等去除构成从沟槽TR3突出的绝缘隔离膜ISL3的材料。
如图24所示，在接触插塞形成步骤S15中，形成接触插塞CP1、接触插塞CP2和接触插塞CP3。在接触插塞形成步骤S15中，首先，在层间绝缘膜ILD中形成接触孔。例如，接触孔是由各向异性干法刻蚀形成的。其次，在接触插塞形成步骤S15中，通过CVD等将构成接触插塞CP1、接触插塞CP2和接触插塞CP3的材料掩埋在接触孔中。第三，在接触插塞形成步骤S15中，通过CMP等去除从接触孔突出的构成接触插塞CP1、接触插塞CP2和接触插塞CP3的材料。
在布线形成步骤S16中，执行布线WL1和布线WL2的形成。在布线形成步骤S16中，首先，通过溅射等方法沉积构成布线WL1和布线WL2的材料。其次，在布线形成步骤S16中，使用由光刻形成的光致抗蚀剂，通过各向异性干法刻蚀对构成沉积布线WL1和布线WL2的材料进行图案化。如上所述，形成根据图3所示的第一实施例的半导体器件。
如上所述，在根据第一实施例的半导体器件中，第一区域DIF1至少形成在漏极区域DRA下方，并且第一区域DIF1的杂质浓度小。因此，当向漏极区域DRA施加正电势时，在漂移区域DRI和掩埋区域BL之间很可能发生穿通。当漂移区域DRI和掩埋区域BL之间的间隙被穿通时，施加到漏极区域DRA的电势由漏极区域DRA、漂移区域DRI以及掩埋区域BL共享，并且因此，根据第一实施例的半导体器件可以提高关态耐受电压。
在根据第一实施例的半导体器件中，通过在漂移区域DRI和掩埋区域BL之间的穿通而施加到漏极区域DRA的电势也由掩埋区域BL共享，作为结果，掩埋区域BL的电势趋于上升。当掩埋区域BL的电势升高时，耗尽层倾向于从掩埋区域BL向体区域BR延伸，并且体区域BR的电势趋于升高。
根据第一实施例的半导体器件包括寄生npn晶体管，其具有漏极区域DRA作为集电极、体区域BR作为基极和源极区域SR作为发射极。因此，如果体区域BR的电势升高，则寄生npn晶体管操作且通态击穿电压可能降低。
然而，如上所述，根据第一实施例的半导体器件包括第二区域DIF2，其延伸使得第二端DIF2b至少达到源极区域SR下方。因为第二区域DIF2具有高杂质浓度且布置成靠近掩埋区域BL，所以即使掩埋区域BL的电势升高，耗尽层也很难从掩埋区域BL延伸到体区域BR。即，在根据第一实施例的半导体器件中，体区域BR的电势几乎不升高，并且抑制了通态击穿电压的降低。
图25示出了在形成第二区域DIF2时由工艺CAD(TCAD)进行的仿真结果，图26示出了在未形成第二区域DIF2时由TCAD进行的仿真结果。在图25和图26中，等电势线以2V间隔用虚线表示。在这些仿真中，施加到漏极区域DRA的电势被设置为70v，并且施加到栅极电极GE的电势被设置为4v。
如图25和图26所示，当第二区域DIF2未形成时，体区域BR的电势通过掩埋区域BL的电势而升高，而当第二区域DIF2形成时，由于掩埋区域BL的电势而造成的体区域BR的电势的升高被抑制。
由于第二区域DIF2的第一端在沟道长度方向上被设置在体区域BR和漏极区域DRA之间(即，被形成为避免漏极区域DRA的下部)，所以当向漏极区域DRA施加正电势时，可以在无需防止漂移区域DRI和掩埋区域BL之间的穿通的情况下保持关态击穿电压。
在根据第一实施例的半导体器件中，由于第一区域DIF1至少形成在漏极区域DRA下方，所以当负电势施加到漏极区域DRA时，难以在漂移区域和掩埋区域BL之间穿通。因此，根据第一实施例的半导体器件，可以提高负输入击穿电压。
根据第一实施例的半导体器件还包括寄生npn晶体管，该寄生npn晶体管包括作为集电极的掩埋区域BL、作为基极的体区域BR和作为发射极的源极区域SR。在根据第一实施例的半导体器件中，由于通过抑制体区域BR的电势升高，寄生npn晶体管几乎不操作，因此几乎不会引起衬底注入，并且可以减小体二极管被有意操作时的泄漏电流。
在根据第一实施例的半导体器件中，即使漂移区域DRI的杂质浓度增加，或者即使由于第三区域DIF3的减小的表面场(RESURF)效应而漂移区域DRI的杂质浓度增加，漂移区域DRI也容易被耗尽。即，在根据第一实施例的半导体器件中，可以在保持晶体管Tr的关断耐受电压的同时降低导通电阻。
在沟槽TR3的侧表面附近的导电性是第一导电类型。认为这是当在第二绝缘隔离膜形成步骤S14中执行掩埋区域BL的刻蚀时、由掩埋区域BL的刻蚀造成的沉积物附着到沟槽TR3的侧表面而造成的。在根据第一实施例的半导体器件中，由于第一区域DIF1、第二区域DIF2和第三区域DIF3延伸使得第一区域DIF1、第二区域DIF2和第三区域DIF3与沟槽TR3的侧表面接触，所以可以抑制漂移区域DRI和沟槽TR3的侧表面之间的穿通导致的负输入击穿电压的降低。
在根据第一实施例的半导体器件中，当衬底注入发生在形成晶体管Tr的区域以外的区域时，电子通过在最深位置的第二区域DIF2中的复合而湮灭，并且也通过第一区域DIF1和第三区域DIF3中的复合湮灭。因此，在根据第一实施例的半导体器件中，可以减少来自其中形成晶体管Tr的区域以外的区域的衬底注入的影响。
在根据第一实施例的半导体器件中，由于第二区域DIF2与沟槽TR3接触并且位于掩埋区域BL的附近，所以可以抑制位于沟槽TR3附近的掩埋区域BL的电势的增加。作为结果，根据第一实施例的半导体器件，可以提高绝缘隔离膜ISL3的可靠性。
(第二实施例)
以下，将描述根据第二实施例的半导体器件。这里，将主要描述与根据第一实施例的半导体器件的区别，并且不再重复描述。
(根据第二实施例的半导体器件的配置)
根据第二实施例的半导体器件包括：半导体衬底SUB、绝缘隔离膜ISL1和绝缘隔离膜ISL2、栅极电介质膜GI、栅极电极GE、侧壁间隔物SWS、层间绝缘膜ILD、绝缘隔离膜ISL3、接触插塞CP1、接触插塞CP2、接触插塞CP3、布线WL1和布线WL2。半导体衬底SUB包括外延层EP1、外延层EP2和掩埋区域BL。
外延层EP2包括漏极区域DRA、源极区域SR、漂移区域DRI、体区域BR、体接触区域BCR、第一区域DIF1、第二区域DIF2和第三区域DIF3。在这些方面，根据第二实施例的半导体器件类似于根据第一实施例的半导体器件的配置。
然而，在根据第二实施例的半导体器件中，如图27所示，在沟道长度方向上第一区域DIF1的两端位置被形成为与在沟道长度方向上漂移区域DRI的两端位置一致。在这方面，根据第二实施例的半导体器件的配置不同于根据第一实施例的半导体器件的配置。
(根据第二实施例的制造半导体器件的方法)
如图28所示，根据第二实施例的制造半导体器件的方法包括半导体衬底提供步骤S1、第一离子注入步骤S2、第二离子注入步骤S3、第三离子注入步骤S4、第四离子注入步骤S5、第一绝缘隔离膜形成步骤S7、栅极电介质膜形成步骤S8和栅极电极形成步骤S9。根据第二实施例的制造半导体器件的方法还包括第六离子注入步骤S10、侧壁间隔物形成步骤S11、第七离子注入步骤S12、层间绝缘膜形成步骤S13、第二绝缘隔离膜形成步骤S14、接触插塞形成步骤S15和布线形成步骤S16。在这些方面，根据第二实施例的制造半导体器件的方法不同于根据第一实施例的制造半导体器件的方法。
然而，根据第二实施例的制造半导体器件的方法不同于根据第一实施例的制造半导体器件的方法，因为根据第二实施例的制造半导体器件的方法不包括第五离子注入步骤S6。在根据第二实施例的半导体器件中，由于第一区域DIF1在沟道长度方向上的两端位置与漂移区域DRI在沟道长度方向上的两端位置一致，因此通过改变在第二离子注入步骤S3中要注入的离子的类型以及注入深度，可以使用同一掩膜来形成第一区域DIF1和漂移区域DRI。
(根据第二实施例的半导体器件的效果)
在根据第二实施例的半导体器件中，由于第一区域DIF1和漂移区域DRI可以使用同一掩膜通过离子注入形成，所以可以简化制造工艺。
(第三实施例)
以下，将描述根据第三实施例的半导体器件。这里，将主要描述与根据第一实施例的半导体器件的区别，并且不再重复描述。
(根据第三实施例的半导体器件的配置)
根据第三实施例的半导体器件包括：半导体衬底SUB；绝缘隔离膜ISL1和绝缘隔离膜ISL2；栅极电介质膜GI；栅极电极GE；侧壁间隔物SWS；层间绝缘膜ILD；绝缘隔离膜ISL3；接触插塞CP1；接触插塞CP2；接触插塞CP3、布线WL1和布线WL2。半导体衬底SUB具有半导体衬底SUB中的外延层EP1和外延层EP2。外延层EP1具有掩埋区域BL。
外延层EP2包括漏极区域DRA、源极区域SR、漂移区域DRI、体区域BR、体接触区域BCR、第一区域DIF1、第二区域DIF2和第三区域DIF3。在这些方面，根据第三实施例的半导体器件类似于根据第一实施例的半导体器件的配置。
然而，在根据第三实施例的半导体器件中，如图29所示，第二区域DIF2在沟道长度方向上的两端位置被形成为与第三区域DIF3在沟道长度方向上的两端位置一致。在这方面，根据第三实施例的半导体器件的配置不同于根据第一实施例的半导体器件的配置。
(根据第三实施例的制造半导体器件的方法)
如图30所示，根据第三实施例的制造半导体器件的方法包括半导体衬底提供步骤S1、第一离子注入步骤S2、第二离子注入步骤S3、第四离子注入步骤S5、第五离子注入步骤S6，第一绝缘隔离膜形成步骤S7、栅极电介质膜形成步骤S8和栅极电极形成步骤S9。根据第三实施例的制造半导体器件的方法还包括第六离子注入步骤S10、侧壁间隔物形成步骤S11、第七离子注入步骤S12、层间绝缘膜形成步骤S13、第二绝缘隔离膜形成步骤S14、接触插塞形成步骤S15，以及布线形成步骤S16。在这些方面，根据第三实施例的制造半导体器件的方法不同于根据第一实施例的制造半导体器件的方法。
然而，根据第三实施例的制造半导体器件的方法与根据第一实施例的制造半导体器件的方法的不同之处在于，根据第三实施例的制造半导体器件的方法不包括第三离子注入步骤S4。在根据第三实施例的半导体器件中，由于第二区域DIF2在沟道长度方向上的两端位置与第三区域DIF3在沟道长度方向上的两端位置一致，在第一离子注入步骤S2中通过改变注入深度，使用同一掩膜形成第二区域DIF2和第三区域。
(根据第三实施例的半导体器件的效果)
在根据第三实施例的半导体器件中，可以通过使用同一掩膜的离子注入来形成第二区域DIF2和第三区域DIF3，可以简化制造工艺。
尽管已经基于实施例对本发明人所做的发明进行了具体描述，但是本发明不限于上述实施例，而是可以在不偏离其要点的情况下进行各种修改。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，包括：
第一外延层，所述第一外延层具有第一导电类型并且具有：
第一表面；和
与所述第一表面相对的第二表面；
第二外延层，所述第二外延层具有所述第一导电类型并且被形成在所述第二表面上，所述第二外延层具有：
面向所述第二表面的第三表面；以及
与所述第三表面相对的第四表面；以及
掩埋区域，所述掩埋区域具有与所述第一导电类型相反的第二导电类型，并且被形成为穿过所述第一外延层和所述第二外延层；以及
栅极电极，
其中，所述第二外延层包括：
漏极区域，所述漏极区域具有所述第二导电类型并且被形成在所述第四表面上；
源极区域，所述源极区域具有所述第二导电类型、被形成在所述第四表面上并且与所述漏极区域隔开；
漂移区域，所述漂移区域具有所述第二导电类型并且被形成在所述第四表面上使得所述漂移区域包围所述漏极区域；
体区域，所述体区域具有所述第一导电类型并且被形成在所述第四表面上使得所述体区域包围所述源极区域；
第一区域，具有所述第一导电类型，并且形成于在从所述第三表面向所述第四表面延伸的厚度方向上比所述漂移区域更靠近所述掩埋区域的位置处；以及
第二区域，具有所述第一导电类型，并且形成于在所述厚度方向上比所述第一区域更靠近所述掩埋区域的位置处，
其中，所述第一区域至少形成于所述漏极区域下方，
其中，所述第二区域在从所述源极区域延伸到所述漏极区域的沟道长度方向上具有第一端和与所述第一端相对的第二端，
其中，所述第一端在所述沟道长度方向上位于所述体区域和所述漏极区域之间，
其中，所述第二区域从所述第一端延伸到所述第二端，使得所述第二端至少到达所述源极区域下方，
其中，所述第二区域的杂质浓度大于所述第一区域的杂质浓度，以及
其中，所述栅极电极面对所述源极区域和所述漂移区域之间的所述第四表面，同时所述栅极电极被绝缘。
2.根据权利要求1所述的半导体器件，
其中，所述沟槽形成在所述半导体衬底中，使得所述沟槽从所述第四表面向所述第一表面延伸，
其中，所述体区域和所述掩埋区域从所述沟槽的侧壁暴露，以及
其中，所述第二区域从所述第一端延伸，使得所述第二端到达所述沟槽。
3.根据权利要求2所述的半导体器件，
其中，所述第一区域从所述漏极区域下方延伸，使得所述第一区域到达所述沟槽。
4.根据权利要求2所述的半导体器件，
其中，所述第一区域被形成为使得所述第一区域在所述沟道长度方向上的两个端部位置分别与所述漂移区域在所述沟道长度方向上的两个端部位置重合。
5.根据权利要求1所述的半导体器件，
其中，所述第二外延层包括具有所述第二导电类型的第三区域，
其中，所述第三区域被形成为在所述厚度方向上比所述漂移区域更靠近所述掩埋区域，并且在所述厚度方向上比所述第一区域更远离所述掩埋区域，
其中，所述第三区域在所述沟道长度方向上具有第三端和与所述第三端相对的第四端，
其中，所述第三端在所述沟道长度方向上位于所述体区域和所述漏极区域之间，
其中，所述第三区域从所述第三端朝向所述第四端延伸，使得所述第四端至少到达所述源极区域下方，以及
其中，所述第三区域的杂质浓度大于所述第一区域的杂质浓度。
6.根据权利要求5所述的半导体器件，
其中，沟槽被形成在所述半导体衬底中，使得所述沟槽从所述第四表面朝向所述第一表面延伸，
其中，所述体区域和所述掩埋区域从所述沟槽的侧壁暴露，以及
其中，所述第三区域延伸使得所述第三区域到达所述沟槽。
7.根据权利要求5所述的半导体器件，
其中，所述第三区域被形成为使得所述第三区域在所述沟道长度方向上的两个端部的位置分别与所述第二区域在所述沟道长度方向上的两个端部的位置重合。
8.一种制造半导体器件的方法，包括：
(a)提供半导体衬底，所述半导体衬底包括：
第一外延层，所述第一外延层具有第一导电类型并且具有：
第一表面；和
与所述第一表面相对的第二表面；
第二外延层，所述第二外延层具有所述第一导电类型并且具有：
第三表面，被形成在所述第二表面上并且面向所述第二表面；以及
与所述第三表面相对的第四表面；以及
掩埋区域，所述掩埋区域具有与所述第一导电类型相反的第二导电类型，并且被形成为穿过所述第一外延层和所述第二外延层；
(b)在所述第四表面上形成具有所述第二导电类型的漏极区域，
(c)在所述第四表面上形成具有所述第二导电类型且与所述漏极区域隔开的源极区域，
(d)在所述第四表面上形成具有所述第二导电类型的源极区域，
(e)在所述第四表面上形成具有所述第二导电类型的漂移区域以包围所述漏极区域，
(f)在所述第四表面上形成具有所述第一导电类型的漂移区域以包围所述源极区域，
(g)在所述第四表面上形成具有所述第一导电类型的体区域，
(h)在从所述第三表面朝向所述第四表面的厚度方向上，在比所述漂移区域更靠近所述掩埋区域的位置处形成具有所述第一导电类型的第一区域；
(i)在所述厚度方向上比所述第一区域更靠近所述掩埋区域的位置处形成具有所述第一导电类型的第二区域；以及
(j)形成栅极电极，
其中，所述第一区域形成在至少所述漏极区域下方；
其中，所述第二区域在从所述源极区域朝向所述漏极区域的沟道长度方向上具有第一端和与所述第一端相对的第二端，
其中，所述第一端在所述沟道长度方向上位于所述体区域和所述漏极区域之间，
其中，所述第二区域位于从第一端到第二端的位置，使得所述第二端到达所述源极区域下方；以及
其中，所述第二区域的杂质浓度大于所述第一区域的杂质浓度。
9.根据权利要求8所述的制造半导体器件的方法，
其中，所述漂移区域和所述第一区域由使用同一掩膜的离子注入形成。
10.根据权利要求8所述的制造半导体器件的方法，包括：
(k)在所述厚度方向上比所述漂移区域更靠近所述掩埋区域并且在所述厚度方向上比所述第一区域更远离所述掩埋区域的位置处，形成具有所述第二导电类型的第三区域，
其中，所述第三区域在所述沟道长度方向上具有第三端和与所述第三端相对的第四端，
其中，所述第三端在所述沟道长度方向上位于所述体区域和所述漏极区域之间，
其中，所述第三区域从所述第三端朝向所述第四端延伸，使得所述第四端至少到达所述源极区域下方，
其中，所述第三区域的杂质浓度大于所述第一区域的杂质浓度，以及
其中，所述第二区域和所述第三区域由使用同一掩膜的离子注入形成。
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