JP6817796B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、深溝に形成された基板コンタクトを有する半導体装置に好適に利用できるものである。
エピタキシャル層を有する半導体基板（エピ基板）や、ＳＯＩ（Silicon on Insulator）基板に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成される場合がある。
例えば、特開２０１３−２２２８３８号公報（特許文献１）には、高耐圧ＭＯＳトランジスタと、ＣＭＯＳトランジスタとを有する半導体装置が開示されている。そして、高耐圧ＭＯＳトランジスタ、ＣＭＯＳトランジスタの形成領域である素子形成領域は、深溝に形成された分離（ディープトレンチ素子分離、Deep Trench Isolation）により囲まれている。
特開２０１３−２２２８３８号公報
本発明者は、エピタキシャル層を有する半導体基板（エピ基板）に、高耐圧のＭＯＳや、バイポーラなどの素子と、低耐圧のＭＯＳトランジスタとを混載した半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。
このような場合、各素子領域は、深溝に形成された分離（ＤＴＩ）により囲まれることにより、電気的に分離される。このような、深溝に形成された分離（ＤＴＩ）を有する半導体装置において、基板に、その表面側（素子形成側）から給電する場合には、必然的に深い位置にある基板まで到達する溝を設け、その内部に給電用のプラグ（基板コンタクト）を設ける必要がある。しかしながら、深溝に形成された基板コンタクトの接続抵抗の安定化を図ることは困難であり、接続抵抗の良好な基板コンタクトの構成やその製造方法の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置の製造方法は、第１のｐ型シリコン層と、第１のｐ型シリコン層上のｎ型シリコン層と、ｎ型シリコン層上の第２のｐ型シリコン層と、を有する半導体基板を準備する工程、半導体基板の主面の第１領域において、第２のｐ型シリコン層にゲート電極、ソース領域およびドレイン領域を有するＭＯＳトランジスタを形成する工程を有する。さらに、第１領域と異なる第２領域において、半導体基板の主面から、第２のｐ型シリコン層およびｎ型シリコン層を貫通し、第１のｐ型シリコン層に達する溝を形成する工程、溝の底部に露出した、第１のｐ型シリコン層に、第１金属膜からなるシリサイド層を形成する工程、溝内にプラグ電極を形成する工程を有する。
本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程中の断面図である。 図４に続く、半導体装置の製造工程中の断面図である。 図５に続く、半導体装置の製造工程中の断面図である。 図６に続く、半導体装置の製造工程中の断面図である。 図７に続く、半導体装置の製造工程中の断面図である。 図８に続く、半導体装置の製造工程中の断面図である。 図９に続く、半導体装置の製造工程中の断面図である。 図１０に続く、半導体装置の製造工程中の断面図である。 図２のＸ１部の拡大断面図である。 図１に対する変形例である半導体装置の平面図である。 図１３のＢ−Ｂ線に沿う断面図である。 実施の形態２の半導体装置の製造工程中の断面図である。 図１５に続く、半導体装置の製造工程中の断面図である。 図１６に続く、半導体装置の製造工程中の断面図である。 図１７に続く、半導体装置の製造工程中の断面図である。 図１８に続く、半導体装置の製造工程中の断面図である。 図１９のＸ２部の拡大断面図である。 実施の形態３の半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の製造工程中の断面図である。 実施の形態４の半導体装置の製造工程中の断面図である。 図２３に続く、半導体装置の製造工程中の断面図である。 図２４に続く、半導体装置の製造工程中の断面図である。 図２５に続く、半導体装置の製造工程中の断面図である。 図２６に続く、半導体装置の製造工程中の断面図である。 図２７に続く、半導体装置の製造工程中の断面図である。 図２８に続く、半導体装置の製造工程中の断面図である。 図２９に続く、半導体装置の製造工程中の断面図である。 図３０に続く、半導体装置の製造工程中の断面図である。 図３１に続く、半導体装置の製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態（実施の形態１）の半導体装置の構造について説明する。
［構造説明］
図１は、実施の形態１の半導体装置の構成を示す平面図である。図２および図３は、実施の形態１の半導体装置の構成を示す断面図である。
図１に示すように、本実施の形態の半導体装置は、半導体基板（基板）の一部の領域として、第１素子形成領域１Ａ、第２素子形成領域２Ａおよび給電領域３Ａを有している。特に、限定されないが、給電領域３Ａは、第１素子形成領域１Ａと第２素子形成領域２Ａとの間に配置されている。
半導体基板は、エピタキシャル層ＥＰが形成された支持基板Ｓよりなる。支持基板Ｓは、例えば、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。この半導体基板は、ｐ型の単結晶シリコン基板（Ｓ）の全面にエピタキシャル層ＥＰが形成された、略円形状の半導体ウエハである。
そして、ここでは、エピタキシャル層ＥＰは、支持基板（Ｓ）上に形成されたｐ型エピタキシャル層ＰＥＰ１と、その上に形成されたｎ型埋め込み層（ｎ型エピタキシャル層、ｎ型埋め込み領域、ｎ型半導体領域ともいう）ＮＢＬと、その上に形成されたｐ型エピタキシャル層ＰＥＰ２とを有する（図２参照）。ｐ型エピタキシャル層ＰＥＰ１およびＰＥＰ２の不純物濃度は、支持基板Ｓの不純物濃度よりも低濃度（言い換えると、高抵抗）である。つまり、半導体基板は、図２の紙面の下から順に、支持基板（Ｓ）、ｐ型エピタキシャル層ＰＥＰ１、ｎ型埋め込み層ＮＢＬ、および、ｐ型エピタキシャル層ＰＥＰ２を有する。また、半導体基板は、ｐ型シリコン層（支持基板Ｓおよびｐ型エピタキシャル層ＰＥＰ１）、ｎ型シリコン層（ｎ型埋め込み層ＮＢＬ）、および、ｐ型シリコン層（ｐ型エピタキシャル層ＰＥＰ２）からなるとも言える。なお、半導体基板を構成する各層において、図２紙面の上側の面を主面（上面）、下側の面を裏面（下面）と呼ぶ。半導体基板の主面は、ｐ型エピタキシャル層ＰＥＰ２の主面であり、半導体基板の主面に、素子（例えば、後述するＬＤＭＯＳトランジスタ、ＭＯＳトランジスタ等）が形成される。
図３に示すように、半導体基板の第１素子形成領域１Ａには、ＬＤＭＯＳトランジスタ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）が形成されている。より具体的には、半導体基板のｐ型エピタキシャル層ＰＥＰ２にｎ型不純物を導入して形成したｎ型ウエル領域ＤＮＷの主面には、ＬＤＭＯＳトランジスタが形成されている。ＬＤＭＯＳトランジスタは、高耐圧トランジスタであり、横型パワーＭＯＳＦＥＴと呼ばれることもある。ここでは、ｐチャネル型のＬＤＭＯＳトランジスタを例示している。図１に示すように、ＬＤＭＯＳトランジスタは、深溝分離ＤＴＩによって、その周囲（全周）を、隙間なく（連続的に）囲まれている。後述するが、深溝分離ＤＴＩは、深溝ＤＴ内を、空隙を有する絶縁膜で埋め込んだ構造を有する。
このＬＤＭＯＳトランジスタは、半導体基板（ｎ型ウエル領域ＤＮＷ）の上方にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図３においては、紙面の右および左方向）に形成されたソース領域ＳＲおよびドレイン領域ＤＲを有する。
そして、ソース領域（ｐ＋型半導体領域、ｐ＋型不純物領域、ｐ＋型拡散領域）ＳＲおよびドレイン領域（ｐ＋型半導体領域、ｐ＋型不純物領域、ｐ＋型拡散領域）ＤＲ間の、ｎ型ウエル領域（ＤＮＷおよびＮＷ）が、チャネル形成領域となる。このチャネル形成領域とドレイン領域ＤＲとの間に、ｐ型ドリフト領域ＰＤＲおよびドレイン絶縁領域（フィールドドレイン領域）ＳＴＩｄを設けることにより、ゲート電極ＧＥのドレイン領域ＤＲ側の端部での電界を緩和することができる（フィールドプレート効果）。これにより、ＬＤＭＯＳを高耐圧化することが可能となる。
以下に、ＬＤＭＯＳトランジスタの構成をさらに詳細に説明する。
ソース領域ＳＲは、ｎ型ウエル領域（ｎ型半導体領域）ＮＷ中に形成されている。ｎ型ウエル領域ＮＷおよびＤＮＷとゲート電極ＧＥとが重なった領域がチャネル形成領域となる。ｎ型ウエル領域ＮＷは、ｎ型ウエル領域ＤＮＷより不純物濃度が高い領域である。
また、ドレイン領域ＤＲは、ｐ型ウエル領域（ｐ型半導体領域）ＰＷ中に形成されている。このｐ型ウエル領域ＰＷは、ドレイン領域ＤＲより不純物濃度が低い領域である。ｐ型ウエル領域ＰＷは、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲ中に形成されている。このｐ型ドリフト領域ＰＤＲは、ｐ型ウエル領域ＰＷより不純物濃度が低い領域である。また、このｐ型ドリフト領域ＰＤＲおよびｐ型ウエル領域ＰＷ中には、ドレイン絶縁領域ＳＴＩｄが形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して、チャネル形成領域上からドレイン絶縁領域ＳＴＩｄ上まで延在するように形成されている。
なお、ｎ型ウエル領域ＮＷ中には、ソース領域ＳＲと隣接するように、ｎ＋型のボディコンタクト領域（バックゲート領域）ＢＣが形成されており、ソース領域ＳＲとｎ＋型のボディコンタクト領域ＢＣとは、共通の配線Ｍ１に接続されている。つまり、ｎ型埋め込み層ＮＢＬは、ソース領域ＳＲとほぼ等しい電位となるが、ＬＤＭＯＳトランジスタの下方のｎ型埋め込み層ＮＢＬは、深溝（深溝分離（ＤＴＩ）ともいう）ＤＴにより、他の領域（第２素子形成領域２Ａおよび給電領域３Ａ）のｎ型埋め込み層ＮＢＬと分離されているため、ソース領域が高電圧となっても、周囲の素子（トランジスタ）に悪影響を与えることはない。深溝ＤＴは、ｎ型埋め込み層ＮＢＬを貫通し、ｐ型エピタキシャル層ＰＥＰ１に達している。
上記ＬＤＭＯＳトランジスタ、半導体領域（ＮＷ、ＰＤＲ、ＰＷ、ＳＲ、ＤＲ、ＢＣ）およびゲート電極ＧＥ等は、絶縁領域ＳＴＩで囲まれた領域（活性領域）に形成される。絶縁領域ＳＴＩは、半導体基板（エピタキシャル層ＥＰ）中の溝内に埋め込まれた絶縁膜よりなる。また、絶縁領域ＳＴＩ中には、絶縁領域ＳＴＩを貫通する深溝ＤＴが設けられている。深溝ＤＴの内部には、絶縁膜が埋め込まれている。なお、絶縁膜の内部に空隙（隙間、エアギャップともいう）ＳＰが設けられていてもよい。このように、深溝ＤＴで囲まれた領域（活性領域）にＬＤＭＯＳトランジスタが形成される（図１および図３）。
絶縁領域ＳＴＩの深さは、例えば、０．３μｍ程度である。また、深溝ＤＴの深さは、例えば、約１０μｍである。深溝ＤＴの幅は、例えば、約０．３〜１μｍである。
なお、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣ上には、プラグ（ソースプラグ）Ｐ１が形成され、ドレイン領域ＤＲ上には、プラグ（ドレインプラグ）Ｐ１が形成されている。また、図３に示す断面には現れないが、ゲート電極ＧＥ上にも、プラグ（ゲートプラグ）Ｐ１が形成されている。これらのプラグＰ１は、層間絶縁膜ＩＬ１中に形成されたコンタクトホール（微細孔）Ｃ１中に配置されている。
半導体基板の第２素子形成領域２Ａには、ＭＯＳトランジスタが形成されている（図２）。より具体的には、半導体基板のｐ型エピタキシャル層ＰＥＰ２の主面には、ＭＯＳトランジスタが形成されている。ここでは、ＣＭＯＳ（complementary metal oxide semiconductor）トランジスタが例示されている。図２に示すように、半導体基板のｐ型エピタキシャル層ＰＥＰ２の主表面に、ｎ型ＭＯＳトランジスタ（ｎチャネル型ＭＯＳＦＥＴともいう）およびｐ型ＭＯＳトランジスタ（ｐチャネル型ＭＯＳＦＥＴともいう）が形成されている。図１および図２に示すように、第２素子形成領域２Ａにおいて、ＣＭＯＳトランジスタは、深溝分離ＤＴＩによって、その周囲（全周）を、隙間なく（連続的に）囲まれている。つまり、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの下に位置するｎ型埋め込み層ＮＢＬは、深溝分離ＤＴＩによって、他の領域（第１素子形成領域１Ａおよび給電領域３Ａ）のｎ型埋め込み層ＮＢＬと分離されている。
ｎ型ＭＯＳトランジスタは、半導体基板のｐ型エピタキシャル層ＰＥＰ２中に設けられたｐ型ウエル領域ＰＷの主面に形成されている。即ち、ｎ型ＭＯＳトランジスタは、ｐ型ウエル領域ＰＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびその両側の半導体基板（ｐ型ウエル領域ＰＷ）Ｓ中に形成されたソース、ドレイン領域を有する。このソース、ドレイン領域は、低濃度ｎ型半導体領域ＮＭと高濃度ｎ型半導体領域ＮＲよりなる。このような構成を、ＬＤＤ構造という。ゲート電極ＧＥの両側には、側壁絶縁膜ＳＷが形成され、低濃度ｎ型半導体領域ＮＭは、ゲート電極ＧＥの側面に対して自己整合的に形成され、高濃度ｎ型半導体領域ＮＲは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。
ｐ型ＭＯＳトランジスタは、半導体基板のｐ型エピタキシャル層ＰＥＰ２中に設けられたｎ型ウエル領域ＮＷの主面に形成されている。即ち、ｐ型ＭＯＳトランジスタは、ｎ型ウエル領域ＮＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびその両側の半導体基板（ｎ型ウエル領域ＮＷ）中に形成されたソース、ドレイン領域を有する。このソース、ドレイン領域は、低濃度ｐ型半導体領域ＰＭと高濃度ｐ型半導体領域ＰＲよりなる。このような構成を、ＬＤＤ構造という。ゲート電極ＧＥの両側には、側壁絶縁膜ＳＷが形成され、低濃度ｐ型半導体領域ＰＭは、ゲート電極ＧＥの側面に対して自己整合的に形成され、高濃度ｐ型半導体領域ＰＲは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。
また、高濃度ｎ型半導体領域ＮＲ、高濃度ｐ型半導体領域ＰＲ、ｎ型ＭＯＳトランジスタのゲート電極ＧＥおよびｐ型ＭＯＳトランジスタのゲート電極ＧＥの上部には、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術などにより、金属シリサイド層（金属シリサイド膜）ＳＩＬが形成されている。金属シリサイド層ＳＩＬは、例えば、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、または、プラチナ含有ニッケルシリサイド（ＮｉＰｔＳｉ）層等からなる。
上記ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタは、それぞれ、絶縁領域ＳＴＩで囲まれた領域（活性領域）に形成される。図示はしていないが、図１の第２素子形成領域２Ａには、複数のＣＭＯＳトランジスタが形成されており、複数のＣＭＯＳトランジスタを囲むように深溝分離ＤＴＩが形成されている。深溝分離ＤＴＩは、絶縁領域ＳＴＩを貫通する深溝ＤＴ内に絶縁膜ＺＭ１およびＩＬ１ｂが埋め込まれた構造となっている。前述のとおり、深溝ＤＴ内に埋め込まれた絶縁膜ＩＬ１ｂには、空隙ＳＰが形成されている。深溝分離ＤＴＩは、複数のＣＭＯＳトランジスタを囲むように形成されており、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとは、絶縁領域ＳＴＩによって分離されている。また、複数のｎ型ＭＯＳトランジスタ間または複数のｐ型ＭＯＳトランジスタ間も絶縁領域ＳＴＩによって分離されている。つまり、第２素子形成領域２Ａにおいて、複数のＭＯＳトランジスタ間は、絶縁領域ＳＴＩによって分離され、第２素子形成領域２Ａに形成された複数のＭＯＳトランジスタは、深溝分離ＤＴＩによって、第１素子形成領域１ＡのＬＤＭＯＳトランジスタまたは給電領域３ＡのプラグＰＳＵＢから分離されている。具体的には、第２素子形成領域２Ａのｎ型埋め込み層ＮＢＬは、深溝分離ＤＴＩによって、第１素子形成領域１Ａのｎ型埋め込み層ＮＢＬまたは給電領域３Ａのｎ型埋め込み層ＮＢＬから分離されている。
また、高濃度ｎ型半導体領域ＮＲ（金属シリサイド層ＳＩＬ）や高濃度ｐ型半導体領域ＰＲ（金属シリサイド層ＳＩＬ）上には、プラグ（プラグ電極）Ｐ１が形成されており、高濃度ｎ型半導体領域ＮＲ（金属シリサイド層ＳＩＬ）および高濃度ｐ型半導体領域ＰＲ（金属シリサイド層ＳＩＬ）は、プラグＰ１に接続されている。また、図２に示す断面には現れないが、ゲート電極ＧＥ上にも、プラグＰ１が形成されている。これらのプラグＰ１は、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１中に配置されている。
半導体基板の給電領域３Ａには、ｎ型埋め込み層ＮＢＬを貫通し、その下のｐ型エピタキシャル層ＰＥＰ１まで到達するプラグ（プラグ電極）ＰＳＵＢが設けられている。ｐ型エピタキシャル層ＰＥＰ１は、支持基板Ｓに接触し、かつ同じ導電型であるため、プラグＰＳＵＢを介して、ｎ型埋め込み層ＮＢＬの下の半導体基板（Ｓ、ＰＥＰ１）に、例えば、接地電位が給電される。つまり、プラグＰＳＵＢを介して半導体基板（Ｓ、ＰＥＰ１）が接地電位に固定される。プラグＰＳＵＢは、深溝ＤＴ２内に埋め込まれた導電性膜よりなる。深溝ＤＴ２は、深溝ＤＴの内部に、絶縁膜ＺＭ１およびＩＬ１ｂを介して配置されている。深溝ＤＴ２のアスペクト比は、１５以上である。また、深溝ＤＴ２の開口幅は、０．８μｍ以下である。また、深溝の深さは１２μｍ以上である。また、深溝ＤＴ２の平面形状は、略矩形状（ライン状）（図１参照）、または、略矩形状（ライン状）の部分を有する。例えば、深溝ＤＴ２の長さは、開口幅の１０倍以上となっている。
図２では図示していないが、プラグＰＳＵＢは、深溝ＤＴ２に埋め込まれた、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜よりなる。ＣＶＤ−Ｔｉ膜の膜厚は、例えば１０ｎｍ、ＣＶＤ−ＴｉＮ膜の膜厚は、例えば５〜１０ｎｍである。ＣＶＤ−Ｗ膜は、深溝ＤＴ２を埋め込む程度の膜厚である。
ＣＶＤ−金属膜は、ＣＶＤ（chemical vapor deposition、化学気相成長）法により形成された金属膜を意味する。よって、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜は、ＣＶＤ−第１金属膜、ＣＶＤ−第１金属の窒化膜（第１金属の化合物膜）およびＣＶＤ−第２金属膜の積層膜となる。
深溝ＤＴ２の底に露出したｐ型エピタキシャル層ＰＥＰ１には、ｐ型の不純物領域（半導体領域）ＰＡが設けられている。ｐ型の不純物領域ＰＡは、ｐ型エピタキシャル層ＰＥＰ１よりも高濃度である。また、ＣＶＤ−Ｔｉ膜とｐ型の不純物領域ＰＡとの境界には、金属シリサイド層ＳＩＬ１が設けられている。金属シリサイド層ＳＩＬ１は、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層またはニッケル含有プラチナシリサイド（ＮｉＰｔＳｉ）層等のチタンシリサイド（ＴｉＳｉ）層よりも低抵抗の金属シリサイド層とするのが好ましい。金属シリサイド層ＳＩＬ１は、ｐ型の不純物領域ＰＡ内に設けられ、プラグＰＳＵＢの最下層であるＣＶＤ−Ｔｉ膜と接触している。つまり、金属シリサイド層ＳＩＬ１は、プラグＰＳＵＢの最下層となる第１金属膜とは異なる第３金属膜からなる金属シリサイド層とすることが好ましい。
また、後述するが、金属シリサイド層ＳＩＬ１は、ＰＶＤ−金属膜で形成するのが好ましい。ＰＶＤ−金属膜は、スパッタ法などのＰＶＤ(physical vapor deposition、物理気相成長)法により形成された金属膜を意味する。
プラグＰＳＵＢを構成するＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜のうち、ＣＶＤ−Ｔｉ膜およびＣＶＤ−ＴｉＮ膜は、バリアメタルを構成する導電性膜である。また、ＣＶＤ−Ｗ膜は、プラグを主として構成する導電性膜（主導体膜ともいう）である。バリアメタルは、主導体膜を構成する金属の拡散防止や、プラグの下層の構成材料（この場合、Ｓｉ）と主導体膜との相互反応防止等のために用いられる。
また、プラグＰ１は、コンタクトホールＣ１内に埋め込まれた導電性膜よりなる。コンタクトホールＣ１のアスペクト比は、深溝ＤＴ２のアスペクト比より小さい。また、コンタクトホールＣ１の開口幅は、深溝ＤＴ２の開口幅より小さい。また、コンタクトホールＣ１の深さは、深溝の深さより小さい。コンタクトホールＣ１のアスペクト比は、例えば、７以下である。また、コンタクトホールＣ１の開口幅は、０．１５μｍ以下である。また、コンタクトホールＣ１の深さは０．８μｍ以下である。また、コンタクトホールＣ１の平面形状は、略円形（楕円形を含む）である。例えば、楕円形の場合、コンタクトホールＣ１の平面形状において、長径は、開口幅（短径）の３倍以下である。
このプラグＰ１は、プラグＰＳＵＢと同じ工程で形成することができる。この場合、プラグＰ１は、コンタクトホールＣ１に埋め込まれた、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜よりなる。コンタクトホールＣ１の底には、金属シリサイド層ＳＩＬが設けられている。金属シリサイド層ＳＩＬは、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層または、プラチナ含有ニッケルシリサイド（ＮｉＰｔＳｉ）層等で形成されている。
［製法説明］
次いで、図４〜図１１を参照しながら、実施の形態１の半導体装置の製造方法を説明するとともに、その構成を明確にする。図４〜図１１は、実施の形態１の半導体装置の製造工程中の断面図である。なお、本実施の形態の半導体装置の製造方法は、第２素子形成領域２Ａおよび給電領域３Ａについて説明し、第１素子形成領域１Ａの製造方法は、省略する。図１２は、図２のＸ１部の拡大断面図である。
まず、図４は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタからなるＣＭＯＳトランジスタが形成された半導体基板を準備する工程である。そして、半導体基板を準備する工程には、以下の工程が含まれる。
まず、支持基板Ｓ上に、エピタキシャル層ＥＰが形成された半導体基板を準備する。半導体基板は、ｐ型の単結晶シリコンからなる支持基板Ｓと、この全主面上に形成された、ｐ型エピタキシャル層ＰＥＰ１と、この上に形成されたｎ型埋め込み層ＮＢＬと、この上に形成されたｐ型エピタキシャル層ＰＥＰ２とを有する。ｐ型エピタキシャル層ＰＥＰ１の主面は、その全域がｎ型埋め込み層ＮＢＬで覆われており、ｐ型エピタキシャル層ＰＥＰ１とｐ型エピタキシャル層ＰＥＰ２とは、ｎ型埋め込み層ＮＢＬで分離されている。ｐ型エピタキシャル層ＰＥＰ１とｐ型エピタキシャル層ＰＥＰ２は、例えば１〜１０Ωｃｍ程度の比抵抗を有する。支持基板Ｓはｐ型エピタキシャル層ＰＥＰ１およびＰＥＰ２よりも低比抵抗としてもよい。また、エピタキシャル層ＥＰ（ＰＥＰ１、ＮＢＬ、ＰＥＰ２）の構成層数や導電型は、適宜変更可能である。例えば、ｐ型エピタキシャル層ＰＥＰ２がｎ−型エピタキシャル膜であってもよい。
また、半導体基板は、給電領域３Ａおよび第２素子形成領域２Ａを有している。
次いで、半導体基板上に、図示しないハードマスク（例えば、酸化シリコン膜とその上の窒化シリコン膜よりなる積層膜）を形成し、ハードマスクおよびエピタキシャル層ＥＰをエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含むハードマスク上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ法などを用いて除去する。このようにして、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、絶縁領域ＳＴＩを形成する。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。なお、この際、第１素子形成領域１Ａに、ＬＤＭＯＳを構成するドレイン絶縁領域ＳＴＩｄも形成する。
次いで、ＣＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタ）を形成する。第２素子形成領域２Ａにおいて、ｐ型エピタキシャル層ＰＥＰ２中に、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成する。例えば、ｐ型ウエル領域ＰＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｐ型エピタキシャル層ＰＥＰ２中にｐ型の不純物をイオン注入することによって、ｐ型ウエル領域ＰＷを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ｎ型ウエル領域ＮＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｐ型エピタキシャル層ＰＥＰ２中にｎ型の不純物をイオン注入することによって、ｎ型ウエル領域ＮＷを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。例えば、半導体基板を熱処理（熱酸化処理）することなどによって、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷの表面に、酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、酸窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。次いで、ゲート絶縁膜ＧＩ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、ゲート電極ＧＥを形成する。
次いで、ゲート電極ＧＥの両側のｐ型エピタキシャル層ＰＥＰ２中にＬＤＤ構造のソース、ドレイン領域を形成する。例えば、ｐ型ＭＯＳトランジスタの形成領域（ｎ型ウエル領域ＮＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥの両側のｐ型ウエル領域ＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物（ｎ型の不純物イオン）を注入することで、ｎ−型半導体領域ＮＭを形成する。この際、ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、例えば、ｎ型ＭＯＳトランジスタの形成領域（ｐ型ウエル領域ＰＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥの両側のｎ型ウエル領域ＮＷ中に、ホウ素（Ｂ）などのｐ型不純物（ｐ型の不純物イオン）を注入することで、ｐ−型半導体領域ＰＭを形成する。この際、ｐ−型半導体領域ＰＭは、ゲート電極ＧＥの側壁に自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、ゲート電極ＧＥの側壁部（側壁上）に、側壁絶縁膜ＳＷを形成する。例えば、第２素子形成領域２Ａに酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、ゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、単層の酸化シリコン膜の他、単層の窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層膜などの絶縁膜を用いてもよい。
次いで、例えば、ｐ型ＭＯＳトランジスタの形成領域（ｎ型ウエル領域ＮＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、ｐ型ウエル領域ＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域ＮＲを形成する。この際、ｎ＋型半導体領域ＮＲは、ゲート電極ＧＥの側壁の側壁絶縁膜ＳＷに自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、例えば、ｎ型ＭＯＳトランジスタの形成領域（ｐ型ウエル領域ＰＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、ｎ型ウエル領域ＮＷ中に、ホウ素（Ｂ）などのｐ型の不純物を注入することで、ｐ＋型半導体領域ＰＲを形成する。この際、ｐ＋型半導体領域ＰＲは、ゲート電極ＧＥの側壁の側壁絶縁膜ＳＷに自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。このようにして、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＲとからなるＬＤＤ構造のソース、ドレイン領域が形成され、また、ｐ−型半導体領域ＰＭとｐ＋型半導体領域ＰＲとからなるＬＤＤ構造のソース、ドレイン領域が形成される。ｎ＋型半導体領域ＮＲは、ｎ−型半導体領域ＮＭよりも不純物濃度が高く、接合の深さが深い。また、ｐ＋型半導体領域ＰＲは、ｐ−型半導体領域ＰＭよりも不純物濃度が高く、接合の深さが深い。
次に、ソース、ドレイン領域に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、ＣＭＯＳトランジスタを形成することができる。この後、サリサイド技術を用いて、ソース、ドレイン領域（ｎ＋型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲ）およびゲート電極ＧＥの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。例えば、第２素子形成領域２Ａに、金属膜として、例えばＣｏ膜を形成し、半導体基板に対して熱処理を施すことによって、ソース、ドレイン領域と上記金属膜とを反応させ、また、ゲート電極ＧＥと上記金属膜とを反応させる。これにより、ソース、ドレイン領域（ｎ＋型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲ）およびゲート電極ＧＥの上部に、それぞれ金属シリサイド層ＳＩＬとしてＣｏＳｉ（コバルトシリサイド）を形成することができる。次いで、未反応の金属膜を除去した後、金属シリサイド層ＳＩＬを低抵抗化する熱処理を実施する。
次いで、図５に示すように、半導体基板の主面上に、酸化シリコン膜などの絶縁膜ＩＬ１ａを、ＣＶＤ法などを用いて形成する。次いで、深溝ＤＴの形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ａをエッチングする。次いで、上記フォトレジスト膜（図示せず）を除去し、絶縁膜ＩＬ１ａをマスクとして、さらに、半導体基板の主面から裏面方向にをエッチングすることで、深溝ＤＴを形成する。深溝ＤＴの底部は、例えば、ｐ型エピタキシャル層ＰＥＰ１まで達することが肝要であり、例えば、深溝ＤＴの幅は１μｍ、深さは１３μｍである。また、深溝ＤＴは、活性領域を区画する絶縁領域ＳＴＩの略中央部に設けられる。よって、深溝ＤＴは、ＣＭＯＳトランジスタが形成される活性領域およびプラグＰＳＵＢを囲むように形成される（図１および２）。別の言い方をすれば、深溝ＤＴは、第２素子形成領域２Ａの外周領域に配置される。そして、給電領域３Ａにおいても、略矩形状（ライン状）の深溝ＤＴが形成される。
次いで、第２素子形成領域２Ａおよび給電領域３Ａに形成された深溝ＤＴの底面に露出したｐ型エピタキシャル層ＰＥＰ１に、ホウ素（Ｂ）などのｐ型の不純物を注入し、熱処理することで、ｐ型の不純物領域ＰＡを形成する。図５に示すように、ｐ型の不純物領域ＰＡは、ｐ型エピタキシャル層ＰＥＰ１内に形成されているが、支持基板Ｓに達していても良い。また、図１に示すように、深溝ＤＴの延在方向に直交する方向において、ｐ型の不純物領域ＰＡの幅は、深溝ＤＴの幅よりも広く、ｐ型の不純物領域ＰＡの２つの端部は、深溝ＤＴの対向する側壁よりも深溝ＤＴの外側に位置している。つまり、図１に示すように、ｐ型の不純物領域ＰＡの内側に深溝ＤＴが形成されている。
次いで、図６に示すように、深溝ＤＴの側壁上に絶縁膜ＺＭ１を形成する。まず、半導体基板の主面上に、例えば、酸化シリコン膜からなる絶縁膜を堆積する。この絶縁膜は、半導体基板上（言い換えると、絶縁膜ＩＬａ１上）、深溝ＤＴの側壁上および底部に、例えば、５０〜９０ｎｍ膜厚で形成する。次いで、この絶縁膜に異方性ドライエッチングを施し、半導体基板上（言い換えると、絶縁膜ＩＬａ１上）および深溝ＤＴの底部の絶縁膜を除去し、深溝ＤＴの側壁上に絶縁膜ＺＭ１を形成する。絶縁膜ＺＭ１は、深溝ＤＴの全周において、深溝ＤＴの入り口から底部まで、深溝ＤＴの側壁上に連続的に形成される。深溝ＤＴの側壁上には、その膜厚が５０〜９０ｎｍの絶縁膜ＺＭ１が形成されるため、深溝ＤＴの内側には、絶縁膜ＺＭ１で規定された深溝ＤＴ１が形成される。深溝ＤＴ１の幅は、深溝ＤＴの幅よりも狭い。
次いで、図７に示すように、深溝ＤＴ１の底部に金属シリサイド層ＳＩＬ１を形成する。金属シリサイド層ＳＩＬ１は、深溝ＤＴ１の底部（言い換えると、ｐ型の不純物領域ＰＡまたはｐ型エピタキシャル層ＰＥＰ１）に選択的に形成される。金属シリサイド層ＳＩＬ１は、深溝ＤＴ１から露出したｐ型の不純物領域ＰＡまたはｐ型エピタキシャル層ＰＥＰ１の全域に形成されており、その膜厚は、例えば、２０〜３０ｎｍである。金属シリサイド層ＳＩＬ１は、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層またはニッケル含有プラチナシリサイド（ＮｉＰｔＳｉ）層等のチタンシリサイド（ＴｉＳｉ）層よりも低抵抗の金属シリサイド層とする。具体的には、Ｃｏ、Ｎｉ、Ｐｔを含有するＮｉ等の金属膜を、スパッタリング法などのＰＶＤ法により深溝ＤＴ１内（側壁上および底部上）に堆積する。次いで、金属膜に熱処理を施し、深溝ＤＴ１の底部に金属シリサイド層ＳＩＬ１を形成する。つまり、金属膜とｐ型エピタキシャル層ＰＥＰ１のシリコン層とが接触した部分に、シリサイド反応により金属シリサイド層ＳＩＬ１が形成される。次いで、深溝ＤＴ１内の絶縁膜ＺＭ１上および絶縁膜ＩＬ１ａ上などの未反応の金属膜を除去し、深溝ＤＴ１の底部にのみ金属シリサイド層ＳＩＬ１を残す。未反応の金属膜を除去後に、金属シリサイド層ＳＩＬ１に熱処理を加え、金属シリサイド層ＳＩＬ１の低抵抗化を実施しても良い。詳細は後述するが、金属シリサイド層ＳＩＬ１は、半導体基板の深さ方向および横方向（面内方向）にも形成されるため、断面視にて、深溝ＤＴ１内の金属シリサイド層ＳＩＬ１は、深溝ＤＴ１の幅よりも広くなっている。つまり、金属シリサイド層ＳＩＬ１は、絶縁膜ＺＭ１と重なるほど横方向に延びている。
次いで、図８に示すように、深溝ＤＴ１の内部を含む半導体基板上に、ＣＶＤ法などを用いて酸化シリコン膜などの絶縁膜を堆積する。深溝ＤＴ１の側壁上および底部に絶縁膜が形成されるが、深溝ＤＴ１の中央部には空隙ＳＰが形成されている。次いで、酸化シリコン膜の上部を、ＣＭＰ法などを用いて平坦化し、絶縁膜ＩＬ１ｂを形成する。この平坦化後において、酸化シリコン膜の上面は、ゲート電極ＧＥ上の絶縁膜ＩＬ１ａの上面より高くなるように、酸化シリコン膜を形成する。つまり、空隙ＳＰを形成した場合でも、空隙ＳＰが絶縁膜ＩＬ１ｂの上面に露出することなく、空隙ＳＰの上端は、絶縁膜ＩＬ１ｂの上面より低くなっている。これにより、絶縁膜ＩＬ１ａ、ＩＬ１ｂよりなる層間絶縁膜ＩＬ１が形成される。
次いで、図９に示すように、給電領域３Ａに深溝ＤＴ２を形成する。給電領域３ＡのプラグＰＳＵＢ形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂをエッチングすることにより、深溝ＤＴ１の内部に、絶縁膜ＩＬ１ｂによって規定された深溝ＤＴ２を形成する。この際、深溝ＤＴ１の内部に、空隙ＳＰが形成されていれば、深溝ＤＴ２が形成しやすい。深溝ＤＴ２の側壁には、絶縁膜ＩＬ１ｂが残存していてもよい。また、深溝ＤＴ２の底面からは、金属シリサイド層ＳＩＬ１が露出する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、図１０に示すように、プラグＰ１形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂおよびＩＬ１ａをエッチングすることにより、コンタクトホールＣ１を形成する。このコンタクトホールＣ１は、第２素子形成領域２Ａの内部領域において、ソース、ドレイン領域（ｎ＋型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲ）やゲート電極ＧＥ上に形成される。このように、コンタクトホールＣ１は、各トランジスタの構成部（ソース領域、ドレイン領域およびゲート電極）上に形成され、金属シリサイド層ＳＩＬの表面を露出する。なお、コンタクトホールＣ１の形成工程の後に、深溝ＤＴ２の形成工程を実施しても良い。
次いで、図１１に示すように、深溝ＤＴ２およびコンタクトホールＣ１の内部に、導電膜（導電体）を埋め込むことにより、プラグＰＳＵＢおよびＰ１を形成する。即ち、深溝ＤＴ２およびコンタクトホールＣ１を含む絶縁膜ＩＬ１ｂ上に、導電膜を堆積し、絶縁膜ＩＬ１ｂ上の不要な導電性膜をＣＭＰ法またはエッチバック法などによって除去する。具体的には、順に、ＣＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｗ膜を堆積し、この積層膜にＣＭＰ法またはエッチバック法などを施すことで、積層膜の上部を絶縁膜ＩＬ１ｂの主面が露出するまで除去する。こうして、ＣＶＤ−Ｔｉ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｗ膜の積層構造からなるプラグＰＳＵＢおよびＰ１を形成する。プラグＰＳＵＢの最下層であるＣＶＤ−Ｔｉ膜は、金属シリサイド層ＳＩＬ１と接触しており、プラグＰ１の最下層であるＣＶＤ−Ｔｉ膜は、金属シリサイド層ＳＩＬと接触している。
次いで、図２に示すように、絶縁膜ＩＬ１ａおよび絶縁膜ＩＬ１ｂよりなる層間絶縁膜ＩＬ１上に、第１層目の配線である配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ１上に、導電性膜として、ＴｉＮ膜／Ｔｉ膜よりなるバリアメタル膜とＡｌ膜を、スパッタリング法などを用いて堆積し、パターニングすることにより配線Ｍ１を形成する。配線Ｍ１として、Ｃｕ膜を、Ｃｕ膜の下地バリアメタル膜として、Ｔｉ膜、Ｔａ膜、Ｗ膜、または、それらの窒化膜等を用いることも出来る。なお、図示しないが、第１層目の配線の上に、第２層目以降の複数の配線層を形成しても良い。
以上のようにして、本実施の形態の半導体装置が製造される。
なお、図１２を用いて、深溝ＤＴ２の底部の構造を、詳細に説明する。図１２は、図２のＸ１部の拡大断面図である。
図２に示すように、半導体基板（Ｓ、ＰＥＰ１、ＮＢＬ、ＰＥＰ２）の主面から、絶縁膜ＩＬ１ａ、絶縁領域ＳＴＩ、ｐ型エピタキシャル層ＰＥＰ２およびｎ型埋め込み層ＮＢＬを貫通してｐ型エピタキシャル層ＰＥＰ１の内部に達する深溝ＤＴが形成され、その深溝ＤＴ内にプラグＰＳＵＢが形成されている。深溝ＤＴの側壁上には、絶縁膜ＺＭ１が、深溝ＤＴの上部から底部に亘って連続的に形成されている。また、絶縁膜ＺＭ１は、深溝ＤＴの全周囲に亘って形成されているため、深溝ＤＴの側壁（内壁）は、完全に絶縁膜ＺＭ１で覆われている。そして、絶縁膜ＺＭ１によって、深溝ＤＴよりも溝幅の狭い深溝ＤＴ１が形成されている。
深溝ＤＴ１の側壁上（言い換えると、絶縁膜ＺＭ１上）には、絶縁膜ＩＬ１ｂが形成されている。深溝ＤＴ１内の絶縁膜ＩＬ１ｂは、絶縁膜ＺＭ１と同様に、深溝ＤＴ１の側壁上に、深溝ＤＴ１の上部から底部に亘って連続的に形成されている。また、絶縁膜ＩＬ１ｂは、深溝ＤＴ１の全周囲に亘って形成されているため、深溝ＤＴ１の側壁（内壁）は、完全に絶縁膜ＩＬ１ｂで覆われている。そして、絶縁膜ＩＬ１ｂによって、深溝ＤＴ１よりも溝幅の狭い深溝ＤＴ２が形成されている。ここで、深溝ＤＴ２の上部（入り口）は、半導体基板（Ｓ、ＰＥＰ１、ＮＢＬ、ＰＥＰ２）上に形成された絶縁膜ＩＬ１ｂの主面（上面）であり、深溝ＤＴおよびＤＴ１の上部（入り口）よりも高い。そして、深溝ＤＴ２の内部には、プラグＰＳＵＢが形成されている。プラグＰＳＵＢは、深溝ＤＴ２の上部から底部に亘って連続的に形成されている。そして、プラグＰＳＵＢの上部は、例えば、接地電位を供給する配線Ｍ１に接続されており、プラグＰＳＵＢの下部は、金属シリサイド層ＳＩＬ１に接触し、金属シリサイド層ＳＩＬ１およびｐ型不純物領域ＰＡを介してｐ型エピタキシャル層ＰＥＰ１に電気的に接続されている。つまり、配線Ｍ１の接地電位は、プラグＰＳＵＢ、金属シリサイド層ＳＩＬ１およびｐ型不純物領域ＰＡを介して半導体基板（Ｓ、ＰＥＰ１）に給電されている。
ここで、深溝ＤＴ、ＤＴ１およびＤＴ２、ならびプラグＰＳＵＢがｐ型エピタキシャル層ＰＥＰ１で終端した例を示しているが、支持基板Ｓに達していても良い。
図１２に示すように、深溝ＤＴ１は、深溝ＤＴより僅かに深く、深溝ＤＴ２は、深溝ＤＴ１よりも僅かに深い。これは、深溝ＤＴ、深溝ＤＴ１、深溝ＤＴ２の順に形成するためであり、深溝ＤＴ内の露出したｐ型エピタキシャル層ＰＥＰ１のシリコン表面が、深溝ＤＴ１およびＤＴ２形成時にエッチングされるためである。
ｐ型不純物領域ＰＡは、深溝ＤＴから注入されｐ型エピタキシャル層ＰＥＰ１内の横方向および深さ方向に拡散するため、ｐ型不純物領域ＰＡの幅（図１２の紙面の横方向の長さで最も長い部分）は、深溝ＤＴの幅（図１２の紙面の深溝ＤＴの内壁間の距離）よりも広い。
金属シリサイド層ＳＩＬ１は、深溝ＤＴ１の内部に形成されるがｐ型エピタキシャル層ＰＥＰ１内の横方向および深さ方向に拡散するため、絶縁膜ＺＭ１の下にも広がり、深溝ＤＴ１の幅よりも広い幅を有する。つまり、図１２に示すように、金属シリサイド層ＳＩＬ１の端部は、絶縁膜ＺＭ１の下に位置しており、絶縁膜ＺＭ１と重なっている。金属シリサイド層ＳＩＬ１は、ｐ型不純物領域ＰＡの外部に突出することなく、深溝ＤＴ１の幅方向および深さ方向において、ｐ型不純物領域ＰＡに囲まれている。また、金属シリサイド層ＳＩＬ１は、深溝ＤＴ２の底面よりも深く、第１バリアメタル膜ＢＭ１の下部の全域には、金属シリサイド層ＳＩＬ１が存在している。つまり、第１バリアメタル膜ＢＭ１の底面および側面（絶縁膜ＩＬ１ｂから露出した側面）は、金属シリサイド層ＳＩＬ１で覆われている。
プラグＰＳＵＢは、下層（金属シリサイド層ＳＩＬ１に接触した側）から、ＣＶＤ−Ｔｉ膜（第１バリアメタル膜ＢＭ１）、ＣＶＤ−ＴｉＮ膜（第２バリアメタル膜ＢＭ２）およびＣＶＤ−Ｗ膜（金属膜Ｍ）の積層膜よりなる。ＣＶＤ−Ｔｉ膜の膜厚は、例えば１０ｎｍ、ＣＶＤ−ＴｉＮ膜の膜厚は、例えば５〜１０ｎｍである。ＣＶＤ−Ｗ膜は、深溝ＤＴ２を埋め込む程度の膜厚である。ＣＶＤ−Ｔｉ膜およびＣＶＤ−ＴｉＮ膜の膜厚は、深溝ＤＴ２の底部（底面）における膜厚を示している。ＣＶＤ膜の場合、深溝ＤＴ２の側壁上の膜厚は、底部の膜厚より薄いが、底部の膜厚の０．８倍以上となっている。
ＣＶＤ−Ｔｉ膜は、例えば、Ｔｉ化合物ガスであるＴｉＣｌ４ガスを用いて形成し、ＴｉＣｌ４ガスと、Ｎ２との混合ガスを用いＣＶＤ−ＴｉＮ膜を形成する。ＣＶＤ−Ｗ膜は、Ｗ化合物ガスであるＷＦ６ガスを用いて形成する。ここで、ＣＶＤ−Ｔｉ膜は、深溝ＤＴ２を構成する絶縁膜ＩＬ１ｂとの密着性を向上させる効果があり、さらに、ＣＶＤ−ＴｉＮ膜の形成時に金属シリサイド層ＳＩＬ１の表面が窒化されて抵抗上昇するのを抑制する効果がある。ＣＶＤ−ＴｉＮ膜は、ＣＶＤ−Ｔｉ膜とＣＶＤ−Ｗ膜との密着性不良を防止するための膜である。ＣＶＤ−Ｔｉ膜上にＣＶＤ−Ｗ膜を直接形成すると、ＣＶＤ−Ｔｉ膜の表面がフッ化されるので、ＣＶＤ−ＴｉＮ膜を介在させて、ＣＶＤ−Ｔｉ膜のフッ化を防止している。
図１２に示すように、本実施の形態では、金属シリサイド層ＳＩＬ１を形成した後に、ＣＶＤ−Ｔｉ膜を形成するため、深溝ＤＴ２の底面におけるＣＶＤ−Ｔｉ膜の膜厚Ｔｂは、側面の膜厚Ｔｓよりも厚いという特徴を有する。因みに、プラグＰＳＵＢを構成するＣＶＤ−Ｔｉ膜を用いて金属シリサイド層を形成する場合、大半のＣＶＤ−Ｔｉ膜が金属シリサイド層に変化するため、底面に残るＣＶＤ−Ｔｉ膜の膜厚は、側面のＣＶＤ−Ｔｉ膜の膜厚よりも薄くなる。
本実施の形態１は、以下の特徴を有する。
ここで、給電領域３Ａに設けられた配線Ｍ１、プラグＰＳＵＢ、金属シリサイド層ＳＩＬ１およびｐ型の不純物領域ＰＡを、纏めて、「基板コンタクト」と呼ぶ。
深溝ＤＴ１の底部に露出したシリコン（ｐ型エピタキシャル層ＰＥＰ１）表面に、金属シリサイド層ＳＩＬ１を形成した後に、深溝ＤＴ１内にプラグＰＳＵＢを形成することで、基板コンタクトの安定化を図ることができる。
金属シリサイド層ＳＩＬ１を形成する金属膜として、プラグＰＳＵＢの最下層の金属膜とは、異なる材料の金属膜を用いることができ、金属シリサイド層ＳＩＬ１の抵抗を低減することができる。
プラグＰＳＵＢの第１バリアメタル膜ＢＭ１の膜厚に依存することなく（無関係に）、金属シリサイド層ＳＩＬ１の膜厚を厚くすることが出来るため、基板コンタクトの低抵抗化を図ることができ、かつ、第１バリアメタル膜ＢＭ１の膜厚を薄くできるで、プラグＰＳＵＢの第２バリアメタル膜ＢＭ２および金属膜Ｍの埋め込み性を向上させることができる。
金属シリサイド層ＳＩＬ１形成工程において、未反応の金属膜を、深溝ＤＴ２の底面および側面から除去した後に、プラグＰＳＵＢを形成する。金属シリサイド層ＳＩＬ１形成によって、プラグＰＳＵＢを埋め込むための深溝ＤＴ２のアスペクト比が低減することが無いため、プラグＰＳＵＢの埋め込み性を向上させることができる。例えば、ＣＶＤ−Ｗ膜等に空洞が出来るのを防止でき、プラグＰＳＵＢの低抵抗化を実現出来る。
金属シリサイド層ＳＩＬ１形成時に、深溝ＤＴ１が解放され、空洞となっているため、金属シリサイド層ＳＩＬ１形成時の金属膜の体積膨張による、絶縁膜ＺＭ１に発生するクラック、またはｐ型エピタキシャル層ＰＥＰ１のシリコン層に発生する結晶欠陥を低減することができる。例えば、深溝ＤＴ２をプラグＰＳＵＢで埋めた状態で金属シリサイド層ＳＩＬ１が形成されると、その際の金属膜の体積膨張で、上記のクラックまたは結晶欠陥が発生する可能性がある。
金属シリサイド層ＳＩＬ１形成には、スパッタリング法などのＰＶＤ法により堆積した金属膜を用いるため、安定したシート抵抗を有する金属シリサイド層ＳＩＬ１を提供することができる。金属シリサイド層ＳＩＬ１形成用の金属膜を、ＣＶＤ法により堆積した場合、金属膜に塩素（Ｃｌ）や炭素（Ｃ、有機物）などの不純物が含まれるため、良好な金属シリサイド層ＳＩＬ１の形成が困難となる。
プラグ層ＰＳＵＢの最下層を、ＣＶＤ−Ｔｉ膜とし、深溝ＤＴ２の底面において、ＣＶＤ−Ｔｉ膜の膜厚を充分に確保することで、ＣＶＤ−ＴｉＮ膜形成時に、金属シリサイド層ＳＩＬ１の表面が窒化するのを防止することができる。
深溝ＤＴを用いてｐ型の不純物領域ＰＡを形成し、深溝ＤＴより狭い深溝ＤＴ１を用いて金属シリサイド層ＳＩＬ１を形成し、さらに、深溝ＤＴ１より狭い深溝ＤＴ２を用いてプラグＰＳＵＢを形成する。つまり、プラグＰＳＵＢの底面の全域を金属シリサイド層ＳＩＬ１で覆い、金属シリサイド層ＳＩＬ１の底面の全域をｐ型の不純物領域ＰＡで覆うことができる。言い換えると、金属シリサイド層ＳＩＬ１は、プラグＰＳＵＢよりも幅広であり、ｐ型の不純物領域ＰＡは、金属シリサイド層ＳＩＬ１より幅広である。従って、基板コンタクトの低抵抗化、安定化を実現出来る。例えば、プラグＰＳＵＢの底面の一部が金属シリサイド層ＳＩＬ１で覆われていない基板コンタクトが存在する場合、基板コンタクトが高抵抗となる。また、金属シリサイド層ＳＩＬ１が、ｐ型の不純物領域ＰＡから突出している場合、その部分の金属シリサイド層ＳＩＬ１の抵抗値が上昇するという弊害が有る。
［変形例］
図１３は、図１に対する変形例である半導体装置の平面図である。図１４は、図１３のＢ−Ｂ線に沿う断面図である。
図１３または図１４に示すように、給電領域３Ａにおいて、基板コンタクトのプラグＰＳＵＢは、深溝分離ＤＴＩによって、その周囲（全周）を、隙間なく（連続的に）囲まれている。給電領域３Ａのｎ型埋め込み層ＮＢＬは、深溝分離ＤＴＩによって、他の領域（第１素子形成領域１Ａおよび第２素子形成領域２Ａ）のｎ型埋め込み層ＮＢＬと分離されている。従って、給電領域３Ａの絶縁膜ＺＭ１およびＩＬ１ｂにクラック等が発生し、プラグＰＳＵＢとｎ型埋め込み層ＮＢＬとが短絡したとしても、第１素子形成領域１Ａおよび第２素子形成領域２Ａのｎ型埋め込み層ＮＢＬに対して影響を与えることはない。
（実施の形態２）
実施の形態２は、上記実施の形態１の変形例であり、深溝分離ＤＴＩにおいて、深溝ＤＴの底部に金属シリサイド層を形成していない点が、上記実施の形態１と異なる。また、それに伴い、製造方法の一部が上記実施の形態１と異なるので、その工程を説明する。
図１５〜図１９は、実施の形態２の半導体装置の製造工程中の断面図である。図２０は、図１９のＸ２部の拡大断面図である。
［製法説明］
上記実施の形態１において、図５を用いて説明した、「深溝ＤＴ」形成工程および「ｐ型の不純物領域ＰＡ」形成工程に続いて、図１５に示すように、絶縁膜ＩＬ１ｂを形成する。絶縁膜ＩＬ１ｂは、上記実施の形態１において、図８を用いて説明した絶縁膜ＩＬ１ｂと同様の絶縁膜であり、深溝ＤＴ内の絶縁膜ＩＬ１ｂには、空隙ＳＰが形成されている。
次いで、図１６に示すように、給電領域３ＡのプラグＰＳＵＢ形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂをエッチングすることにより、深溝ＤＴの内部に、絶縁膜ＩＬ１ｂによって規定された深溝ＤＴ２ａを形成する。ここで、深溝ＤＴ２ａの底部にはｐ型エピタキシャル層ＰＥＰ１またはｐ型不純物領域ＰＡが露出するが、深溝ＤＴの側壁は、絶縁膜ＩＬ１ｂで覆われており、深溝ＤＴ２ａに露出していない。つまり、深溝ＤＴ２ａの幅は、深溝ＤＴの幅よりも狭く、深溝ＤＴ２ａは、深溝ＤＴの内側に位置している。
次いで、図１７に示すように、深溝ＤＴ２ａの底部においてｐ型エピタキシャル層ＰＥＰ１またはｐ型不純物領域ＰＡに金属シリサイド層ＳＩＬ２を形成する。この金属シリサイド層ＳＩＬ２は、上記実施の形態１において、図７を用いて説明した金属シリサイド層ＳＩＬ１と同様である。図１７に示すように、金属シリサイド層ＳＩＬ２形成時に、深溝分離ＤＴＩの深溝ＤＴは、絶縁膜ＩＬ１ｂで埋まっているため、金属シリサイド層ＳＩＬ２は、給電領域３Ａの深溝ＤＴ２ａの底部に形成されるが、深溝分離ＤＴＩの深溝ＤＴの底部には形成されない。
次いで、図１８に示すように、上記実施の形態１と同様にして、プラグＰ１形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂおよびＩＬ１ａをエッチングすることにより、コンタクトホールＣ１を形成する。
次いで、図１９に示すように、上記実施の形態１と同様にして、深溝ＤＴ２ａおよびコンタクトホールＣ１の内部に、導電膜（導電体）を埋め込むことにより、プラグＰＳＵＢおよびＰ１を形成する。さらに、上記実施の形態１と同様にして、配線Ｍ１を形成して、実施の形態２の半導体装置が製造される。
図２０に示すように、実施の形態２の基板コンタクトの構造は、上記実施の形態１とほぼ同様であるが、深溝ＤＴの側壁と絶縁膜ＩＬ１ｂとの間に絶縁膜ＺＭ１が介在していない点が異なる。上記実施の形態１と同様に、金属シリサイド層ＳＩＬ２は、絶縁膜ＩＬ１ｂの下にも広がり、深溝ＤＴ２ａの幅よりも広い幅を有する。つまり、金属シリサイド層ＳＩＬ２の端部は、絶縁膜ＩＬ１ｂの下に位置しており、絶縁膜ＩＬ１ｂと重なっている。その他、金属シリサイド層ＳＩＬ２とｐ型不純物領域ＰＡとの関係、金属シリサイド層ＳＩＬ２の深さは、上記実施の形態１と同様である。また、第１バリアメタル膜ＢＭ１、第２バリアメタル膜ＢＭ２および金属膜Ｍについても、上記実施の形態１と同様である。
実施の形態２によれば、深溝分離ＤＴＩの底部に金属シリサイド層を形成していないので、以下の効果が得られる。
例えば、第１素子形成領域１Ａと第２素子形成領域２Ａとの間のリークを防止できる。
（実施の形態３）
実施の形態３は、上記実施の形態１の変形例であり、深溝分離ＤＴＩにおいて、深溝ＤＴの底部に金属シリサイド層を形成していない点が、上記実施の形態１と異なる。また、上記実施の形態２とは、製造方法が異なるので、その工程を説明する。
図２１および図２２は、実施の形態３の半導体装置の製造工程中の断面図である。
［製法説明］
上記実施の形態１において、図５を用いて説明した、「深溝ＤＴ」形成工程および「ｐ型の不純物領域ＰＡ」形成工程に続いて、図２１に示すように、給電領域３Ａの深溝ＤＴの側壁上に選択的に絶縁膜ＺＭ１を形成する。上記実施の形態１において、図６を用いて説明したように、半導体基板上に、絶縁膜ＺＭ１形成用に、例えば、酸化シリコン膜からなる絶縁膜を堆積する。実施の形態３では、絶縁膜上に第２素子形成領域２Ａを覆い、給電領域３Ａを露出するフォトレジスト膜ＰＨＲ１を形成し、給電領域３Ａの絶縁膜に異方性ドライエッチングを施し、給電領域３Ａの深溝ＤＴの側壁上に絶縁膜ＺＭ１を形成し、深溝ＤＴの底部を露出する。そして、フォトレジスト膜ＰＨＲ１で覆われた第２素子形成領域２Ａには、絶縁膜ＺＭ１Ｒを残す。つまり、第２素子形成領域２Ａにおいて、深溝分離ＤＴＩの深溝ＤＴの底部は、絶縁膜ＺＭ１Ｒで覆われている。次いで、フォトレジスト膜ＰＨＲ１を除去する。
次いで、図２２に示すように、第２素子形成領域２Ａを絶縁膜ＺＭ１Ｒで覆った状態で、給電領域３Ａの深溝ＤＴ１の底部に金属シリサイド層ＳＩＬ３を形成する。金属シリサイド層ＳＩＬ３は、上記実施の形態１の金属シリサイド層ＳＩＬ１と同様の膜であり、同様の方法で形成する。この時、第２素子形成領域２Ａの深溝分離ＤＴＩの深溝ＤＴの底部には、金属シリサイド層は形成されない。
次いで、上記実施の形態１の図８で説明した「絶縁膜ＩＬ１ｂ」形成工程以降の工程を実施することで、実施の形態３の半導体装置を製造する。
（実施の形態４）
実施の形態４では、第２素子形成領域２Ａにおいて、ＣＭＯＳトランジスタのソース、ドレイン領域およびゲート電極の上部に形成する金属シリサイド層と、給電領域３Ａにおいて、深溝ＤＴの底部に形成する金属シリサイド層とを、同一工程で形成する製法を説明する。
図２３〜図３２は、実施の形態４の半導体装置の製造工程中の断面図である。
先ず、図２３に示すように、上記実施の形態１の図４で説明したように、「ＣＭＯＳトランジスタが形成された半導体基板を準備する」工程を実施する。ただし、この時点では、ＣＭＯＳトランジスタのソース、ドレイン領域およびゲート電極の上部に金属シリサイド層は形成されていない。
次いで、図２４に示すように、給電領域３Ａにのみ、深溝ＤＴを形成し、深溝ＤＴの底部にｐ型の不純物領域ＰＡを形成する。深溝ＤＴおよびｐ型の不純物領域ＰＡの製法は、上記実施の形態１の図５で説明した通りである。
次いで、図２５に示すように、給電領域３Ａの深溝ＤＴの側壁上に絶縁膜ＺＭ１を形成する。深溝ＤＴの側壁上に絶縁膜ＺＭ１が形成されることで、深溝ＤＴよりも幅が狭い深溝ＤＴ１が形成される。絶縁膜ＺＭ１の製法は、上記実施の形態１の図６で説明した通りである。
次いで、図２６に示すように、給電領域３Ａを覆い、第２素子形成領域２Ａを露出するフォトレジスト膜ＰＨＲ２を用い、第２素子形成領域２Ａの絶縁膜ＩＬ１ａを除去し、ＣＭＯＳトランジスタのソース、ドレイン領域およびゲート電極を露出する。次いで、フォトレジスト膜ＰＨＲ２を除去する。
次いで、図２７に示すように、給電領域３Ａの深溝ＤＴ１の底部に露出したｐ型エピタキシャル層ＰＥＰ１またはｐ型不純物領域ＰＡに金属シリサイド層ＳＩＬ４を形成する。それと同時に、第２素子形成領域２Ａにおいて、ＣＭＯＳトランジスタのソース、ドレイン領域（具体的には、高濃度ｎ型半導体領域ＮＲ、高濃度ｐ型半導体領域ＰＲ）およびゲート電極ＧＥ上に金属シリサイド層ＳＩＬ４を形成する。金属シリサイド層ＳＩＬ４は、上記実施の形態１の金属シリサイド層ＳＩＬ１と同様に形成する。
次いで、図２８に示すように、上記実施の形態１と同様に、絶縁膜ＩＬ１ｂを形成する。絶縁膜ＩＬ１ｂは、半導体基板の主面を覆うとともに、深溝ＤＴ１の側壁および底部を覆い、深溝ＤＴ１の中央部に空隙ＳＰを有する。
次いで、図２９に示すように、深溝分離ＤＴＩの深溝形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂ、絶縁領域ＳＴＩ、および、半導体基板（ｐ型エピタキシャル層ＰＥＰ２およびｎ型埋め込み層ＮＢＬ）をエッチングすることで、深溝ＤＴ３を形成する。深溝ＤＴ３の底部は、ｐ型エピタキシャル層ＰＥＰ２およびｎ型埋め込み層ＮＢＬを貫通し、例えば、ｐ型エピタキシャル層ＰＥＰ１まで達する。次いで、第２素子形成領域２Ａに形成された深溝ＤＴ３の底部に露出したｐ型エピタキシャル層ＰＥＰ１に、ホウ素（Ｂ）などのｐ型の不純物を注入することで、ｐ型の不純物領域ＰＡを形成する。
次いで、図３０に示すように、深溝ＤＴ３の内部を含む半導体基板上に、ＣＶＤ法などを用いて酸化シリコン膜などの絶縁膜を堆積する。深溝ＤＴ３の側壁上および底部に絶縁膜が形成されるが、深溝ＤＴ３の中央部には空隙ＳＰ１が形成されている。次いで、酸化シリコン膜の上部を、ＣＭＰ法などを用いて平坦化し、絶縁膜ＺＭ２を形成する。
次いで、図３１に示すように、給電領域３Ａに深溝ＤＴ４を形成する。給電領域３ＡのプラグＰＳＵＢ形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＺＭ２およびＩＬ１ｂをエッチングすることにより、深溝ＤＴ１の内部に、絶縁膜ＩＬ１ｂによって規定された深溝ＤＴ４を形成する。次いで、第２素子形成領域２ＡにコンタクトホールＣ２を形成する。第２素子形成領域２ＡのプラグＰ２形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＺＭ２およびＩＬ１ｂをエッチングすることにより、ＣＭＯＳトランジスタのソース、ドレイン領域およびゲート電極を露出するコンタクトホールＣ２を形成する。なお、深溝ＤＴ４およびコンタクトホールＣ２は、どちらを先に形成しても良い。また、両者を同時に形成しても良い。
次いで、図３２に示すように、深溝ＤＴ４にプラグＰＳＵＢを、そして、コンタクトホールＣ２にプラグＰ２を形成する。プラグＰＳＵＢおよびＰ２は、上記実施の形態１のプラグＰＳＵＢおよびＰ１と同様に形成する。さらに、上記実施の形態１の配線Ｍ１を形成して、実施の形態４の半導体装置を製造する。
実施の形態４によれば、第２素子形成領域２Ａにおいて、ＣＭＯＳトランジスタのソース、ドレイン領域およびゲート電極の上部に形成する金属シリサイド層ＳＩＬ４と、給電領域３Ａにおいて、深溝ＤＴの底部に形成する金属シリサイド層ＳＩＬ４とを、同一工程で形成することで、ＣＭＯＳトランジスタに対する熱負荷を低減することができる。つまり、金属シリサイド層形成工程を１回に出来るため、金属シリサイド層形成時の熱処理を低減することができ、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの微細化が可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態においては、半導体基板として、エピタキシャル層（ｎ型埋め込み層ＮＢＬ）ＥＰを有する半導体基板を例示したが、厚い絶縁層およびその上のエピタキシャル層ＥＰを有する半導体基板（いわゆるＳＯＩ基板（Silicon On Insurator wafer））を用いてもよい。特に、厚い絶縁層が、２μｍ以上の厚さを有するＳＯＩ基板では、プラグＰＳＵＢが深くならざるを得ず、上記実施の形態１〜４の基板コンタクトの構成を採用することで、基板コンタクト抵抗の安定化を図ることができる。
また、上記実施の形態においては、第１素子形成領域１Ａに形成される素子としてＬＤＭＯＳトランジスタを例示したが、ｎ型埋め込み層ＮＢＬによる分離を必要とする素子であれば、他の素子を設けてもよい。他の素子としては、バイポーラトランジスタやダイオードなどを例示することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
第１のｐ型シリコン層と、前記第１のｐ型シリコン層上のｎ型シリコン層と、前記ｎ型シリコン層上の第２のｐ型シリコン層と、を有する半導体基板と、
前記半導体基板の主面の第１領域において、前記第２のｐ型シリコン層に形成され、ゲート電極、ソース領域およびドレイン領域を有するＭＯＳトランジスタと、
前記第１領域と異なる第２領域において、前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達する第１溝と、
前記第１溝の底部にて、前記第１のｐ型シリコン層の表面に形成された、第１金属膜からなるシリサイド層と、
前記第１溝内に形成され、前記シリサイド層と接触する第２金属膜を含むプラグ電極と、
を有し、
前記第１金属膜は、前記第２金属膜とは異なる、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記第２金属膜は、チタン膜であり、前記第１金属膜は、コバルト膜またはニッケル膜である、半導体装置。
［付記３］
付記１記載の半導体装置において、
前記第２金属膜は、前記第１溝の側壁上および前記底部に形成されており、前記底部の膜厚は、前記側壁上の膜厚よりも厚い、半導体装置。
［付記４］
付記１記載の半導体装置において、
さらに、
前記第１溝の前記底部において、平面視にて、前記シリサイド層を取り囲むｐ型半導体領域、
を有する、半導体装置。
［付記５］
付記１記載の半導体装置において、
さらに、
前記第１溝の側壁と、前記プラグ電極との間に介在する第１絶縁膜、
を有し、
断面視にて、前記シリサイド層は、前記第１絶縁膜との間に重なりを有する、半導体装置。
［付記６］
付記１記載の半導体装置において、
さらに、
前記第１領域において、平面視にて前記ＭＯＳトランジスタを囲み、前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達する第２溝と、
前記ＭＯＳトランジスタを覆い、前記第２溝内を埋める第２絶縁膜と、
を有し、前記第２絶縁膜は、前記第２溝内に空隙を有する、半導体装置。
１Ａ 第１素子形成領域
２Ａ 第２素子形成領域
３Ａ 給電領域
ＢＣ ボディコンタクト領域
ＢＭ１ 第１バリアメタル膜
ＢＭ２ 第２バリアメタル膜
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
ＤＮＷ ｎ型ウエル領域
ＤＲ ドレイン領域
ＤＴ 深溝
ＤＴ１ 深溝
ＤＴ２ 深溝
ＤＴ２ａ 深溝
ＤＴ３ 深溝
ＤＴ４ 深溝
ＤＴＩ 深溝分離
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 絶縁膜
ＩＬ１ｂ 絶縁膜
Ｍ 金属膜
Ｍ１ 配線
ＮＢＬ ｎ型埋め込み層
ＮＭ 低濃度ｎ型半導体領域
ＮＲ 高濃度ｎ型半導体領域
ＮＷ ｎ型ウエル領域
Ｐ１ プラグ
Ｐ２ プラグ
ＰＡ ｐ型の不純物領域
ＰＤＲ ｐ型ドリフト領域
ＰＥＰ１ ｐ型エピタキシャル層
ＰＥＰ２ ｐ型エピタキシャル層
ＰＨＲ１,ＰＨＲ２ フォトレジスト膜
ＰＭ 低濃度ｐ型半導体領域
ＰＲ 高濃度ｐ型半導体領域
ＰＳＵＢ プラグ
ＰＷ ｐ型ウエル領域
Ｓ 支持基板
ＳＩＬ，ＳＩＬ１，ＳＩＬ２,ＳＩＬ３，ＳＩＬ４ 金属シリサイド層
ＳＰ 空隙
ＳＲ ソース領域
ＳＴＩ 絶縁領域
ＳＴＩｄ ドレイン絶縁領域
ＳＷ 側壁絶縁膜
ＺＭ１ 絶縁膜
ＺＭ１Ｒ 絶縁膜
ＺＭ２ 絶縁膜

Claims (15)

  1. （ａ）第１のｐ型シリコン層と、前記第１のｐ型シリコン層上のｎ型シリコン層と、前記ｎ型シリコン層上の第２のｐ型シリコン層と、を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の主面の第１領域において、前記第２のｐ型シリコン層にゲート電極、ソース領域およびドレイン領域を有するＭＯＳトランジスタを形成する工程、
    （ｃ）前記第１領域と異なる第２領域において、前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達する溝を形成する工程、
    （ｄ）前記溝の底部に露出した、前記第１のｐ型シリコン層にｐ型半導体領域を形成する工程、
    （ｅ）前記溝の底部の前記ｐ型半導体領域を露出するように、前記溝の側壁上に第１絶縁膜を形成する工程、
    （ｆ）前記溝の底部に露出した、前記第１のｐ型シリコン層に、第１金属膜からなるシリサイド層を形成する工程、
    （ｇ）前記溝の底部の前記シリサイド層を露出するように、前記第１絶縁膜上に、第２絶縁膜を形成する工程、
    （ｈ）前記溝内にプラグ電極を形成する工程、
    を有し、
    前記工程（ｆ）は、
    （ｆ‐１）前記第１のｐ型シリコン層上に、ＰＶＤ法で前記第１金属膜を形成する工程、
    （ｆ‐２）前記半導体基板に熱処理を施し、前記第１金属膜からなるシリサイド層を形成する工程、
    （ｆ‐３）前記シリサイド層とならなかった未反応の前記第１金属膜を除去する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ‐１）前記シリサイド層と接触するように、前記シリサイド層上に、ＣＶＤ法でチタン膜を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｈ）工程は、前記（ｈ‐１）工程後に、
    （ｈ‐２）前記チタン膜上に、窒化チタン膜を形成する工程、
    （ｈ‐３）前記窒化チタン膜上のタングステン膜を形成する工程、
    を有する、半導体装置の製造方法。
  4. （ａ）第１のｐ型シリコン層と、前記第１のｐ型シリコン層上のｎ型シリコン層と、前記ｎ型シリコン層上の第２のｐ型シリコン層と、を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の主面の第１領域において、前記第２のｐ型シリコン層にゲート電極、ソース領域およびドレイン領域を有するＭＯＳトランジスタを形成する工程、
    （ｃ）前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達するように、前記第１領域において、平面視にて前記ＭＯＳトランジスタを囲む第１溝を、前記第１領域と異なる第２領域において、第２溝を、それぞれ形成する工程、
    （ｄ）前記第２溝の底部において、前記第１のｐ型シリコン層を露出するように、前記第２溝の側壁上に第１絶縁膜を形成する工程、
    （ｅ）前記第２溝の底部に露出した、前記第１のｐ型シリコン層に、第１金属膜からなるシリサイド層を形成する工程、
    （ｆ）前記第１溝および前記第２溝の内部を埋めるように、前記半導体基板上の第２絶縁膜を形成する工程、
    （ｇ）前記第２溝内において、前記シリサイド層の主面を露出するように、前記第２絶縁膜に第１開口を形成する工程、
    （ｈ）前記第１開口内に第１プラグ電極を形成する工程、
    を有する、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記工程（ｅ）は、
    （ｅ‐１）前記第１のｐ型シリコン層上に、ＰＶＤ法で前記第１金属膜を形成する工程、
    （ｅ‐２）前記半導体基板に熱処理を施し、前記第１金属膜からなるシリサイド層を形成する工程、
    （ｅ‐３）前記シリサイド層とならなかった未反応の前記第１金属膜を除去する工程、
    を有する、半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ‐１）前記シリサイド層と接触するように、前記シリサイド層上に、ＣＶＤ法でチタン膜を形成する工程、
    を有する、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｈ）工程は、前記（ｈ‐１）工程後に、
    （ｈ‐２）前記チタン膜上に、窒化チタン膜を形成する工程、
    （ｈ‐３）前記窒化チタン膜上のタングステン膜を形成する工程、
    を有する、半導体装置の製造方法。
  8. 請求項４記載の半導体装置の製造方法において、
    前記（ｃ）工程と前記（ｄ）工程との間に、さらに、
    （ｉ）前記第２溝の底部に露出した、前記第１のｐ型シリコン層にｐ型半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項４記載の半導体装置の製造方法において、
    前記（ｆ）工程において、
    前記第２絶縁膜は、前記第１溝内に、空隙を有する、半導体装置の製造方法。
  10. 請求項４記載の半導体装置の製造方法において、
    前記（ｄ）工程では、
    前記第１溝の底部において、前記第１のｐ型シリコン層を露出するように、前記第１溝の側壁上にも前記第１絶縁膜を形成する、半導体装置の製造方法。
  11. 請求項４記載の半導体装置の製造方法において、
    前記（ｄ）工程では、
    前記第１溝の底部において、前記第１のｐ型シリコン層を露出することなく、前記第１絶縁膜で覆った状態とする、半導体装置の製造方法。
  12. 請求項４記載の半導体装置の製造方法において、
    前記（ｇ）工程では、
    前記ソース領域および前記ドレイン領域を露出する第２開口を、前記第２絶縁膜に形成する、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｈ）工程では、
    前記第２開口内に、第２プラグ電極を形成する、半導体装置の製造方法。
  14. （ａ）第１のｐ型シリコン層と、前記第１のｐ型シリコン層上のｎ型シリコン層と、前記ｎ型シリコン層上の第２のｐ型シリコン層と、を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の主面の第１領域において、前記第２のｐ型シリコン層にゲート電極、ソース領域およびドレイン領域を有するＭＯＳトランジスタを形成する工程、
    （ｃ）前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達するように、前記第１領域において、平面視にて前記ＭＯＳトランジスタを囲む第１溝を、前記第１領域と異なる第２領域において、第２溝を、それぞれ形成する工程、
    （ｄ）前記第１溝および前記第２溝の内部を埋めるように、前記半導体基板上の絶縁膜を形成する工程、
    （ｅ）前記第２溝内において、前記第１のｐ型シリコン層を露出するように、前記絶縁膜に開口を形成する工程、
    （ｆ）前記開口の底部に露出した、前記第１のｐ型シリコン層にｐ型半導体領域を形成する工程、
    （ｇ）前記開口の底部の前記ｐ型半導体領域を露出するように、前記開口の側壁上に第１絶縁膜を形成する工程、
    （ｈ）前記開口から露出した、前記第１のｐ型シリコン層に、金属膜からなるシリサイド層を形成する工程、
    （ｉ）前記開口の底部の前記シリサイド層を露出するように、前記第１絶縁膜上に、第２絶縁膜を形成する工程、
    （ｊ）前記開口内にプラグ電極を形成する工程、
    を有し、
    前記工程（ｈ）は、
    （ｈ‐１）前記第１のｐ型シリコン層上に、ＰＶＤ法で前記金属膜を形成する工程、
    （ｈ‐２）前記半導体基板に熱処理を施し、前記金属膜からなるシリサイド層を形成する工程、
    （ｈ‐３）前記シリサイド層とならなかった未反応の前記金属膜を除去する工程、
    を有し、
    前記絶縁膜は、前記第１溝内および前記第２溝内に、空隙を有する、半導体装置の製造方法。
  15. （ａ）第１のｐ型シリコン層と、前記第１のｐ型シリコン層上のｎ型シリコン層と、前記ｎ型シリコン層上の第２のｐ型シリコン層と、を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板の主面の第１領域において、前記第２のｐ型シリコン層にゲート電極、ソース領域およびドレイン領域を有するＭＯＳトランジスタを形成する工程、
    （ｃ）前記第１領域と異なる第２領域において、前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達するように、第１溝を形成する工程、
    （ｄ）前記第１溝の底部に露出した、前記第１のｐ型シリコン層の表面、ならびに、前記ソース領域および前記ドレイン領域の表面に第１金属膜からなるシリサイド層を形成する工程、
    （ｅ）前記第１領域において、平面視にて前記ＭＯＳトランジスタを囲み、前記半導体基板の前記主面から、前記第２のｐ型シリコン層および前記ｎ型シリコン層を貫通し、前記第１のｐ型シリコン層に達する第２溝を形成する工程、
    （ｆ）前記第１溝および前記第２溝の内部を埋めるように、前記半導体基板上の絶縁膜を形成する工程、
    （ｇ）前記第１溝内において、前記シリサイド層の主面を露出するように、前記絶縁膜に開口を形成する工程、
    （ｈ）前記開口内にプラグ電極を形成する工程、
    を有し、
    前記絶縁膜は、前記第１溝内および前記第２溝内に、空隙を有する、半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180138081A1 (en) * 2016-11-15 2018-05-17 Vanguard International Semiconductor Corporation Semiconductor structures and method for fabricating the same
US10680100B2 (en) * 2018-07-03 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Field structure and methodology
JP7195167B2 (ja) * 2019-02-08 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10971632B2 (en) * 2019-06-24 2021-04-06 Semiconductor Components Industries, Llc High voltage diode on SOI substrate with trench-modified current path
JP7299769B2 (ja) * 2019-06-24 2023-06-28 ローム株式会社 半導体装置
US11101168B2 (en) * 2019-10-30 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Profile of deep trench isolation structure for isolation of high-voltage devices
US11502036B2 (en) * 2020-02-07 2022-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2022016842A (ja) 2020-07-13 2022-01-25 富士電機株式会社 半導体装置
US11955530B2 (en) * 2021-10-29 2024-04-09 Texas Instruments Incorporated RF MOS varactor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02222139A (ja) * 1989-02-22 1990-09-04 Mitsubishi Electric Corp 半導体装置
JP2871943B2 (ja) * 1992-04-06 1999-03-17 日本電気株式会社 半導体装置の製造方法
JP2007287813A (ja) * 2006-04-14 2007-11-01 Renesas Technology Corp 半導体装置およびその製造方法
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
JP2009181978A (ja) * 2008-01-29 2009-08-13 Sony Corp 半導体装置およびその製造方法
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
JP5672819B2 (ja) * 2010-07-27 2015-02-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US8378445B2 (en) * 2010-08-31 2013-02-19 Infineon Technologies Ag Trench structures in direct contact
JP5955064B2 (ja) 2012-04-17 2016-07-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2014093306A (ja) * 2012-10-31 2014-05-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
JP6130755B2 (ja) * 2013-08-12 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6076224B2 (ja) * 2013-09-05 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2017124220A1 (en) * 2016-01-18 2017-07-27 Texas Instruments Incorporated Power mosfet with metal filled deep source contact
US10038061B2 (en) * 2016-07-08 2018-07-31 International Business Machines Corporation High voltage laterally diffused MOSFET with buried field shield and method to fabricate same

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