JP2008124139A - トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】トランジスタのソース領域とソース電極との接続安定性を向上させる。
【解決手段】ＭＯＳＦＥＴ１００の製造方法において、半導体基板１０１中に、Ｐ型ベース領域１０５を形成し、Ｐ型ベース領域１０５の表面近傍にＮ＋型ソース領域１０６を形成した後、Ｐ＋型ベース領域１０９の表面近傍に、Ｎ＋型ソース領域１０６よりも浅く、Ｎ＋型ソース領域１０６の側端部からＮ＋型ソース領域１０６の側方に延出する、高濃度ソース領域１２１を形成する。そして、半導体基板１０１上に、高濃度ソース領域１２１に接続されるソース電極１１２を形成する。
【選択図】図１
【解決手段】ＭＯＳＦＥＴ１００の製造方法において、半導体基板１０１中に、Ｐ型ベース領域１０５を形成し、Ｐ型ベース領域１０５の表面近傍にＮ＋型ソース領域１０６を形成した後、Ｐ＋型ベース領域１０９の表面近傍に、Ｎ＋型ソース領域１０６よりも浅く、Ｎ＋型ソース領域１０６の側端部からＮ＋型ソース領域１０６の側方に延出する、高濃度ソース領域１２１を形成する。そして、半導体基板１０１上に、高濃度ソース領域１２１に接続されるソース電極１１２を形成する。
【選択図】図１
Description
本発明は、トランジスタおよびその製造方法に関し、特に、縦型ＭＯＳＦＥＴおよびその製造方法に関する。
従来の縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor）に関する技術として、特許文献１に記載のものがある。図６および図７は、特許文献１に記載のＭＯＳＦＥＴに対応する構成のトランジスタを示す図である。図６は、図７のＡ−Ａ'断面図である。
図６および図７に示したトランジスタは、以下の手順で製造される。図８〜図１０は、図６および図７に示したトランジスタの製造工程を示す断面図である。
まず、図８（ａ）に示したように、半導体基板２０１に、ゲートトレンチ２０２を形成する。具体的には、フォトリソグラフィー技術により選択的にエッチングして形成する。次に、ゲート酸化膜２０３を熱酸化法にて全面に形成する。続いて、全面にゲート電極用のポリシリコン膜２０４をＣＶＤ法によって形成する（図８（ｂ））。そして、このポリシリコン膜２０４に対し、リシリコン膜２０４をゲートトレンチ２０２内に残すようにエッチング処理を行う（図９（ａ））。
次いで、ボロンのイオン注入と熱処理によって能動セル用のＰ型ベース領域２０５を形成し、Ｐ＋型ベース領域２０９の形成領域を開口部とするマスクをフォトリソグラフィー技術によりパターニングして形成し、開口部を介したＢＦ2のイオン注入と熱処理によってＰ＋型ベース領域２０９を所定の位置に選択的に形成する。次にＮ＋型ソース領域２０６の形成領域を開口部とするマスクをフォトリソグラフィー技術によりパターニングして形成し、開口部を介したヒ素のイオン注入と熱処理によってＮ＋型ソース領域２０６を所定の位置に選択的に形成する（図９（ｂ））。
次に、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜をＣＶＤ法により形成して層間絶縁膜２０７とし、フォトリソグラフィー技術およびエッチングによりＢＰＳＧの所定の位置を選択的に除去する（図１０）。次に表面にバリアメタル膜２１０をスパッタして形成し、続いて表面にアルミニウムをスパッタしてソース電極２１２を形成する。以上の手順により、図６に示したＭＯＳＦＥＴが得られる。
特開平５−３３５５８２号公報
ところが、従来の縦型ＭＯＳＦＥＴにおいては、以下の点で改善の余地があった。図６を参照して前述した構成を例に具体的に説明すると、図６に示した装置では、製造工程においてマスクを用いてソース領域を形成する（図１０）ため、図１１に示すように、マスクパターンの位置ずれが生じるとソースコンタクトの面積が減少してしまい、ソースコンタクト抵抗が増加する場合があった。
このように、ＭＯＳ型トランジスタのセル部分のソースコンタクトが、マスクによりソース領域を形成しての平面パターンとしてソース電極と平面でコンタクトを取る構造においては、マスクパターンの位置ずれ等により、ソースコンタクトの面積が減少することで、ソースコンタクト抵抗が増加する場合があった。ソースコンタクト抵抗の増加はＭＯＳ型トランジスタのオン抵抗の増加になり、特性の低下につながるため、ソース領域とソース電極とを安定的に電気的に接続することが求められる。
本発明によれば、
半導体基板に設けられた一導電型の層中に、逆導電型の第一ベース領域を形成する工程と、
前記第一ベース領域の表面近傍に前記一導電型の第一ソース領域を形成する工程と、
前記第一ベース領域の表面近傍に、前記第一ソース領域よりも浅く、前記第一ソース領域の側端部から前記第一ソース領域の側方に延出する、前記一導電型の第二ソース領域を形成する工程と、
前記半導体基板上に、前記第二ソース領域に接続されるソース電極を形成する工程と、
を含む、トランジスタの製造方法が提供される。
半導体基板に設けられた一導電型の層中に、逆導電型の第一ベース領域を形成する工程と、
前記第一ベース領域の表面近傍に前記一導電型の第一ソース領域を形成する工程と、
前記第一ベース領域の表面近傍に、前記第一ソース領域よりも浅く、前記第一ソース領域の側端部から前記第一ソース領域の側方に延出する、前記一導電型の第二ソース領域を形成する工程と、
前記半導体基板上に、前記第二ソース領域に接続されるソース電極を形成する工程と、
を含む、トランジスタの製造方法が提供される。
また、本発明によれば、
半導体基板に設けられた一導電型の層と、
前記一導電型の層の表面近傍に設けられた前記一導電型と逆導電型の第一ベース領域と、
前記第一ベース領域に設けられた溝部中に埋設されたゲート電極と、
前記ゲート電極の側方に設けられるとともに前記第一ベース領域の表面近傍に設けられた前記一導電型の第一ソース領域と、
前記第一ベース領域の表面近傍に設けられるともに、前記第一ソース領域の前記ゲート電極と反対側の側端部から、前記ゲート電極から遠ざかる方向に延出して設けられ、前記第一ソース領域よりも浅い前記一導電型の第二ソース領域と、
前記半導体基板上に設けられて前記第二ソース領域に接続されたソース電極と、
を含む、トランジスタが提供される。
半導体基板に設けられた一導電型の層と、
前記一導電型の層の表面近傍に設けられた前記一導電型と逆導電型の第一ベース領域と、
前記第一ベース領域に設けられた溝部中に埋設されたゲート電極と、
前記ゲート電極の側方に設けられるとともに前記第一ベース領域の表面近傍に設けられた前記一導電型の第一ソース領域と、
前記第一ベース領域の表面近傍に設けられるともに、前記第一ソース領域の前記ゲート電極と反対側の側端部から、前記ゲート電極から遠ざかる方向に延出して設けられ、前記第一ソース領域よりも浅い前記一導電型の第二ソース領域と、
前記半導体基板上に設けられて前記第二ソース領域に接続されたソース電極と、
を含む、トランジスタが提供される。
本発明においては、第一ソース領域よりも浅く、第一ソース領域の側端部から第一ソース領域の側方に延出する第二ソース領域が設けられ、第二ソース領域に接続されるソース電極が設けられる。これにより、ソース電極とソース領域との接続安定性を向上させることができる。たとえば、トランジスタの製造工程において、第一ソース領域に接続されるソース電極を形成する際に、ソース電極の形成位置に位置ずれが生じた場合にも、第一ソース領域の側方に延出する第二ソース領域を形成しておけば、ソース領域とソース電極との安定的な接続が確保される。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、トランジスタのソース領域とソース電極との接続安定性を向上させることができる。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
図１および図２は、本実施形態のＮチャネル型縦型ＭＯＳＦＥＴの構成を示す図である。図１は、図２のＡ−Ａ'断面図であり、Ｎチャネル型縦型ＭＯＳＦＥＴのうち、ソース平面コンタクト構造のセル部分の断面構造を示している。
図１および図２に示したＭＯＳＦＥＴ１００は、半導体基板に設けられたソース領域の上面とソース電極とが接する構成の縦型ＭＯＳＦＥＴである。そして、ＭＯＳＦＥＴ１００は、セル部のソースコンタクト部分に、高濃度ソース領域が追加された構造となっている。以下、さらに具体的に説明する。
図１および図２に示したＭＯＳＦＥＴ１００は、半導体基板に設けられたソース領域の上面とソース電極とが接する構成の縦型ＭＯＳＦＥＴである。そして、ＭＯＳＦＥＴ１００は、セル部のソースコンタクト部分に、高濃度ソース領域が追加された構造となっている。以下、さらに具体的に説明する。
ＭＯＳＦＥＴ１００は、半導体基板に設けられた一導電型（Ｎ型）の層（半導体基板１０１）、一導電型の層の表面近傍に設けられた一導電型と逆導電型の第一ベース領域（Ｐ型ベース領域１０５）、Ｐ型ベース領域１０５に設けられた溝部（ゲートトレンチ１０２）中に埋設されたゲート電極（ポリシリコン（多結晶シリコン）膜１０４）、ポリシリコン膜１０４の側方に設けられるとともにＰ型ベース領域１０５の表面近傍に設けられた一導電型の第一ソース領域（Ｎ＋型ソース領域１０６）、Ｐ型ベース領域１０５の表面近傍に設けられるともに、Ｐ型ベース領域１０５のポリシリコン膜１０４と反対側の側端部から、ポリシリコン膜１０４から遠ざかる方向に延出して設けられ、Ｎ＋型ソース領域１０６よりも浅い一導電型の第二ソース領域（高濃度ソース領域１２１）、および半導体基板１０１上に設けられて高濃度ソース領域１２１に接続されたソース電極１１２を含む。本実施形態では、半導体基板１０１がＮ型層に対応している。また、半導体基板１０１は、たとえばシリコン基板である。
ＭＯＳＦＥＴ１００においては、Ｐ型ベース領域１０５の表面近傍の所定の位置に、Ｎ型の不純物濃度が相対的に高いＮ＋型ソース領域１０６と、Ｎ＋型ソース領域１０６に接して設けられるとともにＮ型の不純物濃度が相対的に低い高濃度ソース領域１２１と、が設けられている。
Ｎ＋型ソース領域１０６は、ゲートトレンチ１０２の側壁に接して設けられている。また、高濃度ソース領域１２１は、Ｎ＋型ソース領域１０６の表面近傍に重なって設けられており、高濃度ソース領域１２１におけるＮ型不純物濃度は、Ｎ＋型ソース領域１０６の表面近傍においては、Ｎ＋型ソース領域１０６よりも高く、Ｎ＋型ソース領域１０６の側方においては、Ｐ型ベース領域１０５中のＰ型の不純物濃度よりも高い。
また、Ｐ型ベース領域１０５の表面近傍において、Ｎ＋型ソース領域１０６から離隔するとともにＮ＋型ソース領域１０６よりもポリシリコン膜１０４から離れた位置に、Ｐ型ベース領域１０５よりもＰ型不純物濃度が高い第二ベース領域（Ｐ＋型ベース領域１０９）が設けられている。そして、高濃度ソース領域１２１は、Ｎ＋型ソース領域１０６の上部からＰ＋型ベース領域１０９のゲート電極側端部にわたって設けられている。
また、ゲートトレンチ１０２の内壁をゲート酸化膜１０３が被覆しており、ゲート酸化膜１０３に接してポリシリコン膜１０４が設けられている。ポリシリコン膜１０４の形成領域およびその近傍に、半導体基板１０１の上部を覆う層間絶縁膜１０７が設けられている。
Ｎ＋型ソース領域１０６は、層間絶縁膜１０７の側壁よりもポリシリコン膜１０４から遠ざかる方向に延出して設けられている。
また、半導体基板１０１の裏面に接してドレイン電極１２３が設けられている。
また、ゲートトレンチ１０２は、Ｐ型ベース領域１０５を区画している。
Ｎ＋型ソース領域１０６は、層間絶縁膜１０７の側壁よりもポリシリコン膜１０４から遠ざかる方向に延出して設けられている。
また、半導体基板１０１の裏面に接してドレイン電極１２３が設けられている。
また、ゲートトレンチ１０２は、Ｐ型ベース領域１０５を区画している。
次に、ＭＯＳＦＥＴ１００の製造方法を説明する。この製造方法は、以下の工程を含む。
ステップ１１：半導体基板に設けられた一導電型（Ｎ型）の層（半導体基板１０１）中に、逆導電型の第一ベース領域（Ｐ型ベース領域１０５）を形成する、
ステップ１２：Ｐ型ベース領域１０５の表面近傍にＮ型の第一ソース領域（Ｎ＋型ソース領域１０６）を形成する、
ステップ１３：Ｐ型ベース領域１０５の表面近傍に、Ｎ＋型ソース領域１０６よりも浅く、Ｎ＋型ソース領域１０６の側端部からＮ＋型ソース領域１０６の側方に延出する、Ｎ型の第二ソース領域（高濃度ソース領域１２１）を形成する、および
ステップ１４：半導体基板１０１上に、高濃度ソース領域１２１に接続されるソース電極１１２を形成する。
ステップ１１：半導体基板に設けられた一導電型（Ｎ型）の層（半導体基板１０１）中に、逆導電型の第一ベース領域（Ｐ型ベース領域１０５）を形成する、
ステップ１２：Ｐ型ベース領域１０５の表面近傍にＮ型の第一ソース領域（Ｎ＋型ソース領域１０６）を形成する、
ステップ１３：Ｐ型ベース領域１０５の表面近傍に、Ｎ＋型ソース領域１０６よりも浅く、Ｎ＋型ソース領域１０６の側端部からＮ＋型ソース領域１０６の側方に延出する、Ｎ型の第二ソース領域（高濃度ソース領域１２１）を形成する、および
ステップ１４：半導体基板１０１上に、高濃度ソース領域１２１に接続されるソース電極１１２を形成する。
以下、図３〜図５を参照して各工程をさらに具体的に説明する。
図３〜図５は、ＭＯＳＦＥＴ１００の製造工程を示し、Ｎチャネル型縦型ＭＯＳＦＥＴのうち、ソース平面コンタクト構造のセル部分の断面図である。
図３〜図５は、ＭＯＳＦＥＴ１００の製造工程を示し、Ｎチャネル型縦型ＭＯＳＦＥＴのうち、ソース平面コンタクト構造のセル部分の断面図である。
まず、フォトリソグラフィー技術およびエッチング技術を用いてＮ型の半導体基板１０１の所定の位置を選択的に除去することにより、半導体基板１０１にゲートトレンチ１０２を形成する。このとき、ゲートトレンチ１０２の大きさが、たとえば幅０．２５〜０．５μｍ程度、深さ０．８〜１．２μｍ程度となるようにする（図３（ａ））。また、本実施形態では、ゲートトレンチ１０２を形成する工程において、Ｐ型ベース領域１０５を区画するゲートトレンチ１０２を形成する。
続いて、半導体基板１０１上に、熱酸化法により、ゲートトレンチ１０２の内壁を覆うゲート酸化膜１０３を全面に形成する。ゲート酸化膜１０３の厚さは、たとえば３００〜７００オングストローム程度とする。次に、ゲート酸化膜１０３が形成された半導体基板１０１の上面全面に、ＣＶＤ法によって、ゲートトレンチ１０２を埋め込むようにゲート電極用の導電膜（ポリシリコン膜１０４）を形成する（図３（ｂ））。ポリシリコン膜１０４の厚さは、たとえば６０００〜１００００オングストローム程度とする。そして、ポリシリコン１０４に対し、ポリシリコン膜１０４をゲートトレンチ１０２内にのみ残すようにエッチング処理を行う。エッチングによりゲートトレンチ１０２の外部に形成されたポリシリコン膜１０４を除去することにより、ゲートトレンチ１０２中にゲート電極が形成される（図４（ａ））。
次に、ゲートトレンチ１０２が形成された半導体基板１０１中に、Ｐ型の不純物を注入して能動セル用のＰ型ベース領域１０５を形成する（ステップ１１）。Ｐ型ベース領域１０５は、具体的には、ボロンのイオン注入とその後の熱処理によって形成される。このときのイオン注入条件は、たとえば注入ドーズ量８×１０12ｃｍ-2、加速エネルギー１２０ｋｅＶとし、熱処理条件は、たとえば熱処理温度１０００℃、時間３０〜９０分程度とする。ここでは、ゲートトレンチ１０２で区画された領域内にイオン注入を行うことにより、上記区画内にＰ型ベース領域１０５を形成する。
次に、Ｐ型ベース領域１０５上に、Ｐ＋型ベース領域１０９の形成領域を開口部とするマスク（不図示）をフォトリソグラフィー技術によりパターニングして、開口部を介してＰ型ベース領域１０５にＢＦ2のイオン注入した後熱処理することにより、Ｐ型ベース領域１０５の表面近傍の所定の位置にＰ＋型ベース領域１０９を選択的に形成する。イオン注入条件は、注入ドーズ量５×１０15ｃｍ-2、加速エネルギー７０ｋｅＶとし、熱処理条件は、熱処理温度１０００℃、時間３０〜６０分程度とする。
そして、Ｐ型ベース領域１０５のポリシリコン膜１０４の側方にヒ素をイオン注入して、ゲートトレンチ１０２の側壁に接するＮ＋型ソース領域１０６を形成する（ステップ１２）。具体的には、Ｐ型ベース領域１０５上に、Ｎ＋型ソース領域１０６の形成領域を開口部とするマスクをフォトリソグラフィー技術によりパターニングして、開口部を介してＰ型ベース領域１０５へのヒ素のイオン注入した後熱処理することにより、Ｐ型ベース領域１０５の表面近傍の所定の位置にＮ＋型ソース領域１０６を選択的に形成する。このときのイオン注入条件は、たとえば注入ドーズ量２×１０15ｃｍ-2、加速エネルギー７０ｋｅＶとし、熱処理条件は、たとえば熱処理温度８５０℃、時間３０〜５０分程度とする（図４（ｂ））。
そして、半導体基板１０１の上面全面にＣＶＤ法により、厚さ８０００〜１００００オングストローム程度のＢＰＳＧ（Boro-phospho silicate glass）膜を形成することにより、層間絶縁膜１０７を形成し、フォトリソグラフィー技術を用いて選択的にＢＰＳＧ膜をエッチングすることにより、ポリシリコン膜１０４の上部を被覆する層間絶縁膜１０７を形成する（図５（ａ））。図５（ａ）では、層間絶縁膜１０７とポリシリコン膜１０４との位置ずれが生じていない場合が示されている。また、層間絶縁膜１０７は、ポリシリコン膜１０４よりも幅広に形成されており、位置ずれが生じていない場合には、層間絶縁膜１０７がポリシリコン膜１０４の上を被覆するとともにポリシリコン膜１０４から側方に延出して設けられることになる。
次に、ステップ１３の高濃度ソース領域１２１の形成工程を実施する。本実施形態では、層間絶縁膜１０７をマスクとして、Ｐ型ベース領域１０５の表面近傍からＮ＋型ソース領域１０６の表面近傍にわたってＮ型の不純物をイオン注入することにより、Ｎ＋型ソース領域１０６の一部に重なる高濃度ソース領域１２１を形成する。
具体的には、斜め回転注入を実施して、Ｎ＋型ソース領域１０６と同じ導電型のイオン種のヒ素を層間絶縁膜１０７の開口部を介してＰ型ベース領域１０５の表面近傍に注入し、Ｎ＋型ソース領域１０６よりも浅い高濃度ソース領域１２１を形成する（図５（ｂ））。ここでは、Ｐ型ベース領域１０５の上部からＰ＋型ベース領域１０９の電極側端部にわたって高濃度ソース領域１２１を形成する。斜め回転注入条件は、たとえば注入ドーズ量１×１０15ｃｍ-2、加速エネルギー３０ｋｅＶとし、角度はたとえば半導体基板１０１の主面に対して約４５度とする。また、イオン注入後、熱処理を行ってもよい。なお、図５（ｂ）では、斜め注入により、高濃度ソース領域１２１が層間絶縁膜１０７の側端部よりもＮ＋型ソース領域１０６のゲート側にわたって形成された例が示されている。
ここで、ヒ素のドーズ量は、Ｐ＋ベース領域１０９の濃度を打ち消さない程度のドーズ量としている。さらに具体的には、高濃度ソース領域１２１を形成する工程でＰ型ベース領域１０５中に注入されるＮ型不純物の注入量が、Ｐ型ベース領域１０５を形成する工程で半導体基板１０１に注入されるＰ型不純物濃度よりも大きく、Ｐ＋型ベース領域１０９を形成する工程で半導体基板１０１に注入されるＰ型不純物の注入量よりも小さい。このため、高濃度ソース領域１２１形成時にＰ＋型ベース領域１０９上部を被覆するマスクを設ける必要がなく、製造工程を簡素化できる。
次に、表面にバリアメタル膜１１０をスパッタ法により形成し、ひき続き、表面にアルミニウムをスパッタすることにより、ソース電極１１２を形成する。ソース電極１１２の厚さは、たとえば４〜６μｍ程度とする（ステップ１４、図１）。また、半導体基板１０１の裏面にドレイン電極１２３を形成する。以上の手順により、図１に示したパワーＭＯＳＦＥＴが得られる。
次に、本実施形態の作用効果を説明する。
本実施形態においては、ＭＯＳＦＥＴ１００のセル部分のソースコンタクト周辺部分に、高濃度ソース領域１２１が追加された構造となっている。従来ソース領域が存在しなかったコンタクト周辺部分に濃度の高いソース層を追加することにより、ソースのコンタクト性、つまりソース領域とソース電極１１２との接続安定性を向上させることができる。また、接続安定性の向上により、ＭＯＳＦＥＴ１００においては、オン抵抗特性を改善することができる。
本実施形態においては、ＭＯＳＦＥＴ１００のセル部分のソースコンタクト周辺部分に、高濃度ソース領域１２１が追加された構造となっている。従来ソース領域が存在しなかったコンタクト周辺部分に濃度の高いソース層を追加することにより、ソースのコンタクト性、つまりソース領域とソース電極１１２との接続安定性を向上させることができる。また、接続安定性の向上により、ＭＯＳＦＥＴ１００においては、オン抵抗特性を改善することができる。
たとえば、ＭＯＳＦＥＴ１００の形成工程のうち、層間絶縁膜１０７の形成時に図１１に示したような位置ずれが生じた場合でも、Ｎ＋型ソース領域１０６の側端部から延出する高濃度ソース領域１２１を設けることにより、高濃度ソース領域１２１とソース電極１１２との接触面積を充分に確保することができるため、接続抵抗の増加を効果的に抑制することができる。
なお、高濃度ソース領域１２１の形成領域の広さおよび層間絶縁膜１０７の位置ずれの許容量は、高濃度ソース領域１２１の形成条件に依存するが、たとえば上述の条件で４５度の斜め回転注入を行い、熱処理する場合、層間絶縁膜１０７の側端部がＮ＋型ソース領域１０６のＰ＋型ベース領域側端部と重なるほど位置ずれが生じた場合でも、オン抵抗特性を充分に確保することができる高濃度ソース領域１２１を、Ｎ＋型ソース領域１０６の表面近傍からその側方にわたって形成することができる。
また、高濃度ソース領域１２１をＮ＋型ソース領域１０６に重ねて形成することにより、Ｎ＋型ソース領域１０６の形成領域における半導体基板１０１の表面近傍のＮ型不純物濃度を高めることができるため、ソース電極１１２とＮ＋型ソース領域１０６との接続抵抗を低減させることができる。
また、ＭＯＳＦＥＴ１００においては、コンタクト周辺部分のみに濃度の高いソース領域を追加し、チャネル部分の拡散層の出来上がり状態を実質的に変化させていない。また、ＭＯＳＦＥＴ１００においては、高濃度ソース領域１２１がＮ＋型ソース領域１０６より浅く形成されている。このため、従来のシリサイド層の形成により接続抵抗を低減する方法に比べて、工程の煩雑化や能動セルの特性変化を抑制することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、縦型Ｎチャネル型ＭＯＳＦＥＴを例に説明したが、トランジスタのチャネル型がＰ型であってもよい。また、図２では、複数の矩形状の単位セルを規則的に配置した平面形状を例示したが、縦型ＭＯＳＦＥＴの平面形状はこれには限られない。
また、以上の実施形態においては、一導電型の層が半導体基板１０１である場合を例示したが、この層は半導体基板に不純物を注入して形成されたものであってもよいし、半導体基板の主面から成長させた層であってもよい。たとえば、一導電型の層が、Ｎ＋基板上にエピタキシャル成長させたＮ−層であってもよい。
また、以上の実施形態においては、Ｎ＋型ソース領域１０６を形成した後、高濃度ソース領域１２１を形成する場合を例に説明したが、Ｎ＋型ソース領域１０６と高濃度ソース領域１２１のうちどちらを先に形成してもよい。Ｎ＋型ソース領域１０６を形成した後高濃度ソース領域１２１を形成することにより、Ｐ型ベース領域１０５の表面近傍にＮ＋型ソース領域１０６よりも浅い高濃度ソース領域１２１を所定の深さでさらに安定的に形成することができる。
また、以上の実施形態においては、Ｎ＋型ソース領域１０６のＰ＋型ベース領域側端部からＰ＋型ベース領域１０９のゲート側端部にわたる領域全体に高濃度ソース領域１２１が設けられた構成を例示したが、高濃度ソース領域１２１は、少なくともＮ＋型ソース領域１０６のＰ＋型ベース領域側端部からＰ＋型ベース領域１０９に向かって延出した領域であればよい。Ｎ＋型ソース領域１０６のＰ＋型ベース領域側端部からＰ＋型ベース領域１０９のゲート側端部にわたる領域全体に高濃度ソース領域１２１を設けることにより、ソース電極１１２とＮ＋型ソース領域１０６との接続安定性をより一層向上させることができる。また、ＭＯＳＦＥＴ１００の製造歩留まりをより一層向上させることができる。
また、以上の実施形態における縦型ＭＯＳＦＥＴの用途に特に制限はないが、たとえば大電力のスイッチング等のパワー用途であってもよい。
１００ ＭＯＳＦＥＴ
１０１ 半導体基板
１０２ ゲートトレンチ
１０３ ゲート酸化膜
１０４ ポリシリコン膜
１０５ Ｐ型ベース領域
１０６ Ｎ＋型ソース領域
１０７ 層間絶縁膜
１０９ Ｐ＋型ベース領域
１１０ バリアメタル膜
１１２ ソース電極
１２１ 高濃度ソース領域
１２３ ドレイン電極
１０１ 半導体基板
１０２ ゲートトレンチ
１０３ ゲート酸化膜
１０４ ポリシリコン膜
１０５ Ｐ型ベース領域
１０６ Ｎ＋型ソース領域
１０７ 層間絶縁膜
１０９ Ｐ＋型ベース領域
１１０ バリアメタル膜
１１２ ソース電極
１２１ 高濃度ソース領域
１２３ ドレイン電極
Claims (5)
- 半導体基板に設けられた一導電型の層中に、逆導電型の第一ベース領域を形成する工程と、
前記第一ベース領域の表面近傍に前記一導電型の第一ソース領域を形成する工程と、
前記第一ベース領域の表面近傍に、前記第一ソース領域よりも浅く、前記第一ソース領域の側端部から前記第一ソース領域の側方に延出する、前記一導電型の第二ソース領域を形成する工程と、
前記半導体基板上に、前記第二ソース領域に接続されるソース電極を形成する工程と、
を含む、トランジスタの製造方法。 - 請求項１に記載のトランジスタの製造方法において、
第二ソース領域を形成する前記工程において、前記第一ベース領域の表面近傍から前記第一ソース領域の表面近傍にわたって前記一導電型の不純物をイオン注入することにより、前記第一ソース領域の一部に重なる前記第二ソース領域を形成する、トランジスタの製造方法。 - 請求項１または２に記載のトランジスタの製造方法において、
前記一導電型の層の所定の位置を選択的に除去して溝部を形成する工程と、
前記一導電型の層上に、前記溝部の内壁を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記半導体基板の上部に前記溝部を埋め込むように導電膜を形成し、前記溝部の外部に形成された前記導電膜を除去することにより、前記溝部中にゲート電極を形成する工程と、
前記半導体基板上に、前記ゲート電極の上部を被覆する層間絶縁膜を形成する工程と、
をさらに含み、
第一ベース領域を形成する前記工程において、前記溝部が形成された前記一導電型の層に前記逆導電型の不純物を注入して、前記第一ベース領域を形成し、
第一ソース領域を形成する前記工程において、前記第一ベース領域の前記ゲート電極の側方に前記一導電型の不純物を注入して、前記溝部の側壁に接する前記第一ソース領域を形成し、
第二ソース領域を形成する前記工程において、前記層間絶縁膜をマスクとして、前記第一ベース領域の表面近傍から前記第一ソース領域の表面近傍にわたって前記一導電型の不純物をイオン注入することにより、前記第一ソース領域の一部に重なる前記第二ソース領域を形成する、トランジスタの製造方法。 - 請求項３に記載のトランジスタの製造方法において、
前記第一ベース領域の表面近傍において、前記第一ソース領域から離隔するとともに前記第一ソース領域よりも前記ゲート電極から離れた位置に、前記第一ベース領域よりも前記逆導電型の不純物濃度が高い第二ベース領域を形成する工程をさらに含み、
第二ソース領域を形成する前記工程において、前記第一ソース領域の上部から前記第二ベース領域のゲート電極側端部にわたって前記第二ソース領域を形成する、トランジスタの製造方法。 - 半導体基板に設けられた一導電型の層と、
前記一導電型の層の表面近傍に設けられた前記一導電型と逆導電型の第一ベース領域と、
前記第一ベース領域に設けられた溝部中に埋設されたゲート電極と、
前記ゲート電極の側方に設けられるとともに前記第一ベース領域の表面近傍に設けられた前記一導電型の第一ソース領域と、
前記第一ベース領域の表面近傍に設けられるともに、前記第一ソース領域の前記ゲート電極と反対側の側端部から、前記ゲート電極から遠ざかる方向に延出して設けられ、前記第一ソース領域よりも浅い前記一導電型の第二ソース領域と、
前記半導体基板上に設けられて前記第二ソース領域に接続されたソース電極と、
を含む、トランジスタ。
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