JP2006203131A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 パワー素子において、オン電圧の低減および高サージ耐量を両立する。
【解決手段】 エミッタとして機能するソース層を、１ｓｔエミッタＮ^＋型ソース層５および２ｎｄエミッタＮ^＋型ソース層６で構成する。そして、２ｎｄエミッタＮ^＋型ソース層６が形成されている場所において、電極１０が２ｎｄエミッタＮ^＋型ソース層６を覆うことで、電極１０と２ｎｄエミッタＮ^＋型ソース層６とが接触する面の面積を確保し、コンタクト抵抗（オン電圧）を低減する。また、ボディＰ型層４を高濃度で形成した後、２ｎｄエミッタＮ^＋型ソース層６を形成することで、ボディＰ型層４の抵抗を高め、サージ耐量を確保する。
【選択図】 図１

Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。

図５は、従来の半導体装置の断面図である。図５に示される半導体装置は、Ｐ^＋型基板Ｊ１上にＮ⁻型ドリフト層Ｊ２が形成されている。このＮ⁻型ドリフト層Ｊ２の表層部にはチャネルＰ（Ｃｈａｎｎｅｌ−Ｐ）型ベース層Ｊ３が形成され、チャネルＰ型ベース層Ｊ３の表層部にはエミッタＮ^＋型ソース層Ｊ４が形成されている。これら、エミッタＮ^＋型ソース層Ｊ４とチャネルＰ型ベース層Ｊ３とを貫通してＮ⁻型ドリフト層Ｊ２に達するようにトレンチＪ５が形成され、このトレンチＪ５の内壁表面にゲート絶縁膜Ｊ６とゲート層Ｊ７とが順に形成されている。また、チャネルＰ型ベース層Ｊ３のうち、トレンチＪ５から離れた領域にボディＰ（Ｂｏｄｙ−Ｐ）型層Ｊ８が形成されている。

上記半導体装置は、平面パターンが例えばストライプ状とされる。このストライプパターンにおいて、半導体基板上に設けられる電極とエミッタＮ^＋型ソース層Ｊ４との接触面積に応じて、コンタクト抵抗、すなわちオン抵抗（オン電圧）が高くなる。また、ボディＰ型層Ｊ８に関しても同様に、電位固定を行うため、電極と電気的に接続する際の抵抗が高くなる。したがって、このようなパターンにおいてオン電圧を小さくするため、ストライプ内においてボディＰ型層Ｊ８とエミッタＮ^＋型ソース層Ｊ４とが交互に露出するようにそれぞれが形成される。

また、図５に示す構造のように、サージ耐量を向上させるためにチャネルＰ型ベース層Ｊ３の表層部にボディＰ型層Ｊ８を形成している。このような半導体装置の構造において、ボディＰ型層Ｊ８の濃度を高めてボディＰ型層Ｊ８の抵抗値を確保している。こうして、半導体装置においてサージ耐量を確保している。

しかしながら、上記従来の技術では、エミッタＮ^＋型ソース層Ｊ４を形成した後にボディＰ型層Ｊ８を形成しているため、ボディＰ型層Ｊ８の濃度がエミッタＮ^＋型ソース層Ｊ４の濃度より高くなるようにしようとすると、エミッタＮ^＋型ソース層Ｊ４の濃度が低下し、やがてエミッタＮ^＋型ソース層Ｊ４が無くなってしまう。これに伴い、電極とエミッタＮ^＋型ソース層Ｊ４とのコンタクト抵抗が大きくなり、オン電圧が大きくなるという問題がある。

そこで、これを防止するため、エミッタＮ^＋型ソース層Ｊ４の濃度を濃くすることが考えられる。しかし、エミッタＮ^＋型ソース層Ｊ４がチャネルＰ型ベース層Ｊ３に深く形成されることになり、後に形成されるはずのボディＰ型層Ｊ８を相殺してしまう。したがって、実質的なボディＰ型層Ｊ８の抵抗は上がらず、結果としてサージ耐量の向上効果が得られない。

また、近年では、半導体装置が微細化された構造として形成されるため、ボディＰ型層Ｊ８を深く形成できなくなってきている。したがって、ボディＰ型層Ｊ８の濃度を高めることができず、このようなことからもサージ耐量を確保できないという問題がある。

本発明は、上記点に鑑み、オン電圧の低減および高サージ耐量を両立することができる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ボディ層（４）の表層部において、第１ソース層（５）と電気的に接続されると共に、第１ソース層よりも浅い第２ソース層（６）が設けられていることを特徴としている。

このように、ボディ層の表層部に第２ソース層を設ける。これにより、エミッタとして機能する第１ソース層および第２ソース層が半導体基板表面に設けられる電極と接触する面積を大きく取ることができる。これにより、ソース層と電極とのコンタクト抵抗を低減でき、ひいてはオン電圧を低減させることができる。

また、上記電極と接触する第２ソース層を設けるようにしたため、チャネル層の表層部に形成されるボディ層の濃度を自由に設定することができる。したがって、ボディ層の濃度を高めてボディ層の抵抗を小さくすることができ、ひいてはサージ耐量を確保することができる。以上のようにして、オン電圧の低減および高サージ耐量を両立することができる。

請求項２に記載の発明では、第１ソース層とチャネル層とを貫通し、ドリフト層に達するトレンチ（７）が形成され、トレンチの内壁側面にゲート絶縁膜が形成されると共に、トレンチ内において、ゲート絶縁膜の表面にゲート層が形成されていることを特徴としている。このようなトレンチを設けることで、半導体装置をトレンチゲート構造とすることができる。

請求項３に記載の発明では、トレンチ（７）、チャネル層（３）、およびボディ層は、ストライプ状にレイアウトされていることを特徴としている。このように、例えば微細構造として形成されるトレンチ、チャネル層、およびボディ層をストライプ状の構造とした場合においても、請求項１に記載の発明による効果を得ることができる。

請求項４に記載の発明では、チャネル層において、第１ソース層よりも深く形成され、チャネル層よりも濃度が高い第２導電型のボディ層（４）を形成する工程と、ボディ層の表層部において、第１ソースと電気的に接続され、第１ソース層よりも浅い第２ソース層（６）を形成する工程と、有することを特徴としている。

このように、ボディ層の表層部において、第１ソース層と電気的に接続される第２ソース層を形成する工程を設ける。これにより、半導体基板の表面において、第２ソース層が他の電極と電気的に接続されることとなり、エミッタとして機能する第１ソース層および第２ソース層と電極とが接触する面積を大きくすることができる。したがって、コンタクト抵抗、ひいてはオン電圧を低減できる半導体装置の製造方法を提供することができる。

また、第２ソース層を形成する工程を設けたため、ボディ層を形成する工程では、その濃度を自由に設計することができる。これにより、ボディ層の抵抗値を小さくすることができ、サージに対する耐量を高めることができる。また、チャネル層におけるチャネル抵抗を小さくすることができるので、例えば寄生バイポーラトランジスタが動作しないようにすることができる。以上のようにして、オン電圧の低減および高サージ耐量を両立できる半導体装置の製造方法を提供することができる。

請求項５に記載の発明では、ドリフト層を形成する工程では、第１ソース層とチャネル層とを貫通し、ドリフト層に達するトレンチ（７）を形成する工程を含んでいることを特徴としている。このように、トレンチを形成することで、半導体装置をトレンチゲート構造とすることができる。

請求項６に記載の発明では、トレンチを形成する工程では、トレンチの内壁側面にゲート絶縁膜を形成する工程と、トレンチ内において、ゲート絶縁膜の表面にゲート層を形成する工程と、を含んでいることを特徴としている。これにより、トレンチゲート構造を実現できる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態では、半導体装置であるパワー素子として、例えばＩＧＢＴを例に説明する。

図１は、本発明の一実施形態に係る半導体装置を示す図である。図１（ａ）は半導体装置の平面図であり、図１（ｂ）は、（ａ）のＡ−Ａ断面図である。

まず、半導体装置の内部構造について、図１（ｂ）を参照にして説明する。図１（ｂ）に示される半導体装置は、シリコン基板であるＰ^＋型基板１上にＮ⁻型ドリフト層２が形成されている。このＮ⁻型ドリフト層２の表層部には例えば深さ４μｍのチャネルＰ型ベース層３が形成されている。このチャネルＰ型ベース層３の表層部には、チャネルＰ型ベース層３よりも濃度が高いボディＰ型層４が形成されている。

そして、チャネルＰ型ベース層３およびボディＰ型層４の表層部には、例えば深さ０．９μｍの１ｓｔエミッタＮ^＋型ソース層５と、１ｓｔエミッタＮ^＋型ソース層５よりも浅い例えば深さ０．２μｍの２ｎｄエミッタＮ^＋型ソース層６と、が形成されている。これら、１ｓｔおよび２ｎｄエミッタＮ^＋型ソース層５、６は、例えばＡｓ（ヒ素）で構成される。

さらに、１ｓｔエミッタＮ^＋型ソース層５とチャネルＰ型ベース層３とを貫通してＮ⁻型ドリフト層２に達するように例えば深さ５μｍのトレンチ７が形成され、このトレンチ７の内壁表面にＳｉＯ_２で構成されたゲート絶縁膜８とＰｏｌｙＳｉで構成されたゲート層９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート層９からなるトレンチゲート構造が構成されている。

ここで、ボディＰ型層４は、チャネルＰ型ベース層３のうちＮ⁻型ドリフト層２と１ｓｔエミッタＮ^＋型ソース層５との間に位置する部分をチャネル領域として、このチャネル領域から１ｓｔエミッタＮ^＋型ソース層５よりも離れた位置において、チャネルＰ型ベース層３よりも濃度が高く設定されており、例えば３．０×１０^１５ｄｏｓｅとなっている。

なお、Ｐ^＋型基板１は本発明の半導体基板、Ｎ⁻型ドリフト層２は本発明のドリフト層、チャネルＰ型ベース層３は本発明のチャネル層、ボディＰ型層４は本発明のボディ層、１ｓｔエミッタＮ^＋型ソース層５は本発明の第１ソース層、２ｎｄエミッタＮ^＋型ソース層６は本発明の第２ソース層、にそれぞれ相当する。

上記のような構造を有する半導体装置において、その平面パターンは図１（ａ）のようになっている。具体的には、図１（ａ）に示されるように、トレンチ７とトレンチ７との間に１ｓｔエミッタＮ^＋型ソース層５が紙面上下方向に伸びる形態とされるストライプパターンが形成されている。このパターンピッチは、例えば４μｍとなっている。また、トレンチ７とトレンチ７との間の１ｓｔエミッタＮ^＋型ソース層５においては、紙面上下方向に所定間隔で２ｎｄエミッタＮ^＋型ソース層６が形成されている。そして、これら１ｓｔおよび２ｎｄエミッタＮ^＋型ソース層５、６上に紙面上下方向に延びる電極１０が形成されている。

なお、図示しないが、図１（ａ）に示される半導体装置の表面には、実際に他の電極や絶縁膜等が形成されていることは言うまでもない。

本実施形態では、上述のように、エミッタとして機能するソース層は、１ｓｔエミッタＮ^＋型ソース層５および２ｎｄエミッタＮ^＋型ソース層６で構成されている。２ｎｄエミッタＮ^＋型ソース層６は、１ｓｔエミッタＮ^＋型ソース層５と電気的に接続され、一体にされている。そして、２ｎｄエミッタＮ^＋型ソース層６が形成されている場所において、電極１０が２ｎｄエミッタＮ^＋型ソース層６を覆うことで、電極１０と２ｎｄエミッタＮ^＋型ソース層６とが接触する面の面積を確保している。これにより、電極１０と２ｎｄエミッタＮ^＋型ソース層６とのコンタクト抵抗を低減できる。したがって、オン抵抗を低下させることができ、ひいてはオン電圧を低減できる。

また、本実施形態では、上述のように、ボディＰ型層４の濃度（３．０×１０^１５ｄｏｓｅ）を高くしている。このように、ボディＰ型層４を高濃度で形成し、ボディＰ型層４の抵抗値を小さくしている。しかしながら、後述するが、高濃度のボディＰ型層４を形成する際、ボディＰ型層４を形成する前にトレンチ７に隣接する場所に形成した１ｓｔエミッタＮ^＋型ソース層５の濃度が低下する。

そこで、本実施形態では、ストライプパターンにおいて、電極１０とコンタクトを取る場所に２ｎｄエミッタＮ^＋型ソース層６を形成し、この２ｎｄエミッタＮ^＋型ソース層６で電極１０とのコンタクトを図っているのである。このように、ボディＰ型層４の濃度を十分高くすることができ、チャネル抵抗を小さくできるため、半導体装置において寄生バイポーラトランジスタが動作しにくくなる。したがって、サージ耐量を向上させることができる。

次に、図１に示される半導体装置の製造方法について、図２を参照して説明する。図２は、図１に示される半導体装置の製造方法を示した図である。なお、本実施形態において、発明の内容に係る部分以外については従来の方法と同様であるので、図を用いずに簡単に説明する。また、図２において、フォトレジスタを用いた工程を省略している。

まず、Ｐ^＋型基板１の主表面上にＮ⁻型ドリフト層２を形成させたものを用意する。この後、製造工程図は示さないが、深さ５μｍのトレンチ７を形成し、このトレンチ７の内壁表面にゲート絶縁膜８とゲート層９とを形成する。そして、Ｎ⁻型ドリフト層２の表層部に深さ４μｍのチャネルＰ型ベース層３を形成し、チャネルＰ型ベース層３の表層部に深さ０．９μｍの１ｓｔエミッタＮ^＋型ソース層５を形成する。

続いて、図２（ａ）に示す工程では、ボディＰ型層４を形成する。この工程では、半導体基板上に図示しないフォトレジスタを形成し、半導体基板にイオン注入および拡散を行うことでボディＰ型層４を形成する。本実施形態では、ボディＰ型層４の濃度は３．０×１０^１５ｄｏｓｅになっている。

図２（ｂ）に示す工程では、２ｎｄエミッタＮ^＋型ソース層６を形成する。すなわち、図２（ａ）の工程を終えた半導体基板上に図示しないフォトレジストを形成し、２ｎｄエミッタを半導体基板に注入して、深さ０．２μｍの２ｎｄエミッタＮ^＋型ソース層６を形成する。

この後、図１（ａ）に示される電極１０や、例えばＢＰＳＧで構成される層間膜（図示しない）を形成することで、半導体装置が完成する。

こうして完成した半導体装置においては、チャネルを形成する１ｓｔエミッタＮ^＋型ソース層５を所望の所定の深さとなるように濃度を選択できるため、半導体装置の電気特性を左右するチャネル長を自由に設計することができる。また、半導体基板において、電極１０と接触する部分のエミッタ濃度を１ｓｔエミッタＮ^＋型ソース層５よりも浅い２ｎｄエミッタＮ^＋型ソース層６で十分に濃くできるので、オン電圧に影響しないほどの十分に小さいコンタクト抵抗を確保することができる。さらに、電極１０と接触することで電気的接続がなされる２ｎｄエミッタＮ^＋型ソース層６を形成することから、ボディＰ型層４の濃度を自由に設計することができる。

以上、説明したように、本実施形態では、ボディＰ型層４の表層部に２ｎｄエミッタＮ^＋型ソース層６を設ける。これにより、エミッタとして機能する第１および２ｎｄエミッタＮ^＋型ソース層５、６が半導体基板１表面に設けられる電極１０と接触する面積を大きく取ることができる。これにより、ソース層５、６と電極１０とのコンタクト抵抗を低減でき、ひいてはオン電圧を低減させることができる。

また、電極１０と接触する２ｎｄエミッタＮ^＋型ソース層６を設けるようにしたため、チャネルＰ型ベース層３の表層部に形成されるボディＰ型層４の濃度を自由に設定することができる。したがって、ボディＰ型層４の濃度を高めてボディＰ型層４の抵抗を小さくすることができ、ひいてはサージ耐量を確保することができる。こうして、低オン電圧および高サージ耐圧を両立できる半導体装置と、その製造方法を提供できる。

以上のような半導体装置の構造は、例えば微細構造として形成されるトレンチ７、チャネルＰ型ベース層３、およびボディＰ型層４をストライプ状の構造とした場合に適用できる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図３は、本実施形態に係る半導体装置の断面図である。なお、図３は、図１（ａ）に示されるＡ−Ａ断面に対応する断面図に相当する。また、図３において、図１に示される半導体装置に同一もしくは均等である部分には、説明の簡略化を図るべく、図３中、同一符号を付してある。

本実施形態では、図３に示されるように、２ｎｄエミッタＮ^＋型ソース層６にトレンチ６ａが形成されている。これにより、２ｎｄエミッタＮ^＋型ソース層６は、１ｓｔエミッタＮ^＋型ソース層５よりも深い位置に形成されることとなる。また、電極１０は、このトレンチ６ａの内部に形成されることとなり、１ｓｔエミッタＮ^＋型ソース層５および２ｎｄエミッタＮ^＋型ソース層６に接触することとなるため、コンタクト面の面積を増大させることができる。これにより、オン電圧を低減させることができる。

以上のように、２ｎｄエミッタＮ^＋型ソース層６をトレンチ６ａ構造にすることもできる。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。図４は、本実施形態に係る半導体装置の断面図である。なお、図４は、図１（ａ）に示されるＡ−Ａ断面に対応する断面図に相当する。また、図４において、図１に示される半導体装置に同一もしくは均等である部分には、説明の簡略化を図るべく、図４中、同一符号を付してある。

本実施形態では、平面パターンとして６角形や４角形セル等の多角形セル構造を有する半導体装置において、２ｎｄエミッタＮ^＋型ソース層６を設けた構造になっている。このような多角形セル構造の半導体装置においては、図４に示されるように、各トレンチ７に隣接する１ｓｔエミッタＮ^＋型ソース層５上に２ｎｄエミッタＮ^＋型ソース層６が形成された状態になっている。そして、トレンチ７に隣接する１ｓｔエミッタＮ^＋型ソース層５上に形成された２ｎｄエミッタＮ^＋型ソース層６が、隣のトレンチ７に隣接する１ｓｔエミッタＮ^＋型ソース層５上に形成された２ｎｄエミッタＮ^＋型ソース層６と一体になっていない。つまり、トレンチ７間には、２ｎｄエミッタＮ^＋型ソース層６が形成されていないＰ^＋型コンタクト領域４ａが露出した状態になっているのである。

これは、半導体装置の表面に形成される電極構造が、上述のように多角形状であることや、電極１０のレイアウトに応じたパターンピッチに起因している。以上のように、多角形セル構造を有する半導体装置に２ｎｄエミッタＮ^＋型ソース層６を設けるようにしても良い。

（他の実施形態）
上記第１〜第３実施形態では、半導体装置としてＩＧＢＴを例に説明したが、ＭＯＳＦＥＴやバイポーラトランジスタ等に２ｎｄエミッタＮ^＋型ソース層６を設けるようにしても構わない。

上記第１〜第３実施形態では、平面パターンとしてストライプパターンを例に説明したが、このパターンに限定されるものではない。ストライプパターンに限らず、他のパターンであっても構わない。

本発明の一実施形態に係る半導体装置を示す図であり、（ａ）は半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。 図１に示される半導体装置の製造方法を示した図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 従来の半導体装置の断面図である。

符号の説明

１…Ｐ^＋型基板、２…Ｎ⁻型ドリフト層、３…チャネルＰ型ベース層、４…ボディＰ型層、
５…１ｓｔエミッタＮ^＋型ソース層、６…２ｎｄエミッタＮ^＋型ソース層、
７…トレンチ、８…ゲート絶縁膜、９…ゲート層、１０…電極。

Claims (6)

1. 半導体基板（１）と、
   前記半導体基板上に形成された第１導電型のドリフト層（２）と、
   前記ドリフト層の上に形成された第２導電型のチャネル層（３）と、
   前記チャネル層の上に形成された第１導電型の第１ソース層（５）と、
   前記チャネル層のうち前記ドリフト層と前記第１ソース層との間に位置する部分をチャネル領域として、このチャネル領域から前記第１ソース層よりも離れた位置において、前記チャネル層よりも濃度が高く設定された第２導電型のボディ層（４）と、
   前記チャネル領域の表面に形成されたゲート絶縁膜（８）と、
   前記ゲート絶縁膜の上に形成されたゲート層（９）とを有してなり、
   前記ボディ層の表層部において、前記第１ソース層と電気的に接続されると共に、前記第１ソース層よりも浅い第１導電型の第２ソース層（６）が設けられていることを特徴とする半導体装置。
2. 前記ドリフト層、前記第１ソース層、前記第２ソース層、前記チャネル層、そして前記ボディ層が形成された半導体装置において、
   前記第１ソース層と前記チャネル層とを貫通し、前記ドリフト層に達するトレンチ（７）が形成され、前記トレンチの内壁側面に前記ゲート絶縁膜が形成されると共に、前記トレンチ内において、前記ゲート絶縁膜の表面に前記ゲート層が形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記トレンチ、前記チャネル層、および前記ボディ層は、ストライプ状にレイアウトされていることを特徴とする請求項２に記載の半導体装置。
4. 半導体基板（１）を用意する工程と、
   前記半導体基板上に第１導電型のドリフト層（２）を形成する工程と、
   前記ドリフト層の上に第２導電型のチャネル層（３）を形成する工程と、
   前記チャネル層の上に第１導電型の第１ソース層（５）を形成する工程と、
   前記チャネル層のうち前記ドリフト層と前記第１ソース層との間に位置する部分をチャネル領域として、このチャネル領域から前記第１ソース層よりも離れた位置において、前記チャネル層よりも濃度が高く設定された第２導電型のボディ層（４）を形成する工程と、
   前記チャネル領域の表面にゲート絶縁膜（８）を形成する工程と、
   前記ゲート絶縁膜の上にゲート層（９）を形成する工程と、
   前記ボディ層の表層部において、前記第１ソース層と電気的に接続されると共に、前記第１ソース層よりも浅い第１導電型の第２ソース層（６）を形成する工程と、を有することを特徴とする半導体装置の製造方法。
5. 前記ドリフト層を形成する工程では、前記第１ソース層と前記チャネル層とを貫通し、前記ドリフト層に達するトレンチ（７）を形成する工程を含んでいることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記トレンチを形成する工程では、前記トレンチの内壁側面に前記ゲート絶縁膜を形成する工程と、前記トレンチ内において、前記ゲート絶縁膜の表面に前記ゲート層を形成する工程と、を含んでいることを特徴とする請求項５に記載の半導体装置の製造方法。

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