JPH11243196A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JPH11243196A
JPH11243196A JP10358367A JP35836798A JPH11243196A JP H11243196 A JPH11243196 A JP H11243196A JP 10358367 A JP10358367 A JP 10358367A JP 35836798 A JP35836798 A JP 35836798A JP H11243196 A JPH11243196 A JP H11243196A
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スゼ − キ モ− ブライアン
Duc Chau
チャウ デュク
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Izak Bencuya
ベンキュヤ アイザック
Dean Edward Probst
エドワード プロブスト ディーン
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Abstract

(57)【要約】 【課題】 開放セル配置をもち、低いソース−ドレイン
抵抗と、高い信頼性、良好な堅実性をもった溝型電界効
果トランジスタ、およびその製造方法を提供する。 【解決手段】 溝型電界効果トランジスタは、（ａ）半
導体基板と、（ｂ）前記半導体基板の中に所定深さ延び
る溝と、（ｃ）前記溝の両側に位置するドープされた１
対のソース接合と、（ｄ）前記各ソース接合に近接し
て、該ソース接合の前記溝と反対側に位置するドープさ
れた厚手部にして、該厚手部の最も深い部分が前記半導
体基板の中に前記溝の所定深さより深くない位置まで延
びている前記厚手部と、（ｅ）前記厚手部の下方に、該
厚手部を囲むドープされたウエルとを備えるように構成
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ、特に溝型ＤＭＯＳトランジスタ及びその製造方法
に関する。
【０００２】
【従来の技術】電力電界効果トランジスタ、すなわちＭ
ＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）は
半導体工業において良く知られている。ＭＯＳＦＥＴの
１つの型にＤＭＯＳ（２重拡散金属酸化膜半導体）トラ
ンジスタがある。ＤＭＯＳトランジスタは、代表的にそ
の上にエピタキシャル層が成長された基板と、ドープさ
れたソース接合、ドープされた厚手部、厚手部と同じ型
（ｐまたはｎ）にドープされたウエルと、ゲート電極を
含む。溝型ＤＭＯＳトランジスタにおいては、ゲート電
極は垂直な溝である。厚手部は代表的に溝の底部より深
く拡散されて、溝の底の隅部における電界を最小にし
て、アバランシェ絶縁破壊による装置の損傷を防いでい
る。溝は導電性のポリシリコンで充たされ、ポリシリコ
ンは一般に過剰エッチングして、溝のを囲む表面から完
全に除去されるのを確実にする。この過剰エッチングは
一般にポリシリコンの頂部と半導体基板の表面（すなわ
ちエピタキシャル層の表面）との間に凹部を残すことに
なる。この凹部の深さはソース接合の深さより浅くなる
ように注意深く制御しなければならない。もし、凹部が
ソース接合よりも深くなるとソースはゲートから外れ
て、オン状態で高抵抗となり、しきい値を高くし、もし
かすると非作動のトランジスタになるかもしれない。
【０００３】ソースとドレイン接合はｐ型、またはｎ型
ドーパントがドープされ、何れの場合も厚手部は反対型
のドーパントがドープされる。例えばｎ型のソースとド
レインに対しては厚手部はｐ型となる。ソースとドレイ
ンにｐ型キャリアがドープされたＤＭＯＳトランジスタ
はｐチャネルと呼ばれる。ｐチャネルＤＭＯＳトランジ
スタにおいて、トランジスタのゲートに負電圧が印加さ
れると、電流がソース領域から厚手部のチャネル領域、
エピタキシャル層の積層領域および基板を通り、ドレイ
ン領域に流れる。反対に、ソースとドレインにｎ型キヤ
リアがドープされたＤＭＯＳトランジスタはｎチャネル
と呼ばれる。ｎチャネルＤＭＯＳトランジスタにおいて
トランジスタのゲートに正電圧が印加されると、電流は
ドレインからソースに流れる。
【０００４】ＤＭＯＳトランジスタは導通状態における
低ソース・ドレイン抵抗（Ｒdson）と低い寄生容量をも
つのが好ましい。トランジスタは「パンチスル−」を避
ける構造でなければならない。パンチスル−は、高いド
レイン−ソース電圧の印加により厚手部領域の空乏領域
がソース領域まで延びて、トランジスタがオフになるべ
きときに厚手部領域を介して好ましくない導通路が形成
されるとき起こる。最後にトランジスタは良好な「堅実
性(ruggedness)」、すなわち、ＤＭＯＳトランジスタに
本来存在する寄生トランジスタを導通するのに高い活性
化電流が必要であるようにしなければならない。
【０００５】一般に、１つのトランジスタを形成するの
に多数のＭＯＳＦＥＴセルが並列に接続される。セル
は、それぞれの溝が格子パターンに配置され、その全側
面が溝の壁で囲まれる、という閉鎖セル構成に配置され
得る。あるいは、セルは、それぞれの溝が縞状パターン
に配置され、その２つの側面のみが溝の壁で囲まれる、
という開放セル構成に配置され得る。トランジスタがそ
の上に形成されるシリコンダイの周辺（縁部）において
接合（不純物添加領域）を終了するのに電界成端技術が
利用される。これは、破壊電圧を、ダイの中央部分に位
置する活性トランジスタセルの特性のみによって制御す
る場合に比べて高くする傾向がある。
【０００６】
【課題を解決するための手段】本発明は、良好な均一性
と高いセル密度をもち、容易に設計できる開放セル配置
をもった電界効果トランジスタを提供する。好ましい溝
型ＤＭＯＳトランジスタは低いＲdsonと、低い寄生容
量、優れた信頼性、アバランシェ絶縁破壊の低下に対す
る耐抗性、および堅実性をもつ。好ましい装置は、アバ
ランシェ絶縁破壊にたいする抵抗性に優れた電界成端(f
ield termination) をもつ。本発明はまた、溝型ＤＭＯ
Ｓトランジスタの製造方法に特徴をもつ。
【０００７】１つの態様において、本発明の特徴は下記
を含む溝型電界効果トランジスタにある。 （ａ）半導体基板、（ｂ）前記半導体基板の中に所定深
さ延びる溝、（ｃ）前記溝の互いに反対側に位置する不
純物のドープされた１対のソース接合、（ｄ）前記ソー
ス接合の前記溝とは反対側において、各ソース接合に近
接して位置するドープされた厚手部（heavy body)であ
って、該厚手部の最も深い部分が前記半導体基板の中に
前記溝の前記所定の深さよりは浅く延びている前記厚手
部、及び（ｅ）厚手部の下部において該厚手部を囲むド
ープされたウエル。
【０００８】好ましい実施例は下記特徴の１つまたは複
数を含む。前記ドープされたウエルが実質的に平坦な底
部をもつ。前記ウエルおよび溝の深さにたいする前記厚
手部領域の相対的深さは、電圧がトランジスタに印加さ
れたときピークの電界が前記溝から隔離するように選択
される。前記ドープされたウエルは前記溝の所定の深さ
よりも浅い深さをもつ。前記溝の頂部および底部は丸め
られた隅部をもつ。前記厚手部とウエルの間の境界に急
峻な接合があり、電圧がトランジスタに印加されたと
き、ピーク電界が前記境界領域に発生する。
【０００９】他の態様において、本発明はトランジスタ
セルの配列に特徴がある。この配列は（ａ）半導体基
板、（ｂ）実質的に互いに平行に配置され、第１の方向
に延びる複数のゲート形成の溝にして、隣接する溝の間
の領域が接続領域を画定し、各溝は前記基板の中に所定
の深さ延び、該所定の深さは前記ゲート形成溝の全てに
ついて実質的に同一である、前記複数のゲート形成溝、
（ｃ）前記溝の両側に位置し、該溝の長さに沿って延長
し、各溝を囲むように形成された１対のドープされたソ
ース接合、（ｄ）前記ゲート形成溝の各１対の間に位置
し、各ソース接合に隣接して設けられたドープされた厚
手部にして、各厚手部の最も深い部分が前記半導体基板
の中に前記溝の所定の深さより深くない位置まで延びて
いる前記厚手部、（ｅ）前記厚手部の下方に各厚手部を
囲むように設けられたドープされたウエル、（ｆ）前記
半導体基板の表面に位置し、前記接続領域の長さに沿っ
て交互に配置されたｐ+ とｎ+ の接続、を含む。
【００１０】好ましい実施例は下記特徴を１つまたは複
数含む。ドープされたウエルはほぼ平坦な底部をもつ。
各厚手部領域の前記ウエル及びゲート形成溝の深さに対
する相対的深さは、前記トランジスタに電圧が印加され
たときピークの電界が前記溝から隔離するように選択さ
れる。ドープされたウエルの深さは前記溝の所定深さよ
り小さい。前記溝は丸められた頂部および底部の隅部を
もつ。トランジスタに電圧を印加したとき各厚手部と対
応するウエルの間の境界領域にピーク電界が発生するよ
うに、前記境界に急峻な接合が存在する。前記配列はま
た該配列の周縁を囲む電界成端構造を含む。前記電界成
端構造は前記ゲート形成溝の深さより大きな深さをもっ
たウエルを含む。前記電界成端構造は前記配列の周縁の
回りを連続して延びる成端溝、さらに好ましくは複数の
同心状に配置された複数の成端溝を含む。
【００１１】さらに他の実施例において、本発明は下記
を含む半導体ダイに特徴をもつ。すなわち、（ａ）半導
体基板の上に形成された複数のＤＭＯＳトランジスタセ
ルの配列にして、各ＤＭＯＳトランジスタセルは所定の
深さをもったゲート形成溝を含み、全てのゲート形成溝
の深さが実質的に同一であるような前記ＤＭＯＳトラン
ジスタセルの配列、および（ｂ）前記配列の周縁を囲
み、前記ゲート形成溝の所定の深さより深く前記半導体
基板の中に延びている電界成端構造、を含む半導体ダイ
に特徴をもつ。
【００１２】好ましい実施例は下記特徴の１つまたは複
数をもつ。前記電界成端構造がドープされたウエルを含
む。前記電界成端構造が成端溝を含む。前記電界成端構
造が複数の同心に配置された複数の成端溝を含む。前記
ＤＭＯＳトランジスタセルの各々がさらにドープされた
厚手部を含み、該厚手部が前記半導体基板の中に前記ゲ
ート形成溝の所定の深さより浅い深さ延びている。
【００１３】本発明はまた、溝型ＤＭＯＳトランジスタ
用の厚手部構造を製造する下記工程を含む方法に特徴を
もつ。すなわち、（ａ）半導体基板を準備すること、
（ｂ）前記基板の領域に第１のドーパントを第１のエネ
ルギおよびドーズ量で注入すること、（ｃ）ついで、前
記領域に第２のドーパントを第２のエネルギおよびドー
ズ量で注入すること、ただし前記第２のエネルギおよび
ドーズ量を前記第１のエネルギおよびドーズ量に比べて
小さくする。好ましい実施例は下記特徴を１つまたはそ
れ以上含む。すなわち、前記第１、第２のドーパントは
共にボロンを含む。前記第１のエネルギは約１５０〜２
００ｋｅＶである。前記第１のドーズ量は、約１×１０
15〜５×１０15である。前記第２のエネルギは約２０〜
４０ｋｅＶである。また、前記第２のドーズ量は約１×
１０14〜１×１０15である。
【００１４】さらに、本発明は溝型ＤＭＯＳトランジス
タのソースを製造する下記を含む方法に特徴がある。す
なわち、（ａ）半導体基板を準備すること、（ｂ）前記
基板の領域に第１のドーパントを第１のエネルギおよび
ドーズ量で注入すること、および（ｃ）ついで、前記領
域に第２のドーパントを第２のエネルギおよびドーズ量
で注入すること、ただし前記第２のエネルギおよびドー
ズ量を前記第１のエネルギおよびドーズ量に比べて小さ
くする。好ましい実施例は下記特徴を１つまたはそれ以
上含む。すなわち、前記第１のドーパントは砒素を含
み、第２のドーパントは燐を含む。前記第１のエネルギ
は約８０〜１２０ｋｅＶである。前記第１のドーズ量は
約５×１０15〜１×１０16である。前記第２のエネルギ
は約４０〜７０ｋｅＶである。前記第２の線量は約１×
１０15〜５×１０15である。前記ソースの結果深さは完
成ＤＭＯＳトランジスタにおいて約０．４〜０．８μｍ
である。
【００１５】他の態様において、本発明は溝型電界効果
トランジスタの製造方法に特徴をもつ。その方法は
（ａ）半導体基板の周縁を囲んで電界成端接合を形成す
ること、（ｂ）前記半導体基板の上にエピタキシァル層
を形成すること、（ｃ）前記エピタキシァル層に複数の
溝をパターニングしエッチングすること、（ｄ）前記溝
を埋めるようにポリシリコンを堆積すること、（ｅ）前
記ポリシリコンに第１の型のドーパントをドープするこ
と、（ｆ）前記基板をパターニングして第２の反対の型
のドーパントを注入して隣接する溝の間に挟まれた複数
のウエルを形成すること、（ｇ）前記基板をパターニン
グして前記第２の型のドーパントを注入して複数の第２
のドーパント型の接触領域と前記ウエルの上に位置する
複数の厚手部を形成し、各厚手部が対応するウエルと急
峻な接合をもつようにすること、（ｈ）前記基板をパタ
ーニングし、前記第１の型のドーパントを注入してソー
ス領域と第１のドーパント型の接触領域を形成するこ
と、および（ｉ）前記半導体基板の表面に誘電体を形成
し、該誘電体をパターニングして電気接触領域を露出さ
せること、を含む。本発明の他の特徴および利点は以下
の詳細な説明と特許請求の範囲から明らかであろう。
【００１６】
【発明の実施の形態】溝型ＤＭＯＳトランジスタの複数
の列１２を含むセル配列１０が図１に示される。セル配
列１０は開放セル構成、すなわち溝１４が格子を形成せ
ず、１つの方向のみに延びるという構成をもつ。個々の
セルはｎ+ ソース接続１６とｐ+ 接続１８が交互に配
列し、かつ溝１４に平行で溝１４の間に延びる列２０に
より構成される。各列のｎ+ ソース接続をもつ領域の
形状は図２Ａに示され、ｐ+ 接続をもつ領域は図２Ｂ
に示される。
【００１７】図２Ａと図２Ｂに示されるように、各溝型
ＤＭＯＳトランジスタはドープされたｎ+ 基板（ドレ
イン）層２２、より薄くドープされたｎ- エピタキシ
ャル層２４およびゲート電極２８を含む。ゲート電極２
８は溝１４を埋める導電性のポリシリコンを含む。ゲー
ト酸化膜２６が前記溝の壁を被覆しポリシリコンの下部
に延びる。ポリシリコンの上部表面は半導体基板の表面
３０より距離Ｒ（代表的に約０〜０．４μｍ）だけ窪ん
でいる。Ｎ+ ドープされたソース領域３２ａ，３２ｂ
が溝１４の各側部に１つ形成される。誘電体層３５が溝
の開口と２つのソース領域３２ａ，３２ｂを覆ってい
る。隣接するセルのソース領域の間に高濃度にドープさ
れたｐ+ 領域３４が設けられ、その下方に平坦な底部
のｐ+ ウエル３６が形成される。セル配列のｎ+ 接続
１６をもった領域には、ｎ+ にドープされた薄い接続
領域がｎ+ソース領域の間に延びている。ソース金属層
３８がセル配列の表面をカバ−している。
【００１８】図２Ａ，２Ｂに示されるトランジスタはト
ランジスタの堅実性とアバランシェ絶縁破壊の低下にた
いする抵抗性を高める幾つかの特徴をもつ。第１に、溝
１４およびｐ- ウエル深さに対するｐ+ 厚手部領域の
相対深さは、トランジスタに電圧が印加されたときピー
ク電界がほぼ隣接する溝の間の中間に位置するように選
ばれる。ｐ+ 厚手部、ｐ- ウエルおよび溝の好ましい
相対深さは装置の配列が異なると変化する。しかし、好
ましい相対深さは実験的に（ピーク電界の位置を観察し
て）、または特定の部品解析により容易に決定できる。
【００１９】第２に、溝１４の底の隅部が丸められる
（好ましくは、上方の隅部もまた丸められる。この特徴
は図示されていない）。隅部を丸めるのは同時継続の１
９９７年１０月２８日出願、米国特許出願第０８／９５
９１９７に記載の処理により達成できる。溝の丸められ
た隅部はピーク電界を溝の隅部から遠ざけて隣接する溝
の間の中間位置に移動させる傾向をもつ。
【００２０】第３に、ｐ+ 厚手部とｐ- ウエルの間の
界面における急峻な接合はピーク電界をその界面領域に
発生させるようにする。雪崩増殖は始めピーク電界の位
置で始まり、ホットキャリアを高感度のゲート酸化膜お
よびチャネル領域から離れるように導く。そのため、上
記構成は深い厚手部接合に加えて、信頼性とアバランシ
ェ堅実性をセル密度を犠牲にすることなく改良する。こ
の急峻な接合は以下に述べる２重ド−ピング処理によ
り、または半導体の分野で公知の他の急峻な接合を形成
する処理により達成できる。
【００２１】最後に、図３を参照するとセル配列が電界
成端接合４０により囲まれている。電界成端接合４０は
装置の絶縁破壊電圧を高くし、アバランシェ電流をセル
配列からダイの周縁の方に引きつける。電界成端接合４
０は深いｐ+ ウエルで、接合の曲線により発生する電
界を減少するため、好ましくはｐ+ 厚手部領域３４よ
りも深く、その最も深い位置で好ましくは約１〜３μｍ
の深さをもつ。上記のトランジスタを製造する好ましい
処理は、図４のフロ−チャ−トに示され、個々の工程は
概略的に図５から図８に示される。従来の工程、または
図示を必要としない工程は以下に記載はするが図５から
図８の何れにも図示していないことに注意されたい。図
４の矢印で示し、また以下に記載するように、図５から
図８に示す工程の順序は変更することがある。さらに、
図５から図８の工程のあるものは以下述べるように任意
のものである。
【００２２】半導体基板が最初に準備される。好ましく
は、基板はＮ++シリコン基板であって、標準の厚み、例
えば５００μｍをもち、非常に低い比抵抗、例えば０．
００１〜０．００５オ−ム・ｃｍをもつ。この基板上
に、良く知られているようにエピタキシャル層が、好ま
しくは約４〜１０μｍの厚みに堆積される。好ましく
は、エピタキシャル層の比抵抗は約０．１〜３．０オ−
ム・ｃｍである。
【００２３】次に、電界成端接合４０が図５Ａから図６
Ａに示す工程により形成される。図５Ａにおいて、酸化
層がエピタキシャル層の表面に形成される。好ましく
は、酸化層の厚みは約５〜１０ｋÅ（０．５〜１μｍ）
である。次に酸化層をパターニングおよびエッチングし
てマスクを形成し、ｐ+ ドーパントを導入して深いｐ+
ウエル電界成端を形成する。適当なドーパントはボロン
で、約４０〜１００ｋｅＶのエネルギと１×１０14〜１
×１０16ｃｍ-2のドーズ量で注入される。図５Ｃに示す
ように、ｐ+ ドーパントはついで基板内部に例えば拡
散により駆動され、フィールド酸化層がｐ+ 接合の上
に形成される。好ましくは、酸化層の厚みは約４〜１０
ｋÅ（０．４〜１μｍ）である。最後に、基板の活性領
域（セル配列が形成される領域）上の酸化層（図５Ａ）
がパターニングされ適当なエッチング処理により除去さ
れ、適当な領域にフィールド酸化層のみを残す。これに
より、基板はセル配列を形成する次の工程に対して準備
される。
【００２４】図５Ａから図６Ａの工程に代えて、セル配
列の周縁を囲み、電界を弱めてアバランシェ絶縁破壊の
低下にたいする抵抗を増加するように作用するリング形
状の溝を用いて適当な電界成端構造を形成することがで
きることに注意すべきである。この溝型電界成端はフィ
ールド酸化層または深いｐ+ 厚手部接合を用いること
を必要としない。その結果、処理工程の幾つかを減少す
ることができる。電界成端を形成するのにリング溝を使
用することは、例えば米国特許第５，４３０，３２４号
に記載されている。この特許の全開示を参照として本願
に加入する。好ましくは溝はセル配列における溝と同じ
深さをもつ。
【００２５】セル配列は図６から図８に示す工程により
形成される。第１に、複数の溝が基板のエピタキシャル
層（図６Ｂ）にパターニングおよびエッチングにより形
成される。好ましくは、上に述べたように、溝は本願と
同時係属の米国特許出願第０８／９５９１９７号に記載
の処理により形成し、各溝の上部および下部の隅を滑ら
かに丸める。図１に示し上述したように、溝は只１つの
方向に延びて開放セル構造を画定するように形成され
る。溝が形成された後、半導体の分野で良く知られてい
るようにゲート酸化層が溝の壁の上に形成される。好ま
しくは、ゲート酸化層は約１００〜８００Å（０．０１
〜０．０８μｍ）の厚みをもつ。
【００２６】次に図６Ｃに示すように、ポリシリコンが
溝を埋め基板表面を覆うように、溝の幅により異なるが
通常約１〜２μｍの厚みに（図６Ｃに点線で示すよう
に）堆積される。この層は、溝の幅に対するその厚みの
性質により、代表的に約２〜５ｋÅ（０．２〜０．５μ
ｍ）（図６Ｃに実線で示される）に平坦化される。ポリ
シリコンはそこで、従来のＰＯＣＬ3 のドーピングま
たは燐の注入によりｎ型にドープされる。ウエファの裏
側の剥離（欠陥除去を高めるためポリシリコンにドープ
する前に従来行われるような）は必要ない。これは、高
度にドープされた基板を更にドープしても、欠陥除去を
高めることはないと考えられるからである。
【００２７】ポリシリコンはそこで図７Ａに示すように
ホトレジストのマスクによりパターニングし、エッチン
グにより溝領域からポリシリコンを除去する。ポリシリ
コンが完全にエッチングされて基板表面から全てのポリ
シリコンが除去される結果として、必然的に溝のポリシ
リコンの頂部と基板表面との間に小さな凹部が形成され
る。この凹部は、その深さが後の工程で形成されるｎ+
ソース接合の深さを越えないように制御されねばなら
ない。処理においてこの事項を注意深く制御する必要性
を減少するため、後述の如く比較的深いｎ+ ソース接
合が形成される。
【００２８】ついで図７Ｂに示すように、例えばボロン
のようなドーパントを３０〜１００ｋｅＶのエネルギと
１×１０13〜１×１０15のドーズ量をもって注入し、そ
のドーパントを従来の駆動技術を用いて約１〜３μｍの
深さに駆動することによりｐウエルが形成される。
【００２９】次の２つの工程（ｐ+ 厚手部の形成）
は、図４の矢印で示すようにｎ+ ソース接合の形成の
前、あるいは後の何れで実行しても良い。ｐ+ 厚手部
の形成とｎ+ ソース接合の形成は何れの順序で実行し
ても良く、それは何れの工程も共にレジスト−マスクに
よる工程であり、その間に拡散工程が存在しないからで
ある。これは、重要な処理に融通性を与えるという利点
がある。ｐ+ 厚手部の形成工程についてはソース形成
前に実行するものとして後で説明するが、ｎ+ ソース
接合の形成を最初に行うことは後述の工程を変更するこ
とにより簡単に可能であることが理解されるであろう。
【００３０】先ず第１に図７Ｃに示されるように、ｐ+
にドープしない領域の上にマスクが形成される。（も
しｐ+ 厚手部が後で形成される、すなわち誘電体層が
形成されて接続孔にパターニングされた後に形成され
（図８Ｃを参照）、従って誘電体それ自身がマスクを与
えるなら、このマスクを形成する工程は必要でない、こ
とに注意すべきである。）上述の如く、ｐ+ ウエルと
ｐ+厚手部の間の界面における接合は急峻であることが
望ましい。これを達成するために、ドーパント（例えば
ボロン）の２重注入が行われる。例えば、好ましい２重
注入は、まずボロンを１５０〜２００ｋｅＶのエネルギ
と１×１０15〜５×１０15のドーズ量で注入し、ついで
第２のボロン注入を２０〜４０ｋｅＶのエネルギと１×
１０14〜１×１０15のドーズ量で実行する。高エネルギ
での最初の注入はｐ+ 厚手部を基板内に出来るだけ深
く形成するので、後で導入されるｎ+ ソース接合を補
償するものでない。第２の低エネルギ／低ドーズ量注入
は、ｐ+ 厚手部を第１の注入の間に形成された深い領
域から基板表面まで延ばしｐ+ 接続１８を形成する。
形成されるｐ+ 厚手部はこの処理の段階において好ま
しくは約０．４〜１μｍの深さにあり（内部駆動の後の
最終接合深さは好ましくは０．５〜１．５μｍの深さで
ある）ｐウエルとの界面に近接した高いドーパント濃度
の領域とｐ+ 厚手部の接触表面における低いドーパン
ト濃度の領域を含む。好ましい濃度分布は図９Ａに示さ
れる。急峻な接合は他の多くの方法、例えば拡散するド
ーパントにより、あるいは表面に置いた連続ドーパント
源により、あるいはゆっくり拡散する原子を用いて形成
することができることは、当業者には理解されるであろ
う。
【００３１】ｐ+ 厚手部を形成した後、従来のレジス
ト除去処理を行ってマスクを取り除き、新しいマスクを
パターニングしてｎ+ ソース接合を形成するように基
板を準備する。図８Ａに示されるように、このマスクは
ｎ+ 阻止マスクでｐ+ 接続１８（図１及び図２Ｂ）を
設ける基板の表面領域を被覆するようにパターニングさ
れる。これにより、ｎ型のド−ピングの後、ｐ+接続と
ｎ+ 接続の交互配列が形成される（図２Ａ，２Ｂに対
応する図８Ａの線Ａ−Ａ，Ｂ−Ｂおよび断面図Ａ−Ａ，
Ｂ−Ｂを参照）。
【００３２】ついで、２重注入を用いてｎ+ ソース領
域とｎ+ 接続が形成される。例えば、好ましい２重注
入処理は、８０〜１２０ｋｅＶのエネルギと５×１０15
〜１×１０16のドーズ量による第１の砒素の注入と、そ
れに続く４０〜７０ｋｅＶのエネルギと１×１０15〜５
×１０15のドーズ量による第２の燐注入を含む。この燐
注入は比較的深いｎ+ ソース接合を形成し、前述のよ
うにポリシリコン凹部の深さにおける処理の融通性を大
きくする。燐イオンは注工程および後の拡散工程におい
て基板内により深く貫通する。拡散の後に、ｎ+ ソー
ス領域が、約０．４〜０．８μｍの深さをもつのが有利
である。砒素注入はｎ+ ソースを基板表面まで延し、
またｐ+ 厚手部のｐ型表面を所望の接続領域において
ｎ型に補償（変換）して、ｎ+ 接続を形成する（図１
及び図２Ａを参照）。溝の縁部に沿ったｎ+ ソースお
よびｎ+ 接続の好ましいシート抵抗分布は図９Ａ，図
９Ｂにそれぞれ示される。
【００３３】このようにして、図１に示されるｐ+ 接
続１８とｎ+ 接続１６は基板を適当なマスクを用いて
パターニングし、第１のｐ+ 注入と第２のｎ+ 注入と
によりそれぞれドーピングすることにより形成される。
接続の交互配列の形成のこのような方法は、そのような
配列の代表的なものより小さいセルピッチをもった開放
セル配列を形成し、高いセル密度と低いＲdsonを与える
点において優れている。
【００３４】次に、従来のｎ+ 駆動を実行してドーパ
ントを活性化する。短いサイクル、例えば９００°Ｃで
１０分というサイクルを用いて過度の活性化なしに拡散
が行われる。
【００３５】誘電体材料、例えばホウ素燐酸化珪酸ガラ
ス（borophosphate silicate glass）（ＢＰＳＧ）が基
板の全面に堆積されて従来の方法でフローされ（図８
Ｂ）、その後誘電体材料がパターンされエッチングされ
て（図８Ｃ）前記ｎ+ 接続１６およびｐ+ 接続１８の
上に電気接続孔を画定する。
【００３６】上述のように、ｐ+ 厚手部の注入工程
は、もし望むなら（ｎ+ ソース形成の前よりはむし
ろ）この時点で行われ、マスクの必要がなくなり、従っ
て費用と処理時間を減少することができる。
【００３７】次に、誘電体は不活性ガス、例えば窒素パ
ージガスの中でリフローされる。もし、ｐ+ 厚手部が
直ぐ直前に注入されているなら、この工程はｐ+ ドー
パントを活性化するため必要である。もし、ｐ+ 厚手
部がｎ+駆動の前の早い時期に注入されており、誘電体
表面の接続孔の回りが充分に滑らかな縁部であれば、こ
の工程は省略できる。セル配列はついで、半導体の分野
で良く知られている従来の金属化、保護膜堆積、合金工
程により完成される。
【００３８】その他の実施例も特許請求の範囲内に含ま
れる。例えば、上記記載はｎ−チャネルトランジスタに
関するものであるが、本発明の処理はｐ−チャネルトラ
ンジスタの製造にも使用できる。この“ｐ”，“ｎ”は
単に上記の説明に用いられたのみである。すなわち、上
記で“ｐ”ドーピングと特定された領域を、それに代え
て“ｎ”ドーピングしてもよく、またその反対でもよ
い。
【図面の簡単な説明】
【図１】図１は、本発明の１態様による複数のＤＭＯＳ
トランジスタを含むセル配列の１部を示す、拡大され、
概略斜視の切断図面である。ソース金属層と誘電体層の
１部は下方の層を示すため省略されている。
【図２】図２は、図１の配列におけるトランジスタの１
つの列の切断部分の側面図であり、図２Ａ、図２Ｂはそ
れぞれ図１のＡ−Ａ、Ｂ−Ｂに沿った断面を示す。
【図３】図３は、セル配列と電界成端の１部を示す半導
体ダイの拡大された、概略の切断部分の側面図である。
【図４】図４は、図１のＤＭＯＳトランジスタを形成す
る好ましい処理のフォトマスクを用いた工程の順序を示
すフローチャートである。
【図５】図５は、図５Ａ，５Ｂ，５Ｃを含み図４の処理
における個々の工程を示す概略断面の側面図である。特
に、図５Ｂは図４のブロック５Ｂの工程に対応する。
【図６】図６は、図６Ａ，６Ｂ，６Ｃを含み図４の処理
における個々の工程を示す概略断面の側面図である。特
に、図６Ａ，６Ｂは図４のブロック６Ａ，６Ｂの工程に
対応する。
【図７】図７は、図７Ａ，７Ｂ，７Ｃを含み図４の処理
における個々の工程を示す概略断面の側面図である。特
に、図７Ａ，７Ｃは図４のブロック７Ａ，７Ｃの工程に
対応する。
【図８】図８は、図８Ａ，８Ｂ，８Ｃを含み図４の処理
における個々の工程を示す概略断面の側面図である。特
に、図８Ａ，８Ｃは図４のブロック８Ａ，８Ｃの工程に
対応する。
【図９】図９は、図９Ａ，９Ｂ，９Ｃを含み、それぞれ
トランジスタの異なる領域のドーパントの濃度分布を示
すである。
【符号の説明】
１０ セル配列 １２ 溝の列 １４ 溝 １６ ソース接続 １８ ｐ+ 接続 ２０ ｐ+ 接続の列 ２２ ドレイン層 ２４ ｎ−エピタキシャル層 ２６ ゲート酸化層 ２８ ゲート電極 ３０ 基板の表面 ３２Ａ ソース領域 ３２Ｂ ソース領域 ３４ 厚手部 ３５ 誘電体層 ３６ ウエル ３８ ソース金属層 ４０ フィールド酸化層
フロントページの続き (72)発明者 デュク チャウ アメリカ合衆国 カリフォルニア州サノウ ゼ，カウォー カー レーン 3171 (72)発明者 スチーブン サップ アメリカ合衆国 カリフォルニア州フェル トン，パイン ドライブ 834 (72)発明者 アイザック ベンキュヤ アメリカ合衆国 カリフォルニア州サラト ガ，ビッカリイ アベニュー − 14793 (72)発明者 ディーン エドワード プロブスト アメリカ合衆国 ユタ州ウエスト ジョー ダン，サウス エイプリル メドウズ ド ライブ 6399

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、ほぼ互いに平行で、第１
    の方向に延びる複数のゲート形成溝であって、隣接する
    前記溝の間の空間が接続領域を画定し、各溝は前記基板
    の中に所定深さ延び、該所定深さが前記ゲート形成溝の
    全てについてほぼ同一である、前記複数のゲート形成溝
    と、 前記溝の各々を囲み、該溝の両側に位置し、該溝の長さ
    に沿って延びる１対のドープされたソース接合と、 前記ゲート形成溝の各対の間に位置し、各ソース接合に
    隣接して位置するドープされた厚手部であって、各厚手
    部の最も深い部分が前記半導体基板の中に前記溝の所定
    深さより浅い位置まで延びている、前記厚手部と、 前記各厚手部の下方で該厚手部を囲むドープされたウエ
    ルと、 前記半導体基板の表面に形成され、前記接続領域の長さ
    に沿って交互に配置されたｐ+ 接続及びｎ+ 接続と、
    を備えたトランジスタセル配列。
  2. 【請求項２】 前記各ドープされたウエルがほぼ平坦な
    底をもっている請求項１のトランジスタセル配列。
  3. 【請求項３】 前記ウエルおよび前記ゲート形成溝の前
    記深さに対する前記各厚手部の相対的深さが、前記トラ
    ンジスタに電圧が印加されたときピーク電界が隣接する
    ゲート形成溝の間のほぼ中間に発生するように選択され
    た、請求項１のトランジスタ配列。
  4. 【請求項４】 前記各ドープされたウエルが、前記ゲー
    ト形成溝の前記所定深さより浅い深さをもっている、請
    求項１のトランジスタ配列。
  5. 【請求項５】 前記各ゲート形成溝が、丸められた上方
    隅部および下方隅部をもっている、請求項１のトランジ
    スタ配列。
  6. 【請求項６】 前記厚手部とウエルの界面に急峻な接合
    を設け、前記トランジスタに電圧を印加したときピーク
    電界が前記界面領域に発生するようにした、請求項１の
    トランジスタ配列。
  7. 【請求項７】 前記トランジスタ配列を囲んで電界成端
    構造がさらに設けられた請求項１のトランジスタ配列。
  8. 【請求項８】 前記電界成端構造が、前記ゲート形成溝
    の深さより大きな深さをもっている、請求項７のトラン
    ジスタ配列。
  9. 【請求項９】 前記電界成端構造が、前記トランジスタ
    配列の周縁を囲んで連続的に延びる成端溝を含む、請求
    項７のトランジスタ配列。
  10. 【請求項１０】 前記電界成端構造が、同心に配置され
    た複数の成端溝を含んでいる、請求項９のトランジスタ
    配列。
  11. 【請求項１１】 半導体基板の上に配列された複数のＤ
    ＭＯＳトランジスタセルであって、各ＤＭＯＳトランジ
    スタセルがゲート形成溝を含み、前記各ゲート形成溝が
    所定深さをもち、前記ゲート形成溝の全ての深さがほぼ
    同じであるような、前記複数のＤＭＯＳトランジスタセ
    ルと、 前記配列の周縁を囲み、前記ゲート形成溝の前記所定深
    さより大きな深さまで前記半導体基板の中に延びる電界
    成端構造と、 を含む半導体ダイ。
  12. 【請求項１２】 前記電界成端構造がドープされたウエ
    ルを含む、請求項１１の半導体ダイ。
  13. 【請求項１３】 前記電界成端構造が成端溝を含む、請
    求項１１の半導体ダイ。
  14. 【請求項１４】 前記電界成端構造が、同心に配置され
    た複数の成端溝を含む、請求項１３の半導体ダイ。
  15. 【請求項１５】 前記ＤＭＯＳトランジスタセルの各々
    が、ドープされた厚手部をさらに含み、該ドープされた
    厚手部が、前記半導体基板の中に前記ゲート形成溝の所
    定深さより浅い深さだけ延びている、請求項１１の半導
    体ダイ。
  16. 【請求項１６】 溝型電界効果トランジスタの製造方法
    であって、 半導体基板の境界線の回りに電界成端接合を形成するこ
    とと、 前記半導体基板の上にエピタキシャル層を形成すること
    と、 前記エピタキシャル層の中に、パターニングおよびエッ
    チングにより、複数の溝を形成することと、 前記溝にポリシリコンを堆積することと、 前記ポリシリコンに第１の型のドーパントをドープする
    ことと、 前記基板をパターニングし、反対の第２の型のドーパン
    トを注入して隣接する溝の間に配設された複数のウエル
    を形成することと、 前記基板をパターニングし、第２の型のドーパントを注
    入して第２の型の複数のドープされた接続領域と前記ウ
    エルの上に位置する複数の厚手部とを形成し、各厚手部
    が対応するウエルと急峻な接合を形成するようにするこ
    とと、 前記基板をパターニングし、前記第１の型のドーパント
    を注入してソース領域と第１の型のドープされた接続領
    域とを形成することと、 前記半導体基板の表面に誘電体を配し、該誘電体をパタ
    ーニングして電気接続領域を露出させることと、の各工
    程を含む前記溝型電界効果トランジスタの製造方法。
  17. 【請求項１７】 前記溝が１つの方向に延び、ほぼ互い
    に平行であるようにパターニングされる、請求項１６の
    溝型電界効果トランジスタの製造方法。
  18. 【請求項１８】 前記パターニングしエッチングする工
    程が、前記第１の型のドープされた接続領域と前記第２
    の型のドープされた接続領域とが前記隣接する溝の間に
    交互にかつ直線状に延びるようにすることをさらに含む
    請求項１６の溝型電界効果トランジスタの製造方法。
  19. 【請求項１９】 前記厚手部を形成する注入工程が、第
    １の型のドーパントを第１のエネルギと線量で注入し、
    第２の型のドーパントを第２のエネルギと線量で注入す
    る工程を含み、前記第２のエネルギと線量が前記第１の
    エネルギと線量より比較的に小さい、請求項１６の溝型
    電界効果トランジスタの製造方法。
  20. 【請求項２０】 前記ソース領域を形成する注入工程
    が、第１の型のドーパントを第１のエネルギと線量で注
    入し、第２のドーパントを前記第１のエネルギと線量よ
    り比較的に小さい第２のエネルギと線量で注入する工程
    を含む、請求項１６の溝型電界効果トランジスタの製造
    方法。
  21. 【請求項２１】 前記厚手部を前記ソース領域よりも前
    に形成する、請求項１６の溝型電界効果トランジスタの
    製造方法。
  22. 【請求項２２】 前記ソース領域を前記厚手部よりも前
    に形成する、請求項１６の溝型電界効果トランジスタの
    製造方法。
  23. 【請求項２３】 前記電界成端が溝リングの形成により
    形成される、請求項１６の溝型電界効果トランジスタの
    製造方法。
  24. 【請求項２４】 前記電界成端が前記第２の型のドーパ
    ントでドープされた深いウエルの形成により形成され
    る、請求項１６の溝型電界効果トランジスタの製造方
    法。
  25. 【請求項２５】 前記誘電体が、前記厚手部と第２の型
    のドーパントの接続を形成する工程の前に配され、前記
    誘電体が前記厚手部と第２の型のドーパントの接続のパ
    ターニングのマスクを与える、請求項１６の溝型電界効
    果トランジスタの製造方法。
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