JPS5980970A - Ｖ溝ｍｏｓ形電界効果トランジスタ - Google Patents

Ｖ溝ｍｏｓ形電界効果トランジスタ

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JPS5980970A
JPS5980970A JP57192771A JP19277182A JPS5980970A JP S5980970 A JPS5980970 A JP S5980970A JP 57192771 A JP57192771 A JP 57192771A JP 19277182 A JP19277182 A JP 19277182A JP S5980970 A JPS5980970 A JP S5980970A
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JP
Japan
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layer
groove
conductivity type
effect transistor
type layer
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JP57192771A
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Takeshi Yamamoto
武 山本
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は高耐圧化することができるＶ溝ＭＯ８形電界
効果トランジスタに関するものである。
第１図は従来のｖｐＩｇｏｓ形電界効果トランジスタを
示す断面図である。同図において、（１）はｎ一層基板
、（２）はｎ＋ドレイン層、（３）はｐ層、（４）はれ
＋拡散層、（５）はゲート酸化膜、（６）はゲート電極
、ｆｆ）はソース電極である。この構成によるＶｌ１Ｍ
Ｏ８形電界効果トランジスタ（以下ＶＶＭＯ８ＦＥＴと
記す）は一般に横形ＭＯ８ＦＥＴ（以下ＬＭＯ８ＦＥＴ
　と記す）に比較してオン抵抗が小さく、シかもチップ
サイズを小さくすることができる利点を持っているが、
■溝の先端に電界が集中するため、高耐圧のものが得ら
れない。七ζで、従来、高い耐圧を得るため、第２図に
示すＶＶＭＯ８ＦＥＴが提案された。すなわち、第２図
は従来の他のＶｎＭＯ８形電界効果トランジスタを示す
断面図である。同図において、（８）は深く形成したｐ
層である。この構成によるＶＶＭＯ８ＦＥＴはれ＋ビレ
４フ層（２）とソース電極（１）の間に電圧が印加され
たとき、■溝の左右ｎ″″層基板基板）側に広がる空乏
層が比較的低い電圧で左右につながシ、静電的にシール
ドするために、以後質に印加電圧が増大してもＶ溝の先
端に電界が集中することはなく、高い耐圧を得ることが
できる。
しかしながら、上記構成による従来のＶＶＭＯ８ＦＥＴ
ではＶ溝周辺の電界集中を緩和する効果があるが、深い
ｐ層の下で電界集中が生じ、高耐圧化の効果が減少する
欠点があった。
したがって、この発明の目的は局部的な電界集中をなく
シ、高耐圧化することができるＶＶＭＯ８ＦＥＴを提供
するものである。
このような目的を達成するため、この発明は不純物濃度
の低い第１の導電形層に間隔をおいて選択的に形成され
た第２の導電形層およびこの第２の導電形層内に不純物
濃度の高い第１の導電形層が形成され、間隔をおいて形
成された両側の第２の導電形層とこの第２の導電形層内
に形成された第１の導電形層とで形成されるｐｎ接合の
終端が溝の内部に露出するようにＶ形溝を形成するもの
であり、以下実施例を用いて説明する。
第３図はこの発明に係るＶＶＭＯ８ＦＥＴの一実施例を
示す概略断面図であり、第４図（、）〜第４図（ｄ）は
第３図に示すＶＶＭＯ８ＦＥＴの製造工程を示す工程別
断面図である。同図において、（９）および（１０）は
ｐｎ接合の終端がＶ溝の内部に露出するように形成した
ｐ層およびｎ？拡散層、（１１）はドレイン電極、（１
２）は酸化膜、（１３）はフォトレジストである。
次に上記構成によるＶＶＭＯ８ＦＥＴの製造工程につい
て第４図（＆）〜第４図（ｄ）を参照して説明する。
まず、第４図（ａ）に示すようにｎ″″層基板基板）の
両面に拡散によって深いｎ型層を形成したのち、上面の
ｎ＋層を研磨によって除去し、下面のｎ型層を残してｎ
＋ドレイン層（２）を形成する。次に、ｎ″′層基板基
板）上を部分的に酸化膜５１０２（１２）でマスクして
ｐ型不純物例えばボロンをイオン注入してｐ層（９ａ）
を形成する。次に、第４図（ｂ）に示すようにフオトレ
ジス）　（１３）でマスクしてｎ型不純物例えばＡｓを
イオン注入し、ｎ型層（１０＆）を形成する。次に、熱
処理をすると、前記ｐ型不純物およびｎ型不純物がｎ一
層基板（１）中に拡散して第４図（Ｃ）に示すように、
ｐ層（９）およびｎ型層（１０）を形成する。なお、上
述した拡散法はＤＳＡ（Ｄｉｆｆｕｓｉｏｎ　５ｅｌｆ
　Ａｌｉｇｎｍｅｎｔ　）と呼ばれる方法で、いわゆる
０ＭＯ８ＦＥＴ　（またはＤＲＡＭＯ８ＦＥＴ）を作る
場合によく用いられる方法である。この方法を採用する
ことによシ、チャンネル長りの基礎となるＬｏ（第４図
（Ｃ）参照）は非常に短く、かつ常にｔ１！、ぼ一定の
距離を得ることができる。
次に、第４図（ｄ）に示すように、結晶方位に沿ってエ
ツチングを行なってＶ溝を作る。そして、とのｖｅにゲ
ート酸化膜（５）、ゲート電極（６）、ソース電極（７
）およびドレイン電極（１１）を形成して第３図に示す
構造のＶＶＭＯ８ＦＥＴが完成する。
以上詳細に説明したように、この発明に係る■溝ＭＯ８
形電界効果トランジスタによれば（イ）■溝の左右に伸
びる空乏屑力へつながって■溝先端を静電的にシールド
するうえに、それ以上の電圧増大による空乏層の伸びは
ほぼ平坦なものとなシ、局部的な電界集中が生じること
はないため、高耐圧が得やすくなる。←）チャンネル長
りが小さく、かつバラツキも少なくなる。（ハ）ゲート
電極直下のｎ一層ドレイン領域は０ＭＯ８ＦＥＴに比し
て薄く、かつ小さいため、寄生ＭＯ８容量も小さく表る
などの効果がある。
【図面の簡単な説明】
第１図および第２図はそれぞれ従来のＶ溝ＭＯ８形電界
効果トランジスタを示す断面図、第３図はこの発明に係
るＶ溝ＭＯ８形電界効果トランジスタの一実施例を示す
概略断面図、第４図（、）〜第４図（ｄ）は第３図に示
すＶ溝ＭＯ８形電界効果トランジスタの製造工程を示す
工程別断面図である。 （１）・・・・ｎ″′層基板基板２）・・・・ｎ＋ドレ
イン層、（３）・・・・ｐ層、（４）・・・・ｎ十拡散
層、ゲート酸化膜、（６）・・・・ゲート電極、（１）
・・・・ソース電極、（８）・・・・ｐＭ、（９）・・
・・ｐ層、（１０）・・・・ｎ十拡散層、（１１）・φ
・・ドレイン電極、（１２）・・・・酸化膜、（１３）
・・・・フォトレジスト。 なお、図中、同一符号は同一または相当部分を示す。 代理人　　　葛　　　野　　信　　− 第１図 第２図 第３図 第４図（０）

Claims (1)

    【特許請求の範囲】
  1. 不純物濃度の低い第１の導電形層に間隔をおいて選択的
    に形成された第２の導電形層およびこの第２の導電形層
    内に不純物濃度の高い第１の導電形層が形成され、この
    間隔をおいて形成された両側の第２の導電形層とこの第
    ２の導電形層内に形成された第１の導電形層とで形成さ
    れるｐｎ接合の終端が溝の内部に露出するようにＶ形溝
    を形成することを特徴とするＶ溝ＭＯ８形電界効果トラ
    ンジスタ。
JP57192771A 1982-11-01 1982-11-01 Ｖ溝ｍｏｓ形電界効果トランジスタ Pending JPS5980970A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5344789A (en) * 1901-06-17 1994-09-06 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing vertical DMOS transistor with high off-breakdown-voltage and low on-resistance
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6627950B1 (en) 1988-12-27 2003-09-30 Siliconix, Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry

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