JPS5916379A - Ｍｏｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタおよびその製造方法Info
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- JPS5916379A JPS5916379A JP57126423A JP12642382A JPS5916379A JP S5916379 A JPS5916379 A JP S5916379A JP 57126423 A JP57126423 A JP 57126423A JP 12642382 A JP12642382 A JP 12642382A JP S5916379 A JPS5916379 A JP S5916379A
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＶ形構造を有するＭＯ３型電界効果トランジス
タおよびその製造方法に関する。
タおよびその製造方法に関する。
従来のＶ形構造の高耐圧１ｖｉＯ８電界効果トランジス
タ（ＦＥＴ）の断面図を第１図に示す。同図において、
１はＮ−ドレイン領域、２はＰ型拡散層領域、３はＮ＋
型ソ〜ス領域、４はＶ字形溝、６は二酸化シリコン膜、
６はゲート電極、７，８はソース、ドレイン電極、９は
ＰＮ接合面である。従来構造では、Ｎ−型高抵抗ドレイ
ン領域１と、Ｐ型拡散層２のＰＮ−接合面９が平面て７
字形溝４と交わっていた。このような構造のＭＯＳンＦ
ＥＴでは、７字形溝４の側面において、ＰＮ−接合面９
は、いわゆる負のベベル角となるため、ソース電極Ｔと
ドレイン電極８との間の逆方向耐圧は、■字形溝４を形
成する以前のＰＮ−接合９耐圧に比して低下する欠点が
あった。ソース・ドレイン間の耐圧を高めるためには、
Ｎ−型高抵抗ドレイン領域１の抵抗を十分に高くしなけ
ればならない。従来、この種の耐圧向上技術としてＶ字
形溝部４に接するドレイン領域の部分に高抵抗埋込み領
域を設けることが公知である。しかし、同導電型にして
、より比抵抗の高い領域を饗込み形成することは技術的
に難しく、かつ複雑な工程を必要とする。
タ（ＦＥＴ）の断面図を第１図に示す。同図において、
１はＮ−ドレイン領域、２はＰ型拡散層領域、３はＮ＋
型ソ〜ス領域、４はＶ字形溝、６は二酸化シリコン膜、
６はゲート電極、７，８はソース、ドレイン電極、９は
ＰＮ接合面である。従来構造では、Ｎ−型高抵抗ドレイ
ン領域１と、Ｐ型拡散層２のＰＮ−接合面９が平面て７
字形溝４と交わっていた。このような構造のＭＯＳンＦ
ＥＴでは、７字形溝４の側面において、ＰＮ−接合面９
は、いわゆる負のベベル角となるため、ソース電極Ｔと
ドレイン電極８との間の逆方向耐圧は、■字形溝４を形
成する以前のＰＮ−接合９耐圧に比して低下する欠点が
あった。ソース・ドレイン間の耐圧を高めるためには、
Ｎ−型高抵抗ドレイン領域１の抵抗を十分に高くしなけ
ればならない。従来、この種の耐圧向上技術としてＶ字
形溝部４に接するドレイン領域の部分に高抵抗埋込み領
域を設けることが公知である。しかし、同導電型にして
、より比抵抗の高い領域を饗込み形成することは技術的
に難しく、かつ複雑な工程を必要とする。
本発明は高い耐電圧ＭＯ８，ＦＥＴを容易に実現できる
構造と、その製造法を提供せんとするものである。すな
わち、本発明のＭＯＳ−ＦＥＴは、イオン注入によりド
レイン領域内に高比抵抗領域を形成し、これにより注入
前のＰＮ−に代わる新たなＰＮ−接合面を形成し、この
ＰＮ接合面の端部（Ｎ−一型ドレイ／領域）において、
Ｎ−型ドレイン領域内の空乏層をＶ溝先端方向へ広げる
ことを要旨とする。
構造と、その製造法を提供せんとするものである。すな
わち、本発明のＭＯＳ−ＦＥＴは、イオン注入によりド
レイン領域内に高比抵抗領域を形成し、これにより注入
前のＰＮ−に代わる新たなＰＮ−接合面を形成し、この
ＰＮ接合面の端部（Ｎ−一型ドレイ／領域）において、
Ｎ−型ドレイン領域内の空乏層をＶ溝先端方向へ広げる
ことを要旨とする。
第２図は、本発明の実施例構造断面図である。
同図において、第１図と同一番号は同一部分を示す０こ
のドレイン高抵抗領域構造では、ＰＮ−接合面９と７字
形溝４の突出部分を取り囲む領域１０のみがＰｆ−接合
面を形成するため、この部分でＮ−型高抵抗ドレイン領
域１はさらに幸抵抗となり、空乏層は溝の先端の方向へ
広がり、この部分での電位分布をゆるやかにし、電界集
中を緩和できる。
のドレイン高抵抗領域構造では、ＰＮ−接合面９と７字
形溝４の突出部分を取り囲む領域１０のみがＰｆ−接合
面を形成するため、この部分でＮ−型高抵抗ドレイン領
域１はさらに幸抵抗となり、空乏層は溝の先端の方向へ
広がり、この部分での電位分布をゆるやかにし、電界集
中を緩和できる。
その効果として、７字形溝４の側面におけるＰＮ−接合
の表面降伏を防止し高耐圧のＰＮ’−接合が得られるた
め、ＭＯＳ−ＦＥＴとしてのソース電極７とドレイン電
極８との間の耐圧を向上させることが可能となる。
の表面降伏を防止し高耐圧のＰＮ’−接合が得られるた
め、ＭＯＳ−ＦＥＴとしてのソース電極７とドレイン電
極８との間の耐圧を向上させることが可能となる。
第３図は本発明に係る高耐圧ＭＯＳ型ＦＥＴを形成する
製造工程を説明するためのＶ字形溝部分の断面図を示す
ものである。まず、同図（ａ）に示すように、例えば、
不純物濃度（’５ Ｘ １ ｏ１５ｃｍ−３）のＮ−型
基板１上に、不純物濃度（１×１０１７ｃ１ｎ−５）の
Ｐ型拡散層２を、さらにソース領域となる不純物濃度（
ｓ ｘ １ｏ１８ｃｒｎ−３）のＮ＋３を、順次形成シ
、二酸化シリコンによるマスク１２を介して、例えば異
方性エツチング法等の既知の方法によって、Ｐ型拡散層
２に達する７字形溝４を形成する。次に、同図（ｂ）に
示すように、サイドエッチも並行して進行するエツチン
グ法により、７字形溝４をさらに、広げ、その先端部分
をＮ−型基板１のトレイン領域に至らしめる。さらに、
同図（Ｃ）に示すよう１に、二酸化シリコンによるマス
ク１２を介して、シリコン基板面を露出させた７字形溝
４中に、例えば、注入エネルギー（５０ＫｅＶ ）注入
量（２Ｘ１０月個〆Ｊ）なる硼素イオン注入を行ないト
ライブイン工程を経て、Ｎ−型ドレイン領域１内の７字
形溝４部分に、Ｎ一層１よりもさらに高抵抗の不純物濃
度（３×１０１５ｃｍ−３）なるＮ−型ドレイン領域１
０を形成する。これにより、第２図に示したような高耐
圧ＭＯ８−ＦＥＴを容易に実現することができる。
製造工程を説明するためのＶ字形溝部分の断面図を示す
ものである。まず、同図（ａ）に示すように、例えば、
不純物濃度（’５ Ｘ １ ｏ１５ｃｍ−３）のＮ−型
基板１上に、不純物濃度（１×１０１７ｃ１ｎ−５）の
Ｐ型拡散層２を、さらにソース領域となる不純物濃度（
ｓ ｘ １ｏ１８ｃｒｎ−３）のＮ＋３を、順次形成シ
、二酸化シリコンによるマスク１２を介して、例えば異
方性エツチング法等の既知の方法によって、Ｐ型拡散層
２に達する７字形溝４を形成する。次に、同図（ｂ）に
示すように、サイドエッチも並行して進行するエツチン
グ法により、７字形溝４をさらに、広げ、その先端部分
をＮ−型基板１のトレイン領域に至らしめる。さらに、
同図（Ｃ）に示すよう１に、二酸化シリコンによるマス
ク１２を介して、シリコン基板面を露出させた７字形溝
４中に、例えば、注入エネルギー（５０ＫｅＶ ）注入
量（２Ｘ１０月個〆Ｊ）なる硼素イオン注入を行ないト
ライブイン工程を経て、Ｎ−型ドレイン領域１内の７字
形溝４部分に、Ｎ一層１よりもさらに高抵抗の不純物濃
度（３×１０１５ｃｍ−３）なるＮ−型ドレイン領域１
０を形成する。これにより、第２図に示したような高耐
圧ＭＯ８−ＦＥＴを容易に実現することができる。
なお、イオン注入の際、Ｐ型拡散層領域２の７字形溝４
を取り囲む領域の一部分１１にも同時にイオン注入され
るが、通常Ｐ型拡散層２内の不純物濃度はＮ−型ドレイ
ン領域１内の不純物濃度に比し、きわめて高いため、上
記のイオン注入量程度ではＰ型拡散層２内での濃度変化
、従って、空乏層幅の変化は、無視でき、通常のＭＯＳ
−ＦＥＴの電気的特性に対しては何の支障も与えない。
を取り囲む領域の一部分１１にも同時にイオン注入され
るが、通常Ｐ型拡散層２内の不純物濃度はＮ−型ドレイ
ン領域１内の不純物濃度に比し、きわめて高いため、上
記のイオン注入量程度ではＰ型拡散層２内での濃度変化
、従って、空乏層幅の変化は、無視でき、通常のＭＯＳ
−ＦＥＴの電気的特性に対しては何の支障も与えない。
以上、説明したように、本発明の構造によれば、Ｎ〜層
１０内での空乏層の広が９が、この部分での電位分布を
ゆるやかにし、この部分への電界集中を緩和できるため
、７字形溝４側面におけるＰＮ−接合９接傍での表面降
伏が防止でき、従来のこの種のＭＯＳ−ＦＥＴに比べ比
較的簡単な製造法で高耐圧化が行なえる利点がある。
１０内での空乏層の広が９が、この部分での電位分布を
ゆるやかにし、この部分への電界集中を緩和できるため
、７字形溝４側面におけるＰＮ−接合９接傍での表面降
伏が防止でき、従来のこの種のＭＯＳ−ＦＥＴに比べ比
較的簡単な製造法で高耐圧化が行なえる利点がある。
なお、上記の説明は、Ｎ−型ドレイン領域を有するＶ形
ＭＯ８φＦＥＴについてであるが、゛Ｐ型ドレイン領域
の場合においても上記とまったく同様の効果があること
は容易に推定される。
ＭＯ８φＦＥＴについてであるが、゛Ｐ型ドレイン領域
の場合においても上記とまったく同様の効果があること
は容易に推定される。
第１図は従来のＭＯＳ−ＦＥＴの断面図、第２図は本発
明による実施例のＭＯＳ、ＦＥＴの断面図、第３図は本
発明に係るＭＯＳ−ＦＥＴの製造工程を示す断面図であ
る。 １ ・・・・・・Ｎ−型ドレイン領域、２・・・・・・
Ｐ型拡散層領域、３・・・・・・Ｎ＋型ソース領域、４
・・・・・・７字 第形溝、５・・・・・・二酸化シ
リコン膜、６・・・・・・ゲート電極、７・拳ｅΦ・・
ソース１ｌＵｆｆｌ、８・拳・−トゝし／？ン電極、９
・・・・・・ＰＮ−接合面、１０・・・・・・Ｎ−型ド
レイン領域、１１・・・・・・やや濃度の高いＰ層領域
、１２−−−拳・・マスク０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第 １図 ２図
明による実施例のＭＯＳ、ＦＥＴの断面図、第３図は本
発明に係るＭＯＳ−ＦＥＴの製造工程を示す断面図であ
る。 １ ・・・・・・Ｎ−型ドレイン領域、２・・・・・・
Ｐ型拡散層領域、３・・・・・・Ｎ＋型ソース領域、４
・・・・・・７字 第形溝、５・・・・・・二酸化シ
リコン膜、６・・・・・・ゲート電極、７・拳ｅΦ・・
ソース１ｌＵｆｆｌ、８・拳・−トゝし／？ン電極、９
・・・・・・ＰＮ−接合面、１０・・・・・・Ｎ−型ド
レイン領域、１１・・・・・・やや濃度の高いＰ層領域
、１２−−−拳・・マスク０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第 １図 ２図
Claims (2)
- （１）一方導電型のドレイン領域と、前記ドレイン領域
表面上に形成された他方導電型の半導体領域と、前記半
導体領域表面から前記ドレイン領域に達する７字型溝に
絶縁物を介して形成されたゲート電極と、前記半導体領
域表面に形成された一方導電型ソース領域とを備え、前
記Ｖ字型溝の前記ドレイン領域との接合部分に、前記ド
レイン領域より低濃度の一方導電型領域が形成されてい
ることを特徴とするＭＯ８型電界効果トランジスタ。 - （２）一方導電型のドレイン領域上に他方導電型の半導
体領域を形成する工程と、前記半導体領域内に一方導電
型のソース領域を選択形成し、前記ソース領域と前記半
導体領域とを貫通して前記ドレイン領域に達するＶ字形
溝を形成する工程と、前記Ｖ字形溝に面した、前記ドレ
イン領域と前記半導体領域との界面を含み、前記ドレイ
ン領域中に突出した前記Ｖ字形溝の先端部分を＠９囲む
領域に、選択的に、前記ドレイン領域より低濃度の一方
導電型領域を形成する工程を有することを特徴とするＭ
Ｏ３型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126423A JPS5916379A (ja) | 1982-07-19 | 1982-07-19 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126423A JPS5916379A (ja) | 1982-07-19 | 1982-07-19 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916379A true JPS5916379A (ja) | 1984-01-27 |
Family
ID=14934805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126423A Pending JPS5916379A (ja) | 1982-07-19 | 1982-07-19 | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916379A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859621A (en) * | 1988-02-01 | 1989-08-22 | General Instrument Corp. | Method for setting the threshold voltage of a vertical power MOSFET |
| JPH04313561A (ja) * | 1990-12-27 | 1992-11-05 | Laurel Bank Mach Co Ltd | 紙幣処理機 |
| EP0523223A1 (en) * | 1991-01-31 | 1993-01-20 | SILICONIX Incorporated | Power metal-oxide-semiconductor field effect transistor |
| US5231474A (en) * | 1986-03-21 | 1993-07-27 | Advanced Power Technology, Inc. | Semiconductor device with doped electrical breakdown control region |
| JP2009135360A (ja) * | 2007-12-03 | 2009-06-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-07-19 JP JP57126423A patent/JPS5916379A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231474A (en) * | 1986-03-21 | 1993-07-27 | Advanced Power Technology, Inc. | Semiconductor device with doped electrical breakdown control region |
| US5434095A (en) * | 1986-03-21 | 1995-07-18 | Sundstrand Corporation | Method for controlling electrical breakdown in semiconductor power devices |
| US4859621A (en) * | 1988-02-01 | 1989-08-22 | General Instrument Corp. | Method for setting the threshold voltage of a vertical power MOSFET |
| JPH04313561A (ja) * | 1990-12-27 | 1992-11-05 | Laurel Bank Mach Co Ltd | 紙幣処理機 |
| EP0523223A1 (en) * | 1991-01-31 | 1993-01-20 | SILICONIX Incorporated | Power metal-oxide-semiconductor field effect transistor |
| EP0523223A4 (en) * | 1991-01-31 | 1993-09-22 | Siliconix Incorporated | Power metal-oxide-semiconductor field effect transistor |
| JP2009135360A (ja) * | 2007-12-03 | 2009-06-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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