JPH02305443A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02305443A JPH02305443A JP12731389A JP12731389A JPH02305443A JP H02305443 A JPH02305443 A JP H02305443A JP 12731389 A JP12731389 A JP 12731389A JP 12731389 A JP12731389 A JP 12731389A JP H02305443 A JPH02305443 A JP H02305443A
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関し、更に詳しく言え
ば短チャンネルのＭ ＯＳ Ｔｆｆ、界効果トランジス
タ（ＦＥＴ）の構造に関する。
ば短チャンネルのＭ ＯＳ Ｔｆｆ、界効果トランジス
タ（ＦＥＴ）の構造に関する。
（ロ）従来の技術
従来より、半導体装置の高集禎化および高密度化を図る
ため、電界効果トランジスタのチャンネル長を短くした
、いわゆる短チヤンネル構造の電界効果トランジスタが
用いられている。
ため、電界効果トランジスタのチャンネル長を短くした
、いわゆる短チヤンネル構造の電界効果トランジスタが
用いられている。
しかし、チャンネル長が短くなればなるほど、ソース・
ドレイン間のバンチスルー電圧が低下したり、あるいは
しきい値電圧（Ｖｔｈ）のバラツキが大きくなる。また
ドレイン付近の高電界によるホットエレクトロンが発生
し易くなって、しきい値電圧の変動を生じ、トランジス
タの電気的特性を損なう。
ドレイン間のバンチスルー電圧が低下したり、あるいは
しきい値電圧（Ｖｔｈ）のバラツキが大きくなる。また
ドレイン付近の高電界によるホットエレクトロンが発生
し易くなって、しきい値電圧の変動を生じ、トランジス
タの電気的特性を損なう。
そこで、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）と呼ばれる不純物濃度の異なる二重のソ
ース・ドレイン領域を有するトランジスタ構造が提案さ
れている。
Ｄｒａｉｎ ）と呼ばれる不純物濃度の異なる二重のソ
ース・ドレイン領域を有するトランジスタ構造が提案さ
れている。
第４図は従来例の製造方法によって形成されるＬＤＤ構
造のトランジスタの断面図である。図において、り２１
）はＰ型Ｓｉ基板であり、（２２）はポリＳｉゲート電
極（２４）をマスクにしてリンイオン（Ｐ＋）を注入さ
れて形成された低濃度Ｎ型層であり、（２３）はポリＳ
ｉゲート電極（２４）およびサイドウオールＳｉＯ３膜
（２６）をマスクにしてヒ素イオン（Ａｓ”）を注入さ
れて形成された高濃度Ｎ型層である。
造のトランジスタの断面図である。図において、り２１
）はＰ型Ｓｉ基板であり、（２２）はポリＳｉゲート電
極（２４）をマスクにしてリンイオン（Ｐ＋）を注入さ
れて形成された低濃度Ｎ型層であり、（２３）はポリＳ
ｉゲート電極（２４）およびサイドウオールＳｉＯ３膜
（２６）をマスクにしてヒ素イオン（Ａｓ”）を注入さ
れて形成された高濃度Ｎ型層である。
この構造において、高濃度Ｎ型層（２３）は、図示して
いないソース・ドレイン電極とオーミンクコンタクトを
得るためのものであり、低濃度Ｎ型層（２２）はドレイ
ン付近の電界を弱くしてホットエレクトロンの発生を抑
制するとともに、短チャンネル効果を抑えてバンチスル
ー電圧を向上させる作用をもつ。
いないソース・ドレイン電極とオーミンクコンタクトを
得るためのものであり、低濃度Ｎ型層（２２）はドレイ
ン付近の電界を弱くしてホットエレクトロンの発生を抑
制するとともに、短チャンネル効果を抑えてバンチスル
ー電圧を向上させる作用をもつ。
（ハ）発明が解決しようとする課題
ところで、最近の半導体集積回路の高集積化・高密度化
の要求はより強くなり、従って短チャンネル化の要求は
、より厳しくなっている。
の要求はより強くなり、従って短チャンネル化の要求は
、より厳しくなっている。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、チル多ネルがより短くなった場合にも、短チャンネ
ル効果（しきい値電圧Ｖｔｈおよびバンチスルー電圧の
低下）ホットエレクトロンの発生等を抑制することので
きる新規な構造のトランジスタの製造方法の提供を目的
とする。
り、チル多ネルがより短くなった場合にも、短チャンネ
ル効果（しきい値電圧Ｖｔｈおよびバンチスルー電圧の
低下）ホットエレクトロンの発生等を抑制することので
きる新規な構造のトランジスタの製造方法の提供を目的
とする。
（ニ）課題を解決するための手段
上記課題を解決するために、本発明の半導体装置の製造
方法は、第１図に示すように 第１導電型の半導体基板（１〉の表面に第２導電型の不
純物層（４）を形成し、該第２導電型の不純物層〈４）
直下に半導体基板の不純物濃度よりも高い濃度の第１導
電型不純物層（３）を形成する工程と、 ゲート絶縁膜（５）およびゲート電極（７）を形成した
後、該ゲート電極をマスクとして第１．第２導電型の不
純物を注入し、 第１導電型不純物層（９）と第２導電型不純物層（１０
）を形成する工程と、 前記ゲート電極（７）の両側にサイドウオール絶縁膜（
１３）を形成した後に、該ゲート電極（７）およびサイ
ドウオール絶縁膜（１３）をマスクとして、基板（１）
内に２種類の第２導電型不純物を注入し、ソース・ドレ
イン電極コンタクト用の高濃度の第１導電型不純物層（
１２）と該第１導電型不純物層（１２〉よりも深い位置
で、該第１導電型不純物層（１２）よりも低い濃度の第
１導電型不純物ｆｆ（１１）を形成し且つ前記第１導電
型不純物層（３）および（９）より前記第１導電型不純
物層（１１〉を深く形成する工程とを有することを特徴
としている。
方法は、第１図に示すように 第１導電型の半導体基板（１〉の表面に第２導電型の不
純物層（４）を形成し、該第２導電型の不純物層〈４）
直下に半導体基板の不純物濃度よりも高い濃度の第１導
電型不純物層（３）を形成する工程と、 ゲート絶縁膜（５）およびゲート電極（７）を形成した
後、該ゲート電極をマスクとして第１．第２導電型の不
純物を注入し、 第１導電型不純物層（９）と第２導電型不純物層（１０
）を形成する工程と、 前記ゲート電極（７）の両側にサイドウオール絶縁膜（
１３）を形成した後に、該ゲート電極（７）およびサイ
ドウオール絶縁膜（１３）をマスクとして、基板（１）
内に２種類の第２導電型不純物を注入し、ソース・ドレ
イン電極コンタクト用の高濃度の第１導電型不純物層（
１２）と該第１導電型不純物層（１２〉よりも深い位置
で、該第１導電型不純物層（１２）よりも低い濃度の第
１導電型不純物ｆｆ（１１）を形成し且つ前記第１導電
型不純物層（３）および（９）より前記第１導電型不純
物層（１１〉を深く形成する工程とを有することを特徴
としている。
（ホ）作用
本発明の製造方法によれば、第１図の半導体基板（１）
内の不純物の型およびその不純物の濃度分布は、第２図
Ａ−Ｃに示すようになる。
内の不純物の型およびその不純物の濃度分布は、第２図
Ａ−Ｃに示すようになる。
第２図Ａでは、ポリＳｉゲート電極（７）直下の第１Ｎ
型！（４）、第１Ｐ型層（３）およびＰ型Ｓｉ基板（１
）の不純物分布を示している（第１図で、Ａ−Ａ切断線
で示す部分）。
型！（４）、第１Ｐ型層（３）およびＰ型Ｓｉ基板（１
）の不純物分布を示している（第１図で、Ａ−Ａ切断線
で示す部分）。
第２図Ｂでは、サイドウオール絶縁膜（１３）直下の第
２Ｎ型層（１０）、第２Ｐ型層（９）およびＰ型Ｓｉ基
板（１）の不純物濃度分布を示している（第１図で、Ｂ
−Ｂ切断線で示す部分）。
２Ｎ型層（１０）、第２Ｐ型層（９）およびＰ型Ｓｉ基
板（１）の不純物濃度分布を示している（第１図で、Ｂ
−Ｂ切断線で示す部分）。
また第２図Ｃでは、ソース・ドレイン領域付近の第４Ｎ
型層（１２）、第３Ｎ型層（１１）およびＰ型Ｓｉ基板
＜１）の不純物濃度分布を示している（第１図で、Ｃ−
Ｃ断面線で示す部分）。
型層（１２）、第３Ｎ型層（１１）およびＰ型Ｓｉ基板
＜１）の不純物濃度分布を示している（第１図で、Ｃ−
Ｃ断面線で示す部分）。
以上のような濃度分布になっているので、次のような作
用が得られる。
用が得られる。
第１に、第１Ｎ型層（４）を形成して、ソース・ドレイ
ン電流が流れるチャンネル領域を低濃度のＮ型にしてい
るので、チャンネル領域にかかる電界が弱まり、この結
果、電子の移動度を高くすることができる。
ン電流が流れるチャンネル領域を低濃度のＮ型にしてい
るので、チャンネル領域にかかる電界が弱まり、この結
果、電子の移動度を高くすることができる。
第２に、第１Ｎ型層（４）の下にＰ型Ｓｉ基板（１）よ
りも不純物濃度の高い第１Ｐ型層（３）を形成している
ので、ソース・ドレイン間に電圧が印加されたときの空
乏層の伸びが少なく、この結果、パンチスルー電圧を高
くすることができる。またこの第１Ｐ型層（３）の深さ
は、ソース・ドレイン領域（第３Ｎ型層（１１））の深
さくｘｊ）よりも浅く形成される。これによりソース・
ドしインのＰＮ接合容量の増加を抑えることができる。
りも不純物濃度の高い第１Ｐ型層（３）を形成している
ので、ソース・ドレイン間に電圧が印加されたときの空
乏層の伸びが少なく、この結果、パンチスルー電圧を高
くすることができる。またこの第１Ｐ型層（３）の深さ
は、ソース・ドレイン領域（第３Ｎ型層（１１））の深
さくｘｊ）よりも浅く形成される。これによりソース・
ドしインのＰＮ接合容量の増加を抑えることができる。
第３に、ドレイン近傍に低濃度の第２Ｎ型層（ｌＯ）が
、第２図Ｂに示すような分布（リトログレード分布）で
形成されているので、電流パスがＳｉ −５ｉＯ，膜界
面から遠ざかる。このため、ホットキャリアが発生した
としても、該界面やＳｉか膜（５）、あるいはポリＳｉ
ゲート電極（７〉に注入する確率が下がるので、トラン
ジスタの特性変動を抑えることができる。
、第２図Ｂに示すような分布（リトログレード分布）で
形成されているので、電流パスがＳｉ −５ｉＯ，膜界
面から遠ざかる。このため、ホットキャリアが発生した
としても、該界面やＳｉか膜（５）、あるいはポリＳｉ
ゲート電極（７〉に注入する確率が下がるので、トラン
ジスタの特性変動を抑えることができる。
第４に、第２Ｎ型層（１０）の下に、Ｐ型Ｓｉ基板（１
）よりも高濃度の第２Ｐ型層（９〉を設けているので、
ソース・ドレイン間の空乏層の伸びが抑えられ、バンチ
スルー電圧が更に上昇する。
）よりも高濃度の第２Ｐ型層（９〉を設けているので、
ソース・ドレイン間の空乏層の伸びが抑えられ、バンチ
スルー電圧が更に上昇する。
第５に、高濃度の第４Ｎ型層（１２）の外側に低濃度の
第３Ｎ型ｆｆ（１１）を設けているので、ソース・ドレ
インと基板間のＰＮ接合容量が低減化し、これによりト
ランジスタのスイッチングスピードの向上を図ることが
できる。
第３Ｎ型ｆｆ（１１）を設けているので、ソース・ドレ
インと基板間のＰＮ接合容量が低減化し、これによりト
ランジスタのスイッチングスピードの向上を図ることが
できる。
第６に、第・３Ｎ型層（１１）が横方向に拡散するので
、サイドウオール５ｉ０＊膜（１３）の直下の不純物濃
度が上昇し、ソース・ドレイン抵抗が低下する。
、サイドウオール５ｉ０＊膜（１３）の直下の不純物濃
度が上昇し、ソース・ドレイン抵抗が低下する。
（へ）実施例
次に本発明の実施例に係る半導体装置の製造方法につい
て説明する。第３図Ａ−Ｆは本発明の実施例に係るトラ
ンジスタの製造工程を説明する断面図である。
て説明する。第３図Ａ−Ｆは本発明の実施例に係るトラ
ンジスタの製造工程を説明する断面図である。
まずＰ型Ｓｉ基板（１）を熱酸化して膜厚５００人の５
ｉ０２膜〔２〕を形成した後、ポロンイオン（Ｂ＋）を
注入エネルギー８０ＫｅＶ、ドーズｆｆ１ｔ、ａｘｌｏ
ｌＩＣｍ −”の条件で、またリンイオン（Ｐｌ）を注
入エネルギー６０ＫｅＶ、ドーズ量３×１０目印−意の
条件でイオン注入して、第１Ｐ型層（３）、第１Ｎ型層
（４）を形成する（同図Ａ）。
ｉ０２膜〔２〕を形成した後、ポロンイオン（Ｂ＋）を
注入エネルギー８０ＫｅＶ、ドーズｆｆ１ｔ、ａｘｌｏ
ｌＩＣｍ −”の条件で、またリンイオン（Ｐｌ）を注
入エネルギー６０ＫｅＶ、ドーズ量３×１０目印−意の
条件でイオン注入して、第１Ｐ型層（３）、第１Ｎ型層
（４）を形成する（同図Ａ）。
次にＳｉｎ、膜〔２〕をエツチング除去した後、熱酸化
して、例えば１７０人のゲート５ｉｆｔ膜（５）を形成
し、更にポリＳｉ膜（６）を形成した後、リンを拡散し
て該ポリＳｉ膜（６）をＮ型化する（同図Ｂ）。
して、例えば１７０人のゲート５ｉｆｔ膜（５）を形成
し、更にポリＳｉ膜（６）を形成した後、リンを拡散し
て該ポリＳｉ膜（６）をＮ型化する（同図Ｂ）。
次にポリＳｉ膜（６）をパターンニングしてポリＳｉゲ
ート電極（７）を形成し、熱酸化して膜厚２００人程変
度Ｓｉｎ、膜（８）を形成して、ポリＳｉゲート電極（
７）を被覆する（同図Ｃ）。
ート電極（７）を形成し、熱酸化して膜厚２００人程変
度Ｓｉｎ、膜（８）を形成して、ポリＳｉゲート電極（
７）を被覆する（同図Ｃ）。
次にポリＳｉゲート電極（７）をマスクにして、ボロン
イオン（Ｂ３）を注入エネルギー４０ＫｅＶ、ドーズ量
３ Ｘ Ｉ Ｑ ”ｃｍ−’の条件で、またヒ素イオン
（ＡＳ”）を注入エネルギー１３０ＫｅＶ、ドーズ量３
×ＩＱ”ｃｍ−’の条件でイオン注入し、第２Ｐ型層（
９）。
イオン（Ｂ３）を注入エネルギー４０ＫｅＶ、ドーズ量
３ Ｘ Ｉ Ｑ ”ｃｍ−’の条件で、またヒ素イオン
（ＡＳ”）を注入エネルギー１３０ＫｅＶ、ドーズ量３
×ＩＱ”ｃｍ−’の条件でイオン注入し、第２Ｐ型層（
９）。
第２Ｎ型Ｊｔ！（１０）を形成する（同図Ｄ）。
次いでＣＶＤ法により膜厚２０００人の５ｉｎｓ膜を形
成した後、異方性エツチング（ＲＩＥ）によリエツチン
グしてサイドウオールＳｉｎ、膜＜１３）を形成する（
同図Ｅ）。
成した後、異方性エツチング（ＲＩＥ）によリエツチン
グしてサイドウオールＳｉｎ、膜＜１３）を形成する（
同図Ｅ）。
次にポリＳｉゲート電極＜７）およびサイドウオールＳ
ｉＯを膜（１３）をマスクにして、ヒ素イオン（Ａｓ
”）を注入エネルギー６０ＫｅＶ、ドーズ量５ Ｘ １
０ ”ＣＴｍ”の条件で、またリンイオン（Ｐ＋）を注
入エネルギー６０ＫｅＶ、ドーズ量Ｉ Ｘ １０ ｌ４
ｃＴｒ−”０＞条件で注入し、第３Ｎ型層（１１） 、
第４Ｎ型層（１２）を形成する（同図Ｆ）。
ｉＯを膜（１３）をマスクにして、ヒ素イオン（Ａｓ
”）を注入エネルギー６０ＫｅＶ、ドーズ量５ Ｘ １
０ ”ＣＴｍ”の条件で、またリンイオン（Ｐ＋）を注
入エネルギー６０ＫｅＶ、ドーズ量Ｉ Ｘ １０ ｌ４
ｃＴｒ−”０＞条件で注入し、第３Ｎ型層（１１） 、
第４Ｎ型層（１２）を形成する（同図Ｆ）。
このように本発明の実施例に係る製造方法によって作成
されたトランジスタの構造は、第１図に示すものと同様
となり、その濃度プロファイルは第２図に示すようなも
のとなる。
されたトランジスタの構造は、第１図に示すものと同様
となり、その濃度プロファイルは第２図に示すようなも
のとなる。
そして、各不純物領域は次のような作用、効果を示す。
すなわち、第４Ｎ型層（１２）は高濃度に形成されてい
るので、図示しない電極とオーミックにコンタクトする
ことができる。第３Ｎ型／＋Ｗ（ｉｔ）は低濃度に形成
されているので、基板（１）との間で形成されるＰＮ接
合の容量を減らずことができる。また第２Ｐ型層（９）
の形成により、基板（１）側への空乏層の伸びを抑える
ことができ、これによりバンチスルー電圧を高くするこ
とができる。そして第２Ｎ型層（１０）を低濃度に形成
しているので、この付近の電界を弱めてホットキャリア
の発生を抑えることができる。更に該第２Ｎ型層（１０
〉をリトログレードな濃度分布に形成しているので、第
２Ｎ型層（１０）をソース・ドレイン電流が流れるとき
、その通路をＳｉ −ＳｉＯ□界面から遠ざけることが
できる。このためポットキャリアが発生したとしても、
５ｉ−５ｉＯｘ界面やＳｉｎ、膜（５）あるいはポリＳ
ｉゲート電極（７）に該ポットキャリアが注入する確率
を小さくしてトランジスタ特性が変動するのを防止する
ことができる。また第３Ｎ型層（１１〉が横方向に拡散
することにより、第２Ｎ型層（１０）の不純物濃度を上
げているので、ソース・ドレイン抵抗を小さくすること
ができる。
るので、図示しない電極とオーミックにコンタクトする
ことができる。第３Ｎ型／＋Ｗ（ｉｔ）は低濃度に形成
されているので、基板（１）との間で形成されるＰＮ接
合の容量を減らずことができる。また第２Ｐ型層（９）
の形成により、基板（１）側への空乏層の伸びを抑える
ことができ、これによりバンチスルー電圧を高くするこ
とができる。そして第２Ｎ型層（１０）を低濃度に形成
しているので、この付近の電界を弱めてホットキャリア
の発生を抑えることができる。更に該第２Ｎ型層（１０
〉をリトログレードな濃度分布に形成しているので、第
２Ｎ型層（１０）をソース・ドレイン電流が流れるとき
、その通路をＳｉ −ＳｉＯ□界面から遠ざけることが
できる。このためポットキャリアが発生したとしても、
５ｉ−５ｉＯｘ界面やＳｉｎ、膜（５）あるいはポリＳ
ｉゲート電極（７）に該ポットキャリアが注入する確率
を小さくしてトランジスタ特性が変動するのを防止する
ことができる。また第３Ｎ型層（１１〉が横方向に拡散
することにより、第２Ｎ型層（１０）の不純物濃度を上
げているので、ソース・ドレイン抵抗を小さくすること
ができる。
また第１Ｐ型層（３）の形成により、ソース・ドレイン
間の空乏層の伸びを抑えてバンチスルー電圧を高くする
ことができる。そして第１Ｎ型層（４）の形成によって
極めて不純物濃度の低いチャンネル領域を形成すること
により、チヘ・ンネル領域での電界を弱めて該チヘ・ン
ネルを走行するキャリアの移動度を高くすることができ
る。
間の空乏層の伸びを抑えてバンチスルー電圧を高くする
ことができる。そして第１Ｎ型層（４）の形成によって
極めて不純物濃度の低いチャンネル領域を形成すること
により、チヘ・ンネル領域での電界を弱めて該チヘ・ン
ネルを走行するキャリアの移動度を高くすることができ
る。
以上のように本発明の実施例によれば、ソース・ドレイ
ンにおけるＰＮ接合容量の低減、チャンネルを走行する
キャリアの移動度の向上ソース・ドレイン抵抗の低減に
より、トランジスタの動作速度の向上を図ることができ
る。またバンチスルー電圧の向上およびポットキャリア
アの発生を抑制することができるので、ｌ・ランジスタ
の信頼性の向上を図ることができる。
ンにおけるＰＮ接合容量の低減、チャンネルを走行する
キャリアの移動度の向上ソース・ドレイン抵抗の低減に
より、トランジスタの動作速度の向上を図ることができ
る。またバンチスルー電圧の向上およびポットキャリア
アの発生を抑制することができるので、ｌ・ランジスタ
の信頼性の向上を図ることができる。
（ト）発明の詳細
な説明したように、本発明の不純物領域の形成および該
不純物領域の濃度分布により、ソース・ドレインにおけ
るＰＮ接合容量の低減、ソース・ドレイン寄生抵抗の低
減およびチヘ・ンネル領域におけるキャリアの移動度を
高くすることができるので、トランジスタの動作速度の
向上を図ることができる。また空乏層の伸びが抑えられ
るのでバンチスルー電圧が高くなるとともに、ホットキ
ャリアの発生の抑制および発生による影響を少なくした
ので、トランジスタの信頼性の向上を図ることができる
。
不純物領域の濃度分布により、ソース・ドレインにおけ
るＰＮ接合容量の低減、ソース・ドレイン寄生抵抗の低
減およびチヘ・ンネル領域におけるキャリアの移動度を
高くすることができるので、トランジスタの動作速度の
向上を図ることができる。また空乏層の伸びが抑えられ
るのでバンチスルー電圧が高くなるとともに、ホットキ
ャリアの発生の抑制および発生による影響を少なくした
ので、トランジスタの信頼性の向上を図ることができる
。
第１図は本発明の半導体装置の構造を示す断面図、第２
図は第１図の半導体装置の基板内における不純物の濃度
分布を示す特性図、第３図Ａ−Ｆは本発明の実施例の製
造方法を説明する断面図、第４図は従来例の説明する断
面図である。
図は第１図の半導体装置の基板内における不純物の濃度
分布を示す特性図、第３図Ａ−Ｆは本発明の実施例の製
造方法を説明する断面図、第４図は従来例の説明する断
面図である。
Claims (1)
- 【特許請求の範囲】 〔１〕第１導電型の半導体基板（１）の表面に第２導電
型の不純物層（４）を形成し、該第２導電型の不純物層
（４）直下に半導体基板の不純物濃度よりも高い濃度の
第１導電型不純物層（３）を形成する工程と、 ゲート絶縁膜（５）およびゲート電極（７）を形成した
後、該ゲート電極をマスクとして第１、第２導電型の不
純物を注入し、 第１導電型不純物層（９）と第２導電型不純物層（１０
）を形成する工程と、 前記ゲート電極（７）の両側にサイドウォール絶縁膜（
１３）を形成した後に、該ゲート電極（７）およびサイ
ドウォール絶縁膜（１３）をマスクとして、基板（１）
内に２種類の第２導電型不純物を注入し、ソース・ドレ
イン電極コンタクト用の高濃度の第１導電型不純物層（
１２）と該第１導電型不純物層（１２）よりも深い位置
で、該第１導電型不純物層（１２）よりも低い濃度の第
１導電型不純物層（１１）を形成し且つ前記第１導電型
不純物層（３）および（９）より前記第１導電型不純物
層（１１）を深く形成する工程とを有することを特徴と
する半導体装置の製造方法。 〔２〕第１導電型はＰ型、第２導電型はＮ型であり、第
２導電型不純物層（１０）はヒ素を不純物とすることを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127313A JP2578662B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127313A JP2578662B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305443A true JPH02305443A (ja) | 1990-12-19 |
| JP2578662B2 JP2578662B2 (ja) | 1997-02-05 |
Family
ID=14956854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127313A Expired - Fee Related JP2578662B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578662B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996018211A1 (en) * | 1994-12-07 | 1996-06-13 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| EP0768718A2 (en) * | 1995-10-09 | 1997-04-16 | Texas Instruments Incorporated | Short channel field effect transistor |
| WO1997033321A1 (en) * | 1996-03-08 | 1997-09-12 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155565A (ja) * | 1985-12-27 | 1987-07-10 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
| JPS63302566A (ja) * | 1987-06-02 | 1988-12-09 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
-
1989
- 1989-05-19 JP JP1127313A patent/JP2578662B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| AU694308B2 (en) * | 1994-12-07 | 1998-07-16 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
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| EP0768718A3 (en) * | 1995-10-09 | 1998-07-08 | Texas Instruments Incorporated | Short channel field effect transistor |
| WO1997033321A1 (en) * | 1996-03-08 | 1997-09-12 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578662B2 (ja) | 1997-02-05 |
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|---|---|---|---|
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