JPS6025028B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ｍ 発明の利用分野 本発明は、ＭＯＳ型電界効果トランジスタの高性能を目
指し、高速・高集積半導体回路の実現に関するものであ
る。

（２’ 従来技術 半導体装置の微細化にともない、拡散層深さを浅く形成
することが要求されており、そのために拡散係数の小さ
い不純物が用いられる煩向にある。

その際、形成される接合の不純物濃度が急激に変わるた
め接合耐圧が低下する。この現象は結局素子の動作電源
範囲の低下につながるばかりか、素子の安定動作の寿命
をも低下させてしまつ。【３｝ 発明の目的 本発明は、従来技術の欠点を除くためになされたもので
、ＭＯＳ型電界効果トランジスタの高耐圧化、ドレン降
伏後の素子破壊阻止、ならびにしきし、値電圧のチャネ
ル長依存性改善を目的とする。

‘４）発明の総括説明 半導体装置の微細化にともない、ドレィン耐圧はいわゆ
るバィポーラ動作の影響を受けドレィン・基板間の接合
耐圧よりも低下し、あるゲート電圧のときにドレィン耐
圧の最小を示す。

この現象はｎチャネルの場合につぎのように説明される
。すなわちチャンネルを流れるキャリア電子がドレィン
近傍の高電界領域を移動するときに弱いアバランシェ破
壊を引き起こし、そのときに発生する正孔が、直列基板
抵抗を介してソース接合を厭バイアス化する。したがっ
て高耐圧化構造を実現するためには、ドレン近傍での正
孔の発生を抑制する構造が望まれる。正孔の発生を抑制
するためには、ドレン領域の電界を緩和するため、拡散
層の不純物濃度を低くすることが望ましく有効である。
この構造では仮にドレン降伏が起ったとしても、低濃度
不純物の拡散層ゆえに、その抵抗性が大きく、ドレン降
伏の増殖が抑制される。また拡散層は低濃度で不純物ド
ープするため拡散深さを浅く形成できるため、しきし、
値電圧のチャネル長移存性を改善することができ、短チ
ャネル化の実現が容易となり、高速化・高集積化が可能
となる。｛５｝ 実施例 以下、本発明を実施例を参照して詳細に説明する。

なお以下の説明はｎチャネルで説明するが、ｐチャネル
でもよいことはいうまでもない。また本発明の精神を逸
脱することなく種々の変形が有り得ることに注意しなけ
ればならない。第１図および第２図は、本発明の製造方
法の実施例を半導体装置の断面図をもって示したもので
ある。

第１図において、１は半導体基板で比抵抗１００弧でｐ
型（１００）面のシリコン・ウェハである。

基板１上に１０００ｏｏ、６び分の熱酸化で５皿ｍの酸
化膜を形成し、その上に酸化速度の比較的速く導電率の
よい層、例えば厚さ４０仇ｍの高濃度にリンが含まれた
多結晶シリコン３を堆積し、９５００Ｃ、１５分の熱酸
化で厚さ３瓜ｍの酸化膜４を形成し、その上に酸化速度
が上記層３より遅い層、例えば厚さ１０仇ｍのシリコン
窒化膜５を堆積する。しかる後ホトレジストおよびプラ
ズマ・ヱッチング加工技術によって、ゲート電極部のシ
リコン窒化膜５、層間酸化膜４および多結晶シリコン３
を第１図示のように形成す。ここで層間酸化膜４を形成
した理由は、シリコン窒化膜５と多結晶シリコン３のプ
ラズマ・エッチングを別々に行なうためである。すなわ
ちシリコン窒化膜と多結晶シリコンではプラズマ・エッ
チングの速度が異なるため、それぞれ別々に加工しなく
てはならない。しかる後、打ち込みェネルギが１５０Ｋ
ｅＶで、１×１び２弧‐２のヒ素不純物を打ち込み、第
１の不純物層６−１および６−２を形成する。第２図に
おいて、自己整合的にゲート電極を２回用いるために、
多結晶シリコン３の横方向部分を７５０００の湿式熱酸
化によって酸化し、酸化膜７−１および７−２を形成す
る。

このとき多結晶シリコンのゲート電極３が片側で０．７
ムｍ細るようにする。このとき基板上の酸化膜２−１お
よび２−２も多少酸化が進み膜厚が増大しているので、
エッチングによって酸化膜２−１および２−２が厚さ５
仇ｍになるようにする。しかる後、打ち込みエネルギー
１５０ＫｅＶで、６×１び５弧‐２のヒ素不純物を打ち
込み、第二の不純物層８一１および８−２を形成する。
以後の工程は、通常の半導体装置の製造方法にしたがっ
て、ＭＯＳ型電界効果トランジスタを形成する。

なお、本発明の目指す半導体装置の製造方法において、
以上述べてきた工程のうち、以下の方法を取るとも有効
である。

ｍ 第１の不純物層６−１および６−２の形成にし、お
て、ヒ素の代りにリンを用いることも有効である。

このとき低濃度にドープすれば、拡散係数の濃度依存性
により、リンはその後の熱工程を経たとしても浅く形成
することが可能である。■ 多結晶シリコン３の横方向
部分７一１および７−２を太らせる酸化工程において、
酸化時間を短縮するために、高圧酸化法を取る方法が有
効である。

例えば１戊気圧のもとでは、酸化時間を１０分の１に短
縮することが可能である。糊 基板上の酸化膜２−１お
よび２−２が多結晶シリコン３を横方向で太らせる酸化
のときに厚くなることを阻止するために、２−１および
２−２の領域に酸化速度の小さいシリコン窒化膜を形成
しておくことが有効である。このシリコン窒化膜の形成
は、酸化膜２−１および２一２と基板１の界面へ窒素を
打ち込んで実現できる。またあらかじめ、ゲート酸化膜
２を、シリコン酸化膜とシリコン窒化膜の２層膜で形成
しておけば、多結晶シリコンのサイド部分のみを選択的
に太らせることが可能である。‘６’まとめ 以上説明したごとく本発明によれば、ドレン領域と１−
２領域とにおける不純物濃度分布と拡散深さとを、それ
ぞれ格差を持させて形成することが可能となり、チャネ
ル長が３仏ｍのＭＯＳ型電界効果トランジスタで比較し
て、従来構造にくらべ、ドレン耐圧は１１Ｖから１５Ｖ
へと向上と、ドレン降伏後も素子破壊に至らなかった。

またしきし、値電圧のチャンネル長依存性も改善され、
チャネル長の限界が、従来構造の３山ｍに〈らべて、２
〆ｍへと短チャネル化が可能となり、しかもゲート電極
と拡散層の重なり面積も小さくなり重なり容量の低減が
進んだ。その結果、素子の高速化および高集積化が向上
した。

【図面の簡単な説明】

第１図および第２図は、本発明の製造方法の実施例を示
した断面図。 ２……シリコン酸化膜、６−１，６−２……拡散層、３
・・・・・・高濃度にリンを含んだポリシリコン膜、４
……シリコン酸化膜、５……シリコン窒化膜。 多〆図 髪之上幻

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板表面に絶縁膜を形成した後、この絶縁膜
   上に、酸化速度の比較的速く、導電率のよい第１の部材
   からなる第１の層を形成し、さらに、この第１の層上に
   酸化速度が上記第１の部材より遅に第２の部材からなる
   第２の層を形成し、さらに上記第１、第２の層のうち、
   所定のゲート電極部以外の部分をエツチングにより除去
   した後、上記ゲート電極部をマスクとして、上記基板表
   面に、上記基板と反対の導電極性を有する第１の不純物
   を注入後、上記ゲート電極部の、上記エツチングにより
   露出した第１層の分を酸化することにより、上記ゲート
   電極部の横方向寸法のみを増大した後に、上記増大され
   たゲート電極部をマスクとして、上記第１の不純物と同
   一の導電極性を有し、上記第１の不純物濃度より高い濃
   度の第２の不純物を上記半導体基板表面の上記第１の不
   純物よりも深い位置に注入することを特徴とする半導体
   装置の製造方法。 ２ 特許請求の範囲第１項記載の方法において、上記第
   １の層を高濃度にリンを含んだ多結晶シリコンにて形成
   し、上記第２の層をシリコン窒化膜で形成したことを特
   徴とする半導体装置の製造方法。 ３ 特許請求の範囲第１項記載の方法において、上記エ
   ツチング工程の後、上記酸化工程の前に、上記基板と上
   記絶縁膜の間にシリコン窒化膜を形成する工程を設ける
   ことを特徴とする半導体装置の製造方法。 ４ 特許請求の範囲第１項記載の方法において、上記半
   導体基板表面の上記絶縁膜を、少なくともシリコン窒化
   膜を最上部に設けた１層以上の絶縁膜から形成すること
   を特徴とする半導体装置の製造方法。