JPS6276666A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS6276666A JPS6276666A JP60216515A JP21651585A JPS6276666A JP S6276666 A JPS6276666 A JP S6276666A JP 60216515 A JP60216515 A JP 60216515A JP 21651585 A JP21651585 A JP 21651585A JP S6276666 A JPS6276666 A JP S6276666A
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- region
- oxide film
- gate
- channel transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の改良に関する。
近年、半導体集積回路の微細化が進んでいるが、それと
ともに高速性、高信頼性に対する要求も厳しくなってい
る。ところで、従来のＣＭＯ８半導体装置は第３図（ａ
）〜（Ｃ）に示すような方法により製造されている。
ともに高速性、高信頼性に対する要求も厳しくなってい
る。ところで、従来のＣＭＯ８半導体装置は第３図（ａ
）〜（Ｃ）に示すような方法により製造されている。
まず、Ｐ型シリコン基板１表面の一部に選択的にＮ型ウ
ェル領域２を形成する。次に、ウェル順１２以外の基板
１及びウェル領域２の所定領域にそれぞれフィールド反
転防止層３．４を形成する。
ェル領域２を形成する。次に、ウェル順１２以外の基板
１及びウェル領域２の所定領域にそれぞれフィールド反
転防止層３．４を形成する。
つづいて、選択酸化法によりフィールド酸化膜５を形成
した後、ゲート酸化膜６を形成する。つづいて、ＭＯＳ
トランジスタのしきい値電圧（Ｖ ｔｈ）調整、パンチ
スルー耐圧向上などのためにチャネルイオン注入層７．
７−を形成するく第３図＜ａ）図示）。次いで、全面に
多結晶シリコン膜を堆積した後、例えばリンを拡散して
低抵抗化する。つづいて、多結晶シリコン腹をバターニ
ングしてゲート電極８を形成する。つづいて、ウェル領
域２上に図示しないレジストを形成した後、例えばヒ素
をイオン注入することによりＮ１型ソース、ドレイン領
域９．１０を形成し、前記レジストを除去する。つづい
て、ウェル領［２以外の基板１上に図示しないレジスト
を形成した後、例えばボロンをイオン注入することによ
りＰ＋型ソース、ドレイン領域１１．１２を形成し、前
記レジストを除去する（同図（ｂ）図示）。次いで、全
面に脚間絶縁膜１３を堆積した後、その一部を選択的に
エツチングしてコンタクトホールを開孔する。つづいて
、全面に八２を蒸着した後、パターニングして配線１４
を形成し、ＣＭＯ８半導体装置を製造する（同図（Ｃ）
図示）。
した後、ゲート酸化膜６を形成する。つづいて、ＭＯＳ
トランジスタのしきい値電圧（Ｖ ｔｈ）調整、パンチ
スルー耐圧向上などのためにチャネルイオン注入層７．
７−を形成するく第３図＜ａ）図示）。次いで、全面に
多結晶シリコン膜を堆積した後、例えばリンを拡散して
低抵抗化する。つづいて、多結晶シリコン腹をバターニ
ングしてゲート電極８を形成する。つづいて、ウェル領
域２上に図示しないレジストを形成した後、例えばヒ素
をイオン注入することによりＮ１型ソース、ドレイン領
域９．１０を形成し、前記レジストを除去する。つづい
て、ウェル領［２以外の基板１上に図示しないレジスト
を形成した後、例えばボロンをイオン注入することによ
りＰ＋型ソース、ドレイン領域１１．１２を形成し、前
記レジストを除去する（同図（ｂ）図示）。次いで、全
面に脚間絶縁膜１３を堆積した後、その一部を選択的に
エツチングしてコンタクトホールを開孔する。つづいて
、全面に八２を蒸着した後、パターニングして配線１４
を形成し、ＣＭＯ８半導体装置を製造する（同図（Ｃ）
図示）。
上述した従来のＣＭＯ８半導体装置ではＰチャネルトラ
ンジスタ（以下、ＰＭＯ３と記す）、Ｎチャネルトラン
ジスタ（以下、ＮＭＯ３と記す）ともに同−膜厚のゲー
ト酸化膜が用いられており、両者の単位面積当りのゲー
ト容量は同一となっている。
ンジスタ（以下、ＰＭＯ３と記す）、Ｎチャネルトラン
ジスタ（以下、ＮＭＯ３と記す）ともに同−膜厚のゲー
ト酸化膜が用いられており、両者の単位面積当りのゲー
ト容量は同一となっている。
一般的にＣＭＯ８半導体装置では、キャリア移動度を比
較すると正孔は電子よりも移動度が小さく、Ｐチャネル
トランジスタ（以下、ＰＭＯ８と記す）はＮチャネルト
ランジスタ（以下、ＮＭＯ８と記す）よりもトランジス
タ駆動力が劣っていることを考慮する必要がある。とこ
ろで、上記ＣＭＯ８半導体装置を微細化する場合、スケ
ーリング則に従ってゲート酸化膜の膜厚を薄くし、チャ
ネル領域の不純物濃度を増大させるが、トランジスタ駆
動力に関しては新たに以下のような問題を考慮しなけれ
ばならない。まず、ゲート酸化膜厚の減少及びチャネル
領域の不純物濃度の増大により、垂直方向の電界強度が
増加してキャリア移動度を低下させることが問題となる
。また、酸化膜厚が更に減少すると、反転層容量が直列
に入るため、実効的なゲート容量が減少する。これらの
原因のため、ゲート酸化膜厚を減少しても、トランジス
タ駆動力はスケーリング則から単純に予想されるほど増
大するわけではない。このようなスケーリング則からの
ずれは、０Ｍ０３回路を構成するＰＭＯ８とＮＭＯ３と
で異なる。すなわち、Ｎｔｖｌ ｏ ｓではチャネル領
域の不純物分布が表面チャネル型で、キャリア（電子）
の散乱が生じ易く、しかも電子の移動度の垂直方向電界
依存性が大きいため、トランジスタ駆動力の低下が著し
く、スケーリング則からのずれが大きい。これに対して
ＰＭＯ８ではチャネル領域の不純物分布が埋込みチャネ
ル型で、正孔の移動度の垂直方向電界依存性も小さいた
め、スケーリング則からのずれは比較的小さい。
較すると正孔は電子よりも移動度が小さく、Ｐチャネル
トランジスタ（以下、ＰＭＯ８と記す）はＮチャネルト
ランジスタ（以下、ＮＭＯ８と記す）よりもトランジス
タ駆動力が劣っていることを考慮する必要がある。とこ
ろで、上記ＣＭＯ８半導体装置を微細化する場合、スケ
ーリング則に従ってゲート酸化膜の膜厚を薄くし、チャ
ネル領域の不純物濃度を増大させるが、トランジスタ駆
動力に関しては新たに以下のような問題を考慮しなけれ
ばならない。まず、ゲート酸化膜厚の減少及びチャネル
領域の不純物濃度の増大により、垂直方向の電界強度が
増加してキャリア移動度を低下させることが問題となる
。また、酸化膜厚が更に減少すると、反転層容量が直列
に入るため、実効的なゲート容量が減少する。これらの
原因のため、ゲート酸化膜厚を減少しても、トランジス
タ駆動力はスケーリング則から単純に予想されるほど増
大するわけではない。このようなスケーリング則からの
ずれは、０Ｍ０３回路を構成するＰＭＯ８とＮＭＯ３と
で異なる。すなわち、Ｎｔｖｌ ｏ ｓではチャネル領
域の不純物分布が表面チャネル型で、キャリア（電子）
の散乱が生じ易く、しかも電子の移動度の垂直方向電界
依存性が大きいため、トランジスタ駆動力の低下が著し
く、スケーリング則からのずれが大きい。これに対して
ＰＭＯ８ではチャネル領域の不純物分布が埋込みチャネ
ル型で、正孔の移動度の垂直方向電界依存性も小さいた
め、スケーリング則からのずれは比較的小さい。
そして、回路の遅延時間に関しては、ゲート酸化膜厚の
減少がゲート負荷容量を増大させ、ひいては全体の負荷
容量を増大させることが問題となる。このため、トラン
ジスタ駆動力の増大が小さく、全体の負荷容量のうちゲ
ート負荷容量の占める割合が大きいような回路では、ゲ
ート酸化膜厚を減少させると、逆に回路の遅延時間が増
大する場合も想定される。
減少がゲート負荷容量を増大させ、ひいては全体の負荷
容量を増大させることが問題となる。このため、トラン
ジスタ駆動力の増大が小さく、全体の負荷容量のうちゲ
ート負荷容量の占める割合が大きいような回路では、ゲ
ート酸化膜厚を減少させると、逆に回路の遅延時間が増
大する場合も想定される。
一方、微細化が進むに従って、チャネル領域での電界の
増大によりホットキャリアが生成し、信頼性が問題とな
る。この信頼性に関しても、ゲート酸化膜の？Ｊ膜化が
及ぼす影響はＰＭＯ８とＮ ＩＶＩＯ８とで異なる。す
なわち、衝突イオン化効率は電子の方が正孔よりも大き
い。また、チャネル領域の不純物分布が表面チャル型で
あるＮＭＯ３では電流経路がゲート酸化膜に近いため、
ホットキャリアのゲート酸化膜への注入効率が高い。こ
のため、ゲート酸化膜の薄膜化による信頼性の低下はＮ
ＭＯ８ではより激しく、ＰＭＯ８では比較的緩やかであ
る。
増大によりホットキャリアが生成し、信頼性が問題とな
る。この信頼性に関しても、ゲート酸化膜の？Ｊ膜化が
及ぼす影響はＰＭＯ８とＮ ＩＶＩＯ８とで異なる。す
なわち、衝突イオン化効率は電子の方が正孔よりも大き
い。また、チャネル領域の不純物分布が表面チャル型で
あるＮＭＯ３では電流経路がゲート酸化膜に近いため、
ホットキャリアのゲート酸化膜への注入効率が高い。こ
のため、ゲート酸化膜の薄膜化による信頼性の低下はＮ
ＭＯ８ではより激しく、ＰＭＯ８では比較的緩やかであ
る。
以上のように、ＣＭＯ８半導体装置の微細化にあたって
は、特にゲート酸化膜の薄膜化が高速化、高信頼性化に
及ぼす影響がＰＭＯ８とＮＭＯ８とで異なることを考慮
する必要がある。ところが、従来のＣＭＯ８半導体装置
テ１．ｔ Ｐ Ｍ ＯＳ ＳＮ Ｍ Ｏともに同−膜厚
のゲート酸化膜を用い、単位面積当りのゲート容量が同
一であるので、高速化、高信頼性化を達成することが困
難であった。
は、特にゲート酸化膜の薄膜化が高速化、高信頼性化に
及ぼす影響がＰＭＯ８とＮＭＯ８とで異なることを考慮
する必要がある。ところが、従来のＣＭＯ８半導体装置
テ１．ｔ Ｐ Ｍ ＯＳ ＳＮ Ｍ Ｏともに同−膜厚
のゲート酸化膜を用い、単位面積当りのゲート容量が同
一であるので、高速化、高信頼性化を達成することが困
難であった。
本発明は上記事情を考慮してなされたものであり、素子
の微細化に対応して、高速かつ高信頼性の相補型半導体
装置を提供しようとするものである。
の微細化に対応して、高速かつ高信頼性の相補型半導体
装置を提供しようとするものである。
本発明の相補型半導体装置は、単位面積当りのゲート容
量がＰチャネルトランジスタの方がＮチャネルトランジ
スタよりも大きくなるようにしたことを特徴とするもの
である。
量がＰチャネルトランジスタの方がＮチャネルトランジ
スタよりも大きくなるようにしたことを特徴とするもの
である。
このような相補型半導体装置は、例えばゲート絶縁膜の
膜厚をＰチャネルトランジスタの方をＮチャネルトラン
ジスタよりも薄くするか、又はゲート絶縁膜の比誘電率
をＰチャネルトランジスタの方をＮチャネルトランジス
タよりも大きくすることにより達成できる。
膜厚をＰチャネルトランジスタの方をＮチャネルトラン
ジスタよりも薄くするか、又はゲート絶縁膜の比誘電率
をＰチャネルトランジスタの方をＮチャネルトランジス
タよりも大きくすることにより達成できる。
このような相補型半導体装置によれば、素子を微細化し
てもＰ Ｍ ＯＳ及びＮＭＯ８の実効的なゲート容」（
あるいは垂直方向電界）をそれぞれに最適な値に設定す
ることができ、高速化、高信頼性化を図ることができる
。
てもＰ Ｍ ＯＳ及びＮＭＯ８の実効的なゲート容」（
あるいは垂直方向電界）をそれぞれに最適な値に設定す
ることができ、高速化、高信頼性化を図ることができる
。
以下、本発明の実施例を図面を参照し、製造方法を併記
して説明する。
して説明する。
実施例１
まず、Ｐ型シリコン基板２）表面の一部に選択的にＮ型
つェル領［２２を形成する。次に、ウェル領域２２以外
の基板２）及びウェル領域２２の所定領域にそれぞれフ
ィールド反転防止層２３．２４を形成する。つづいて、
選択酸化法によりフィールド酸化Ｍ２５を形成した後、
ゲート酸化膜２６を形成する。つづいて、ＭＯＳトラン
ジスタのしきい値電圧（Ｖ ｔｈ）調整、パンチスルー
耐圧向上などのためにチャネルイオン注入層２７．２７
′を形成する（第１図（ａ）図示）。次いで、ウェル領
域２２以外の基板２）上にホトレジストパターン２８を
形成した後、ウェル領域２２上のゲート酸化膜２６をエ
ツチング除去する（同図（ｂ）図示）。次いで、前記ホ
トレジストパターン２８を除去した後、再度熱酸化を行
ない、ウェル領域２２以外の基板２）の素子ｖＡｉｔＣ
表面にゲート酸化膜２９を、ウェルｆＩＩ［２２の素子
領域表面にゲート酸化１１１３０をそれぞれ形成する。
つェル領［２２を形成する。次に、ウェル領域２２以外
の基板２）及びウェル領域２２の所定領域にそれぞれフ
ィールド反転防止層２３．２４を形成する。つづいて、
選択酸化法によりフィールド酸化Ｍ２５を形成した後、
ゲート酸化膜２６を形成する。つづいて、ＭＯＳトラン
ジスタのしきい値電圧（Ｖ ｔｈ）調整、パンチスルー
耐圧向上などのためにチャネルイオン注入層２７．２７
′を形成する（第１図（ａ）図示）。次いで、ウェル領
域２２以外の基板２）上にホトレジストパターン２８を
形成した後、ウェル領域２２上のゲート酸化膜２６をエ
ツチング除去する（同図（ｂ）図示）。次いで、前記ホ
トレジストパターン２８を除去した後、再度熱酸化を行
ない、ウェル領域２２以外の基板２）の素子ｖＡｉｔＣ
表面にゲート酸化膜２９を、ウェルｆＩＩ［２２の素子
領域表面にゲート酸化１１１３０をそれぞれ形成する。
この結果、ゲート酸化ｇ１２９の膜厚はゲート酸化１Ｉ
３０の膜厚よりも厚くなる。つづいて、全面に多結晶シ
リコン膜を堆積した後、例えばリンを拡散して低抵抗化
する。つづいて、多結晶シリコン膜をパターニングして
ゲート電極３１．３１を形成する。
３０の膜厚よりも厚くなる。つづいて、全面に多結晶シ
リコン膜を堆積した後、例えばリンを拡散して低抵抗化
する。つづいて、多結晶シリコン膜をパターニングして
ゲート電極３１．３１を形成する。
つづいて、ウェル領域２２上に図示しないレジス１〜を
形成した後、例えばヒ素をイオン注入することによりＮ
＋型ソース、ドレイン領域３２．３３を形成し、前記レ
ジストを除去する。つづいて、ウェル領域２２以外の基
板２）上に図示しないレジストを形成した後、例えばボ
ロンをイオン注入することによりＰ＋型ソース、ドレイ
ン領域３４．３５を形成し、前記レジメ１〜を除去する
（同図（Ｃ）図示）。次いで、全面に層間絶縁膜３６を
堆積した後、その一部を選択的にエツチングしてコンタ
クトホールを開孔する。つづいて、全面に八２を蒸着し
た後、パターニングして配線３７を形成し、０ＭＯ８を
製造する（同図（ｄ）図示）。
形成した後、例えばヒ素をイオン注入することによりＮ
＋型ソース、ドレイン領域３２．３３を形成し、前記レ
ジストを除去する。つづいて、ウェル領域２２以外の基
板２）上に図示しないレジストを形成した後、例えばボ
ロンをイオン注入することによりＰ＋型ソース、ドレイ
ン領域３４．３５を形成し、前記レジメ１〜を除去する
（同図（Ｃ）図示）。次いで、全面に層間絶縁膜３６を
堆積した後、その一部を選択的にエツチングしてコンタ
クトホールを開孔する。つづいて、全面に八２を蒸着し
た後、パターニングして配線３７を形成し、０ＭＯ８を
製造する（同図（ｄ）図示）。
上記ＣＭＯ８では、ＰＭＯ３のゲート酸化膜３０の膜厚
がＮＭＯ３のゲート酸化膜２つの膜厚よりも薄く、ゲー
ト容量はＰＭＯ８の方がＮＭＯ３よりも大きくなってい
る。
がＮＭＯ３のゲート酸化膜２つの膜厚よりも薄く、ゲー
ト容量はＰＭＯ８の方がＮＭＯ３よりも大きくなってい
る。
実施例２
上記実施例１と同様にまず、Ｐ型シリコン基板４１表面
の一部に選択的にＮ型つェル領１ａ！４２を形成した後
、フィールド反転防止層４３．４４、フィールド酸化膜
４５を順次形成する。つづいて、全面にＰチャネルトラ
ンジスタのゲート絶縁膜となるシリコン窒化膜４６を堆
積する。つづいて、チャネルイオン注入層４７．４７′
を形成する（第２図（ａ＞図示）。次いで、ウェル順１
ａ４２上にホトレジストパターン４８を形成した後、ウ
ェル領域４２以外の基板４１上のシリコン窒化膜４６を
エツチング除去する（同図（ｂ）図示）。
の一部に選択的にＮ型つェル領１ａ！４２を形成した後
、フィールド反転防止層４３．４４、フィールド酸化膜
４５を順次形成する。つづいて、全面にＰチャネルトラ
ンジスタのゲート絶縁膜となるシリコン窒化膜４６を堆
積する。つづいて、チャネルイオン注入層４７．４７′
を形成する（第２図（ａ＞図示）。次いで、ウェル順１
ａ４２上にホトレジストパターン４８を形成した後、ウ
ェル領域４２以外の基板４１上のシリコン窒化膜４６を
エツチング除去する（同図（ｂ）図示）。
次いで、前記ホトレジス１へパターン４８を除去した後
、熱酸化を行ない、ウェル領域４２以外の基板４１の素
子領域表面にゲート酸化ｇ！４つを形成する。つづいて
、全面に多結晶シリコン膜を堆積した後、例えばリンを
拡散して低抵抗化する。つづいて、多結晶シリコン膜を
バターニングしてゲート電極５０．５０を形成する。つ
づいて、ウェル領域４２上に図示しないレジストを形成
した後、例えばヒ素をイオン注入することによりＮ＋型
ソース、ドレイン領域５１．５２を形成し、前記レジス
トを除去する。つづいて、ウェル領域４２以外の基板４
１上に図示しないレジストを形成した後、例えばボロン
をイオン注入することによりＰ＋型ソース、ドレイン＠
域５３．５４を形成し、前記レジストを除去する（同図
（Ｃ）図示）。次いで、全面に層間絶縁膜５５を堆積し
た後、その一部を選択的にエツチングしてコンタクトホ
ールを開孔する。つづいて、全面にＡ２を蒸着した後、
パターニングして配線５６を形成し、０ＭＯ８を製造す
る（同図（ｄ）図示）。
、熱酸化を行ない、ウェル領域４２以外の基板４１の素
子領域表面にゲート酸化ｇ！４つを形成する。つづいて
、全面に多結晶シリコン膜を堆積した後、例えばリンを
拡散して低抵抗化する。つづいて、多結晶シリコン膜を
バターニングしてゲート電極５０．５０を形成する。つ
づいて、ウェル領域４２上に図示しないレジストを形成
した後、例えばヒ素をイオン注入することによりＮ＋型
ソース、ドレイン領域５１．５２を形成し、前記レジス
トを除去する。つづいて、ウェル領域４２以外の基板４
１上に図示しないレジストを形成した後、例えばボロン
をイオン注入することによりＰ＋型ソース、ドレイン＠
域５３．５４を形成し、前記レジストを除去する（同図
（Ｃ）図示）。次いで、全面に層間絶縁膜５５を堆積し
た後、その一部を選択的にエツチングしてコンタクトホ
ールを開孔する。つづいて、全面にＡ２を蒸着した後、
パターニングして配線５６を形成し、０ＭＯ８を製造す
る（同図（ｄ）図示）。
上記ＣＭＯ８では、ＰＭＯ８のゲート絶縁膜であるシリ
コン窒化Ｉｌ！４６の方がＮＭＯ８のゲート酸化［！１
４９よりも比誘電率が大きいため、ゲート容量はＰＭＯ
８の方がＮＭＯ８よりも大きくなっている。
コン窒化Ｉｌ！４６の方がＮＭＯ８のゲート酸化［！１
４９よりも比誘電率が大きいため、ゲート容量はＰＭＯ
８の方がＮＭＯ８よりも大きくなっている。
なお、例えばＰＭＯ８のゲート絶縁膜として酸化膜、Ｎ
ＭＯ３のゲート絶縁膜として酸化膜と窒化膜との積層膜
を用いることにより、上記実流例１及び２と同様にＰＭ
Ｏ８のゲート容量をＮＭＯ８のゲート容量よりも大きく
することができる。
ＭＯ３のゲート絶縁膜として酸化膜と窒化膜との積層膜
を用いることにより、上記実流例１及び２と同様にＰＭ
Ｏ８のゲート容量をＮＭＯ８のゲート容量よりも大きく
することができる。
上述したように素子を微細化してゲート容量が大きくな
った場合、トランジスタ駆動力の増大はスケーリング則
から期待されるものとはならないが、その増大の割合は
ＰＭＯ８の方がＮＭＯ３よりも大きい。一方、素子を微
細化してゲート容量が大きくなった場合、信頼性の低下
はＮＭＯ８の方がＰＭＯ３よりも激しい。
った場合、トランジスタ駆動力の増大はスケーリング則
から期待されるものとはならないが、その増大の割合は
ＰＭＯ８の方がＮＭＯ３よりも大きい。一方、素子を微
細化してゲート容量が大きくなった場合、信頼性の低下
はＮＭＯ８の方がＰＭＯ３よりも激しい。
したがって、上記実施例１及び２の０ＭＯ８のようにＰ
ＭＯ３のゲート容１（あるいは垂直方向電界）のみを大
きくするようにすれば、ＰＭＯ３では信頼性の低下を招
くことなく、トランジスタ駆動力を増大させ、高速化を
達成することができる。また、微細化に際して、ＰＭＯ
８，ＮＭＯ８のゲート容量を各々設定することにより、
両者のトランジスタ駆動力の増大率を同一に設定するこ
とが可能となるため、回路を一律に縮小しても動作マー
ジンを大きくすることができる。
ＭＯ３のゲート容１（あるいは垂直方向電界）のみを大
きくするようにすれば、ＰＭＯ３では信頼性の低下を招
くことなく、トランジスタ駆動力を増大させ、高速化を
達成することができる。また、微細化に際して、ＰＭＯ
８，ＮＭＯ８のゲート容量を各々設定することにより、
両者のトランジスタ駆動力の増大率を同一に設定するこ
とが可能となるため、回路を一律に縮小しても動作マー
ジンを大きくすることができる。
以上詳述した如く本発明の相補型半導体装置によれば、
素子の微細化に対応して、高速化、高信頼性化を達成す
るとともに、動作マージンを増大できるなど顕著な効果
を奏するものである。
素子の微細化に対応して、高速化、高信頼性化を達成す
るとともに、動作マージンを増大できるなど顕著な効果
を奏するものである。
第１図（ａ）〜（ｄ）は本発明の実施例１におけるＣＭ
Ｏ８半導体装置を得るための製造工程を示す断面図、第
２図（ａ）〜（ｄ）は本発明の実施例２におけるＣＭＯ
８半導体装置を得るための製造工程を示す断面図、第３
図（ａ）〜（Ｃ）は従来のＣＭＯ８半導体装置を得るた
めの製造工程を示す断面図である。 ２）・・・Ｐ型シリコン基板、２２・・・Ｎ型ウェル領
域、２３．２４・・・フィールド反転防止層、２５・・
・フィールド酸化膜、２６．２９．３０・・・ゲート酸
化膜、２７．２７′・・・チャネルイオン注入層、２８
・・・ホトレジストパターン、３１・・・ゲート電極、
３２．３３・・・Ｎ＋型ソース、ドレイン領域、３４．
３５・・・Ｐ＋型ソース、ドレイン領域、３６・・・層
間絶縁膜、３７・・・配線、４１・・・Ｐ型シリコン基
板、４２・・・Ｎ型ウェル領域、４３．４４・・・フィ
ールド反転防止層、４５・・・フィールド酸化膜、４６
・・・シリコン窒化膜、４７．４７′・・・チャネルイ
オン注入層、４８・・・ホトレジストパターン、４つ・
・・ゲート酸化膜、５０・・・ゲート電極、５１．５２
・・・Ｎ＋型ソース、ドレイン領域、５３．５４・・・
Ｐ１型ソース、ドレイン領域、５５・・・層間絶縁膜、
５６・・・配線。
Ｏ８半導体装置を得るための製造工程を示す断面図、第
２図（ａ）〜（ｄ）は本発明の実施例２におけるＣＭＯ
８半導体装置を得るための製造工程を示す断面図、第３
図（ａ）〜（Ｃ）は従来のＣＭＯ８半導体装置を得るた
めの製造工程を示す断面図である。 ２）・・・Ｐ型シリコン基板、２２・・・Ｎ型ウェル領
域、２３．２４・・・フィールド反転防止層、２５・・
・フィールド酸化膜、２６．２９．３０・・・ゲート酸
化膜、２７．２７′・・・チャネルイオン注入層、２８
・・・ホトレジストパターン、３１・・・ゲート電極、
３２．３３・・・Ｎ＋型ソース、ドレイン領域、３４．
３５・・・Ｐ＋型ソース、ドレイン領域、３６・・・層
間絶縁膜、３７・・・配線、４１・・・Ｐ型シリコン基
板、４２・・・Ｎ型ウェル領域、４３．４４・・・フィ
ールド反転防止層、４５・・・フィールド酸化膜、４６
・・・シリコン窒化膜、４７．４７′・・・チャネルイ
オン注入層、４８・・・ホトレジストパターン、４つ・
・・ゲート酸化膜、５０・・・ゲート電極、５１．５２
・・・Ｎ＋型ソース、ドレイン領域、５３．５４・・・
Ｐ１型ソース、ドレイン領域、５５・・・層間絶縁膜、
５６・・・配線。
Claims (3)
- （１）第１導電型の半導体基板表面に形成されたＰ型及
びＮ型の素子領域上にそれぞれゲート絶縁膜及びゲート
電極を形成し、ゲート電極の両側方の素子領域表面にそ
れぞれソース、ドレイン領域を形成したＮチャネルトラ
ンジスタ及びＰチャネルトランジスタを有する相補型半
導体装置において、単位面積当りのゲート容量がＰチャ
ネルトランジスタの方がＮチャネルトランジスタよりも
大きくなるようにしたことを特徴とする相補型半導体装
置。 - （２）ゲート絶縁膜の膜厚がＰチャネルトランジスタの
方がＮチャネルトランジスタよりも薄いことを特徴とす
る特許請求の範囲第１項記載の相補型半導体装置。 - （３）ゲート絶縁膜の比誘電率がＰチャネルトランジス
タの方がＮチャネルトランジスタよりも大きいことを特
徴とする特許請求の範囲第１項記載の相補型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216515A JPS6276666A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216515A JPS6276666A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276666A true JPS6276666A (ja) | 1987-04-08 |
| JPH0321102B2 JPH0321102B2 (ja) | 1991-03-20 |
Family
ID=16689642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216515A Granted JPS6276666A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4961447U (ja) * | 1972-09-07 | 1974-05-30 | ||
| JPS59182555A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 相補型電界効果半導体装置 |
-
1985
- 1985-09-30 JP JP60216515A patent/JPS6276666A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4961447U (ja) * | 1972-09-07 | 1974-05-30 | ||
| JPS59182555A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 相補型電界効果半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| JP4767946B2 (ja) * | 2004-06-30 | 2011-09-07 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321102B2 (ja) | 1991-03-20 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |