JP3022374B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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    • H01L21/32155—Doping polycristalline - or amorphous silicon layers

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳトランジスタの形成方法に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ ＬＳＩの高集積化および高性
能化を進めるために、その基本素子であるＭＯＳ ＦＥ
Ｔは微細化の一途をたどっており、現在ではゲート電極
長が０．２５μｍのＭＯＳ ＦＥＴが開発されるに至っ
ている。このＭＯＳ ＦＥＴの微細化に伴ないＣＭＯＳ
ＬＳＩのゲート電極構造は従来のものから発展を遂げ
ようとしている。
【０００３】従来のＣＭＯＳ ＬＳＩにおけるＭＯＳ
ＦＥＴのゲート電極には、製造プロセスの簡便性よりｎ
ＭＯＳ、ｐＭＯＳに関わらずｎ型半導体が適用されてい
た。たとえば多結晶シリコンをゲート絶縁膜の形成直後
に成膜し、リン拡散を行うなどしてｎ型半導体のゲート
電極が形成されていた。このプロセスによるとｐＭＯＳ
ＦＥＴはゲート電極をｎ型半導体とする埋め込みチャ
ネル型のｐＭＯＳ ＦＥＴになるが、これには短チャネ
ル効果が顕著に現れるため、製造ばらつきによるゲート
長寸法の変動に対してしきい値電圧が著しく変動すると
いう問題が存在した。このしきい値電圧の変動は集積回
路の設計に制約を与えたり、回路動作を不安定にするこ
とから製品の良品率を低下させる要因になる。
【０００４】そこで従来の製造プロセスにおいてはｐＭ
ＯＳ ＦＥＴのしきい値電圧を比較的高く設定すること
でこの問題に対処してきた。しかしながら、現在開発が
進められているゲート長が０．２５μｍ以下のゲート電
極を有するＣＭＯＳ ＬＳＩでは、従来５Ｖもしくは
３．３Ｖであった電源電圧が２．５Ｖ以下に設定される
ため、必然的にしきい値電圧も従来より低く設定する必
要がある。
【０００５】また今後ＭＯＳ ＦＥＴの微細化を進めて
ゲート長寸法を小さくする場合には、さらに電源電圧を
下げる必要があることが予想され、短チャネル効果が現
れにくい、ゲート電極をｐ型半導体とする表面チャネル
型ｐＭＯＳ ＦＥＴが実用化されることが望まれる。す
なわち、今後はｎＭＯＳ ＦＥＴのゲート電極をｎ型、
ｐＭＯＳ ＦＥＴのゲート電極をｐ型半導体とするｐ−
ｎゲート構造を有するＣＭＯＳ ＬＳＩが主流になるも
のと考えられる。
【０００６】しかしながら、このｐ−ｎゲート構造を有
するＣＭＯＳ ＬＳＩを開発するためには以下に示す、
ゲート電極に不純物を注入する際に生じる問題が解決さ
れなければならない。
【０００７】ｐ−ｎゲート構造を有するＣＭＯＳ ＬＳ
Ｉではそれぞれのゲート電極は互いに逆導電体となるた
めリン拡散などの手法により不純物を導入することがで
きず、ＭＯＳ ＦＥＴのソースおよびドレイン電極を形
成する際のイオン注入により不純物イオンをゲート電極
に注入し、ゲート電極を電気的に活性化することになる
が、その際ゲート電極に注入された不純物イオンが、チ
ャネリングすることによりゲート絶縁膜やさらにはＭＯ
Ｓ ＦＥＴのチャネル領域まで到達することがある。
【０００８】本発明者が行った検討によると、特に非晶
質シリコンを成膜・結晶化し、これをパターニングする
ことによって得られたゲート電極を用いたときにチャネ
リングが顕著に発現しており、ゲート長が０．５μｍ以
下のｎＭＯＳ ＦＥＴのサブスレッショルド特性に異常
なキンクが発生することが確認された。
【０００９】この原因は非晶質シリコンを成膜した後に
結晶化を行う熱処理工程で膜厚分の高さを有する柱状の
シリコン結晶粒が形成され、後のヒ素がゲート電極に注
入される工程でチャネリングを起こしやすい面方位の結
晶粒を突き抜け、チャネル領域の一部にヒ素が注入され
るためであることが明らかになった。
【００１０】サブスレッショルド特性に異常なキンクが
現われるか否かは結晶粒の大きさと深い関係があること
も認められ、注入イオンのチャネリングを起こす結晶粒
がゲート電極に対してバンブー構造になるときに異常な
キンクが観測されるものとされた。
【００１１】このような現象はＭＯＳ ＦＥＴのしきい
値電圧の制御を困難にし、またその他にゲート絶縁膜の
信頼性を低下させる要因となるので、チャネリングが起
きることを防止しなければならない。このイオン注入時
のチャネリングにより不純物がチャネル領域まで拡散す
ることを防ぐ従来例として、ｐ−ｎゲート構造の形成を
目的とした例ではないが、注入対象物の上層を非晶質化
する方法が考案されている（特開昭６１−１９１０７０
号公報）。
【００１２】従来技術として特開昭６１−１９１０７０
号公報に記載された工程断面図を図１８に示す。
【００１３】この方法ではゲート電極を構成する物質と
なるシリコンを基板上に多結晶シリコン膜として成膜し
てリンの拡散を行った後、その表面にシリコンイオンを
注入することにより多結晶シリコン膜上層を非晶質化す
る。引き続きゲート電極のパターニングを行い、Ｎ- 領
域を形成するためのイオン注入を行う。引き続き酸化シ
リコン膜の成膜およびエッチバックを行うことでサイド
ウォールを形成し、ゲート電極へ不純物の導入およびソ
ース、ドレイン電極を形成するためのイオン注入を行
う。
【００１４】
【発明が解決しようとする課題】上述の従来例のよう
に、非晶質層が存在するシリコン膜をパターニングする
ことによりゲート電極の上層に非晶質層を設け、この非
晶質層によりイオン注入時のチャネリングの抑制を行う
場合、サイドウォールの形成に用いる絶縁膜は非晶質シ
リコン層が結晶化する温度より低温で成膜可能なものに
限定される。
【００１５】このため、サイドウォールの形成に適用可
能な絶縁膜はＯ3 ／ＴＥＯＳによる膜質の悪い酸化シリ
コン膜か、もしくはＯ2 ／ＳｉＨ4 によるステップカバ
レージの悪い酸化シリコン膜に限られる。Ｏ3 ／ＴＥＯ
Ｓによる膜中に水分が存在する酸化シリコン膜を用いた
場合、ホットキャリア寿命が劣化する原因となる。また
Ｏ2 ／ＳｉＨ4 によるステップカバレージが悪い酸化シ
リコン膜を用いた場合、サイドウォール幅がゲート電極
の間隔やレイアウトに依存し、ＭＯＳ ＦＥＴの実効チ
ャネル長が不均一になり、デバイス特性の不安定性の要
因になる。
【００１６】［発明の目的］ （１）チャネリングの抑制によるしきい値電圧の制御性
の改善およびゲート絶縁膜の信頼性の向上 本発明の第１の目的は、イオン注入によりＭＯＳ ＦＥ
Ｔのゲート電極に不純物を導入する際、ゲート電極上層
を非晶質化することによって注入イオンがチャネリング
によりゲート電極を突き抜けてゲート絶縁膜やチャネル
領域に到達することを防止し、ＭＯＳ ＦＥＴの特性や
信頼性の劣化を防ぐことにある。
【００１７】本発明に従えば、拡散層領域に結晶欠陥を
発生させることなく、サイドウォールを形成したゲート
電極の上層を非晶質化することが可能であり、接合リー
ク電流の増大を防止することができる。
【００１８】また本発明では、先に述べた従来例では適
用することができない膜質がよく、且つステップカバレ
ージのよい絶縁膜をサイドウォールの形成に適用するこ
とができる。
【００１９】従ってサイドウォール幅がゲート電極の間
隔やレイアウトに依存することがなく、パターン依存性
が生じない。このためＭＯＳ ＦＥＴの実効チャネル長
は均一になり、しきい値電圧やオン電流、オフ電流等の
トランジスタ特性にパターン依存性が現われることはな
い。
【００２０】（２）ゲート電極の空乏化防止および浅い
接合の形成 本発明の第２の目的は、ゲート電極の空乏化の防止と浅
い接合の形成を両立することにある。
【００２１】先に述べたように、今後はｐ−ｎゲート構
造のＣＭＯＳ ＬＳＩが主流になる。しかしこれを実現
するためにはゲート電極の空乏化を防止し、且つソース
およびドレイン電極の接合深さを浅くしなければならな
い。表面チャネル型ＭＯＳＦＥＴではゲート電極への不
純物の導入をソースおよびドレイン電極形成時の際のイ
オン注入により行う。このため浅い接合を形成するため
に低加速エネルギーでイオン注入を行うとゲート電極と
ゲート絶縁膜界面の不純物濃度が不十分になり、これが
空乏化することによって所望のドレイン電流が得られな
くなる。逆に空乏化を防止するために注入エネルギーを
上げると、接合が深くなり短チャネル効果が著しくな
る。本発明はこのようなトレードオフの関係を打開する
解決策であり、空乏化を防止し且つ浅い接合を形成する
製造方法を提供する。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、多結晶シリコン
より構成されるゲート電極の周囲にサイドウォールを形
成する工程と、その後、イオン注入用マスクを用いて前
記ゲート電極に第１のイオン注入を行い該ゲート電極上
部のみに非晶質層を設ける工程と、その後、イオン注入
用マスクを用いて前記ゲート電極に第２のイオン注入に
より不純物を導入する工程とを有することを特徴とす
る。
【００２３】［作用］ゲート電極に不純物を導入するた
めにイオン注入法を適用した場合、先に述べたようにチ
ャネリングにより注入イオンがゲート酸化膜およびＭＯ
Ｓ ＦＥＴのチャネル領域に到達することがある。この
現象はゲート酸化膜の信頼性を低下させたり、ＭＯＳ
ＦＥＴのしきい値電圧の制御を困難とさせるので、イオ
ン注入時にチャネリングが超さないように対策を講じな
ければならない。
【００２４】注入イオンがチャネリングする現象は、ゲ
ート電極の上層に注入イオンの射影飛程（Ｒｐ）より十
分厚い膜厚を有する非晶質層がゲート電極上層に存在す
ることで防止することができる。しかし上述の従来例で
示した非晶質シリコン膜をパターニングしてゲート電極
を形成する方法は、非晶質層が結晶化する温度より低温
でサイドウォールを構成する絶縁膜を成膜しなければな
らないという制約を加える。本発明の特徴はサイドウォ
ールの形成を行った後にゲート電極を非晶質化すること
であり、絶縁膜の成膜温度に制限を加えない。
【００２５】また従来のＭＯＳ ＦＥＴの製造方法で
は、ソースおよびドレイン電極の接合を浅くするために
低エネルギーでイオン注入を行う手法が用いられてい
る。ｐ−ｎゲート構造を有するＣＭＯＳ ＬＳＩを製造
する場合、このイオン注入によりゲート電極への不純物
導入が行われるが、先に述べた理由によりゲート電極の
空乏化と浅い接合の形成を両立することが困難である。
【００２６】本発明に従えば、チャネリングによりゲー
ト電極に注入された不純物がゲート絶縁膜やＭＯＳ Ｆ
ＥＴのチャネル領域に到達することを防止する目的と、
浅い接合を形成しながらゲート電極の空乏化によるドレ
イン電流の低下を防止することの２つの目的が達成され
る。
【００２７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【００２８】本発明の第１の実施例を、図１〜図１２に
示す各工程における断面図を参照して説明する。以下に
本発明によるＣＭＯＳ半導体装置の製造方法を述べる。
【００２９】まず、図１に示すように、半導体基板１上
にＬＯＣＯＳ法によってフィールド酸化膜２を形成し、
引き続きリソグラフィー技術およびイオン注入を行いＮ
ウェル３およびＰウェル４を形成する。
【００３０】続いて図２に示すように、たとえば、６ｎ
ｍのゲート酸化膜５を形成して２００ｎｍの膜厚の多結
晶シリコン膜６を全面に成膜し、これを図３に示すよう
にリソグラフィーおよびエッチング技術を用いてゲート
電極７を形成する。
【００３１】続いて図４に示すように第１の窒化シリコ
ン膜の成膜およびエッチバックを行い、窒化シリコン膜
８より構成されるサイドウォールを形成する。
【００３２】続いて図５に示すように、１０ｎｍの膜厚
の第２の窒化シリコン膜９を成膜し、引き続き４００ｎ
ｍの膜厚の酸化シリコン膜１０をその上に積層する。
【００３３】続いて図６に示すように、ＣＭＰによって
酸化シリコン膜１０を研磨し、ゲート電極上の窒化シリ
コン膜９を露出させる。
【００３４】続いて図７に示すように、シリコンイオン
の注入をエネルギー４０ＫｅＶ、ドーズ量１．０Ｅ１５
／ｃｍ2 の条件で行う。これによりゲート電極の上層に
厚さ９０ｎｍの非晶質シリコン層１１が形成される。酸
化シリコン膜１０が拡散層領域上に存在するため、シリ
コンイオンは拡散層領域に注入されない。
【００３５】次に図８に示すように、レジスト１２を用
いるとともにリソグラフィー技術により選択的にｎＭＯ
Ｓ ＦＥＴのゲート電極にＡｓ+ を３０ＫｅＶ、２Ｅ１
５／ｃｍ2 の条件で注入する。ゲート電極の上層に非晶
質シリコン層１１が存在するためチャネリングは起こら
ず、注入イオンはゲート酸化膜５およびチャネル領域に
到達しない。
【００３６】続いて図９に示すように、酸化シリコン膜
１０をドライエッチングまたはウェットエッチングによ
り除去し、シリコン基板１上の窒化シリコン膜９を露出
させる。続いてソースおよびドレイン電極を形成するた
めに、Ａｓ+ をエネルギー１５ＫｅＶ、ドーズ量２．０
Ｅ１５／ｃｍ2 の条件で注入する。ゲート電極上部に非
晶質シリコン層１１が存在するためにチャネリングは起
こらず、注入イオンはゲート酸化膜５およびチャネル領
域に到達しない。このためこのｎＭＯＳ ＦＥＴのしき
い値電圧のばらつきやゲート酸化膜の劣化は生じない。
【００３７】次に図１０に示すように、ｐＭＯＳ ＦＥ
Ｔ領域のゲート電極に、レジスト１３を用いるとともに
選択的にＢＦ2 +をエネルギー４０ＫｅＶ、ドーズ量２Ｅ
１５／ｃｍ2 の条件で注入し、ゲート電極に不純物を導
入する。
【００３８】次に図１１に示すように窒化シリコン膜９
上の酸化シリコン膜１０をエッチング除去して、ソース
およびドレイン電極を形成するためのＢＦ2 +イオンの注
入をエネルギー２０ＫｅＶ、ドーズ量２Ｅ１５／ｃｍ2
の条件で行う。
【００３９】引き続きレジスト１３の剥離および熱処理
を行い、非晶質シリコン層の結晶化と同時にゲート電
極、ソースおよびドレイン領域に注入されたイオンの活
性化を行ない、図１２に示すｎＭＯＳおよびｐＭＯＳを
作成する。
【００４０】引き続き窒化シリコン膜９の除去、層間絶
縁膜の成膜、コンタクトおよび配線層の形成等を行うこ
とにより所望の半導体装置を得る。
【００４１】次に本発明の第２の実施例を図１３〜図１
７の各工程における断面図を用いて説明する。
【００４２】まず図１３に示すように、素子形成領域に
膜厚２００ｎｍの多結晶シリコン１９によるゲート電極
を形成する。続いて図１４に示すように、膜厚１５０ｎ
ｍの窒化シリコン膜２０を堆積する。
【００４３】続いて図１５に示すように、ドライエッチ
ングにより窒化シリコン膜２０を異方性エッチングする
が、この工程ではフィールド酸化膜２と拡散層領域上に
膜厚１０ｎｍの窒化シリコン膜を残存させる。続いて膜
厚４００ｎｍの酸化シリコン膜を成膜した後、引き続き
これをＣＭＰによって研磨し、図１６に示すようにゲー
ト電極上の窒化シリコン膜２０を露出させ、ゲート電極
以外の領域に酸化シリコン膜２１を設ける。
【００４４】引き続きシリコンイオンの注入を行いゲー
ト電極上層を非晶質化し、第１の実施例で述べた工程に
よりｎＭＯＳおよびｐＭＯＳ ＦＥＴを作成し、図１７
に示す半導体装置を得る。
【００４５】この第２の実施例を用いると、第２の窒化
シリコン膜をフィールド酸化膜および拡散層領域に成膜
する工程を省略することが可能であり工程数を減らすこ
とができ、第１の実施例より望ましい。
【００４６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００４７】ゲート電極やソースおよびドレイン領域に
不純物を注入する際のチャネリングの影響によりしきい
値電圧の制御が困難となることはない。
【００４８】また、本発明ではゲート電極のパターニン
グおよびサイドウォールの形成後にゲート電極上層のみ
をイオン注入により非晶質化する。このためサイドウォ
ールに用いる絶縁膜を基板温度を上げて成膜できるた
め、パターン依存性のなく均一な形状のサイドウォール
を形成することが可能である。このためＭＯＳ ＦＥＴ
の実効チャネル長にばらつきが生じ、ドレイン電流やし
きい値電圧がばらつくことがない。
【００４９】また本発明に従うことで、ＭＯＳ ＦＥＴ
を構成するゲートおよびソース、ドレイン電極のうち、
ゲート電極にのみ不純物を導入する工程をマスク工程の
追加を行うことなく設けることができる。これによりゲ
ート電極の空乏化によるドレイン電流の低下を抑えるこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図である。
【図２】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図１に続く工程の断面
図である。
【図３】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図２に続く工程の断面
図である。
【図４】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図３に続く工程の断面
図である。
【図５】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図４に続く工程の断面
図である。
【図６】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図５に続く工程の断面
図である。
【図７】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図６に続く工程の断面
図である。
【図８】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図７に続く工程の断面
図である。
【図９】本発明の第１の実施例の半導体装置の製造方法
を説明する工程の断面図であり、図８に続く工程の断面
図である。
【図１０】本発明の第１の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図９に続く工程の断
面図である。
【図１１】本発明の第１の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図１０に続く工程の
断面図である。
【図１２】本発明の第１の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図１１に続く工程の
断面図である。
【図１３】本発明の第２の実施例の半導体装置の製造方
法を説明する工程の断面図である。
【図１４】本発明の第２の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図１３に続く工程の
断面図である。
【図１５】本発明の第２の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図１４に続く工程の
断面図である。
【図１６】本発明の第２の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図１５に続く工程の
断面図である。
【図１７】本発明の第２の実施例の半導体装置の製造方
法を説明する工程の断面図であり、図１６に続く工程の
断面図である。
【図１８】特開昭６１−１９１０７０号公報に開示され
た半導体装置の製造方法を説明する図である。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３ Ｎウェル ４ Ｐウェル ５ ゲート酸化膜 ６ 多結晶シリコン ７ ゲート電極 ８ 窒化シリコン膜 ９ 窒化シリコン膜 １０ 酸化シリコン膜 １１ 非晶質シリコン層 １２ レジスト １３ レジスト １４ シリコン基板 １５ フィールド酸化膜 １６ Ｎウェル １７ Ｐウェル １８ ゲート酸化膜 １９ ゲート電極 ２０ 窒化シリコン膜 ２１ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−142865（ＪＰ，Ａ) 特開 平３−297148（ＪＰ，Ａ) 特開 平７−231091（ＪＰ，Ａ) ここまできたイオン注入技術，（工業 調査会）（1991−06−25）ｐ．94−96 エレクトロニクス技術全書［８］イオ ン注入技術，（工業調査会）（1975−02 −28）ｐ．109−113 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8238 H01L 27/092 H01L 21/265

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 多結晶シリコンより構成されるゲート電
    極の周囲にサイドウォールを形成する工程と、その後、
    イオン注入用マスクを用いて前記ゲート電極に第１のイ
    オン注入を行い該ゲート電極上部のみに非晶質層を設け
    る工程と、その後、イオン注入用マスクを用いて前記ゲ
    ート電極に第２のイオン注入により不純物を導入する工
    程とを有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ゲート電極のみに注入されるように
    ゲート電極以外の領域に絶縁膜を形成する工程と、第１
    のイオン注入により該ゲート電極上層を非晶質化する工
    程と、第２のイオン注入によりゲート電極のみに不純物
    を導入する工程と、第３のイオン注入によりゲート電極
    および拡散層領域に不純物を導入する工程とを有するこ
    とを特徴とする請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 （１）ゲート電極を形成する工程と、 （２）該ゲート電極に絶縁膜によるサイドウォールを形
    成する工程と、 （３）該サイドウォールが形成された半導体基板上に第
    １の窒化シリコン膜を成膜する工程と、 （４）第１の窒化シリコン膜上にゲート電極の膜厚以上
    の厚さの第１の酸化シリコン膜を成膜する工程と、 （５）ゲート電極上の第１の窒化シリコン膜のみが露出
    するように第１の酸化シリコン膜をエッチバックする工
    程と、 （６）該ゲート電極表面を第１のイオン注入により非晶
    質化する工程と、 （７）該ゲート電極に第２のイオン注入により第１の不
    純物を導入する工程と、 （８）第１の酸化シリコン膜および第１の窒化シリコン
    膜を除去する工程と、 （９）ソースおよびドレイン電極を形成するために第３
    のイオン注入により第１の不純物と同導電型を有する第
    ２の不純物を導入する工程と、を有することを特徴とす
    る請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 （１）ゲート電極を形成した半導体基板
    に第１の窒化シリコン膜を成膜する工程と、 （２）拡散層領域上およびゲート電極上に窒化シリコン
    膜が残存するように第１の窒化シリコン膜をエッチバッ
    クし、ゲート電極のサイドウォールを形成するととも
    に、拡散層領域および素子分離領域上に保護膜を形成す
    る工程と、 （３）該半導体基板にゲート電極の膜厚以上の厚さの第
    １の酸化シリコン膜を成膜する工程と、 （４）ゲート電極上の第１の窒化シリコン膜のみが露出
    するように第１の酸化シリコン膜をエッチバックする工
    程と、 （５）該ゲート電極表面を第１のイオン注入により非晶
    質化する工程と、 （６）該ゲート電極に第２のイオン注入により第１の不
    純物を導入する工程と、 （７）第１の酸化シリコン膜および第１の窒化シリコン
    膜を除去する工程と、 （８）ソースおよびドレイン電極を形成するために第３
    のイオン注入により第１の不純物と同導電型を有する不
    純物を導入する工程と、を有することを特徴とする請求
    項２に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第（５）の工程において第１の酸化
    シリコンをＣＭＰによりエッチバックすることを特徴と
    する請求項３に記載の半導体装置の製造方法。
  6. 【請求項６】 前記第（４）の工程において第１の酸化
    シリコン膜をＣＭＰによりエッチバックすることを特徴
    とする請求項４に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１のイオン注入により形成される
    非晶質層の厚さは、第２および第３のイオン注入により
    注入されるイオンの射影飛程（Ｒｐ）より厚いことを特
    徴とする請求項２に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第１のイオン注入がシリコンイオン
    もしくはゲルマニウムイオンを注入する工程から構成さ
    れることを特徴とする請求項２に記載の半導体装置の製
    造方法。
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