JP3015253B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、電界効果トランジス
タを有する半導体装置およびその製造方法に関するもの
である。
製造方法に関し、より特定的には、電界効果トランジス
タを有する半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】ＳＲＡＭ（Static Random Access Memor
y ）、ＤＲＡＭ（Dynamic Random Access Memory）に代
表される半導体装置では、近年、高集積化が進み、１チ
ップに多くの素子が搭載されている。これらの素子のう
ち、特にトランジスタとしては、その大部分がＭＯＳＦ
ＥＴ（Metal Oxide Semicondactor Field Effect Trans
istor ）と呼ばれる電界効果型トランジスタとなってい
る。
y ）、ＤＲＡＭ（Dynamic Random Access Memory）に代
表される半導体装置では、近年、高集積化が進み、１チ
ップに多くの素子が搭載されている。これらの素子のう
ち、特にトランジスタとしては、その大部分がＭＯＳＦ
ＥＴ（Metal Oxide Semicondactor Field Effect Trans
istor ）と呼ばれる電界効果型トランジスタとなってい
る。
【０００３】このＭＯＳＦＥＴには、チャネル領域を電
子が流れるｎＭＯＳＦＥＴ（negativeMOSFET）と、正孔
が流れるｐＭＯＳＦＥＴ（positiveMOSFET）があり、そ
れぞれ電気的な極性が異なる。これらのｎＭＯＳＦＥＴ
とｐＭＯＳＦＥＴとの組合わせによって、様々な回路が
構成される。
子が流れるｎＭＯＳＦＥＴ（negativeMOSFET）と、正孔
が流れるｐＭＯＳＦＥＴ（positiveMOSFET）があり、そ
れぞれ電気的な極性が異なる。これらのｎＭＯＳＦＥＴ
とｐＭＯＳＦＥＴとの組合わせによって、様々な回路が
構成される。
【０００４】このトランジスタの構造としては、主に表
面チャネル型と埋込チャネル型とがある。通常、同一基
板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを形成する場
合、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとのゲート電極材
料を同じにする必要性から、ｎＭＯＳＦＥＴでは表面チ
ャネル型が、ｐＭＯＳＦＥＴでは埋込チャネル型が広く
使用されている。以下、従来のｎＭＯＳＦＥＴとｐＭＯ
ＳＦＥＴとの構造について説明する。
面チャネル型と埋込チャネル型とがある。通常、同一基
板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを形成する場
合、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとのゲート電極材
料を同じにする必要性から、ｎＭＯＳＦＥＴでは表面チ
ャネル型が、ｐＭＯＳＦＥＴでは埋込チャネル型が広く
使用されている。以下、従来のｎＭＯＳＦＥＴとｐＭＯ
ＳＦＥＴとの構造について説明する。
【０００５】図４０は、従来のｎＭＯＳＦＥＴの構成を
示す概略断面図である。図４０を参照して、シリコン基
板５０１の表面に、ｐ型のボロン拡散領域５０３が形成
されている。このボロン拡散領域５０３の表面には、１
対のｎ型ソース／ドレイン領域５０７が互いに所定の距
離を隔てて形成されている。この１対のソース／ドレイ
ン領域５０７に挟まれる領域上にゲート絶縁膜５０９を
介在してゲート電極層５１１が形成されている。
示す概略断面図である。図４０を参照して、シリコン基
板５０１の表面に、ｐ型のボロン拡散領域５０３が形成
されている。このボロン拡散領域５０３の表面には、１
対のｎ型ソース／ドレイン領域５０７が互いに所定の距
離を隔てて形成されている。この１対のソース／ドレイ
ン領域５０７に挟まれる領域上にゲート絶縁膜５０９を
介在してゲート電極層５１１が形成されている。
【０００６】この１対のｎ型ソース／ドレイン領域５０
７と、ゲート絶縁膜５０９と、ゲート電極層５１１とに
より表面チャネル型のｎＭＯＳＦＥＴ５２０が構成され
ている。
７と、ゲート絶縁膜５０９と、ゲート電極層５１１とに
より表面チャネル型のｎＭＯＳＦＥＴ５２０が構成され
ている。
【０００７】なお、ゲート電極層５０１の側壁を覆うよ
うに側壁絶縁層５１３が形成されている。
うに側壁絶縁層５１３が形成されている。
【０００８】図４１は、従来のｐＭＯＳＦＥＴの構成を
概略的に示す断面図である。図４１を参照して、シリコ
ン基板６０１の表面には、ｎ型のリン拡散領域６０３が
形成されている。このリン拡散領域６０３の表面には１
対のｐ型ソース／ドレイン領域６０７が互いに所定の距
離を隔てて形成されている。この１対のソース／ドレイ
ン領域に挟まれる領域上にゲート絶縁膜６０９を介在し
てゲート電極層６１１が形成されている。また１対のソ
ース／ドレイン領域６０７に挟まれるリン拡散領域６０
３の表面にはｐ型の埋込チャネル領域６１５が形成され
ている。
概略的に示す断面図である。図４１を参照して、シリコ
ン基板６０１の表面には、ｎ型のリン拡散領域６０３が
形成されている。このリン拡散領域６０３の表面には１
対のｐ型ソース／ドレイン領域６０７が互いに所定の距
離を隔てて形成されている。この１対のソース／ドレイ
ン領域に挟まれる領域上にゲート絶縁膜６０９を介在し
てゲート電極層６１１が形成されている。また１対のソ
ース／ドレイン領域６０７に挟まれるリン拡散領域６０
３の表面にはｐ型の埋込チャネル領域６１５が形成され
ている。
【０００９】この１対のｐ型ソース／ドレイン領域６０
７と、ゲート絶縁膜６０９と、ゲート電極層６１１と、
ｐ型埋込チャネル領域６１５とにより埋込チャネル型の
ｐＭＯＳＦＥＴ６２０が構成されている。
７と、ゲート絶縁膜６０９と、ゲート電極層６１１と、
ｐ型埋込チャネル領域６１５とにより埋込チャネル型の
ｐＭＯＳＦＥＴ６２０が構成されている。
【００１０】なお、ゲート電極層６１１の側壁を覆うよ
うに側壁絶縁層６１３が形成されている。
うに側壁絶縁層６１３が形成されている。
【００１１】次に、図４０に示す従来のｎＭＯＳＦＥＴ
の製造方法について説明する。図４２〜図４６は、従来
のｎＭＯＳＦＥＴの製造方法を工程順に示す概略断面図
である。まず図４２を参照して、通常のＬＯＣＯＳ（Lo
cal Oxidation of Silicon）により素子分離酸化膜５２
１がシリコン基板５０１の表面に形成される。またこの
際、同時に素子分離酸化膜５２１の下面に接するように
分離注入領域５２３が形成される。この後、表面全面を
覆うように所定の膜厚で下敷酸化膜５３１が形成され
る。
の製造方法について説明する。図４２〜図４６は、従来
のｎＭＯＳＦＥＴの製造方法を工程順に示す概略断面図
である。まず図４２を参照して、通常のＬＯＣＯＳ（Lo
cal Oxidation of Silicon）により素子分離酸化膜５２
１がシリコン基板５０１の表面に形成される。またこの
際、同時に素子分離酸化膜５２１の下面に接するように
分離注入領域５２３が形成される。この後、表面全面を
覆うように所定の膜厚で下敷酸化膜５３１が形成され
る。
【００１２】図４３を参照して、表面全面にボロン
（Ｂ）が注入される。この後、熱処理が加えられること
により、注入されたボロンが活性化・拡散し、シリコン
基板５０１の表面にボロン拡散領域５０３が形成され
る。この後、下敷酸化膜５３１がエッチングなどにより
除去される。
（Ｂ）が注入される。この後、熱処理が加えられること
により、注入されたボロンが活性化・拡散し、シリコン
基板５０１の表面にボロン拡散領域５０３が形成され
る。この後、下敷酸化膜５３１がエッチングなどにより
除去される。
【００１３】図４４を参照して、これにより、ボロン拡
散領域５０３の表面が露出する。図４５を参照して、熱
酸化処理が施されることにより、表面全面にゲート絶縁
膜となるシリコン酸化膜５０９ａが形成される。
散領域５０３の表面が露出する。図４５を参照して、熱
酸化処理が施されることにより、表面全面にゲート絶縁
膜となるシリコン酸化膜５０９ａが形成される。
【００１４】図４６を参照して、ゲート絶縁膜５０９ａ
の表面上にパターニングされたゲート電極層５１１が形
成される。このゲート電極層５１１をマスクとしてイオ
ン注入などを施すことにより、ボロン拡散領域５０３の
表面に、１対のｎ型ソース／ドレイン領域５０７が所定
の距離を隔てて形成される。この後、ゲート電極層５１
１の側壁を覆う側壁絶縁層５１３が形成される。
の表面上にパターニングされたゲート電極層５１１が形
成される。このゲート電極層５１１をマスクとしてイオ
ン注入などを施すことにより、ボロン拡散領域５０３の
表面に、１対のｎ型ソース／ドレイン領域５０７が所定
の距離を隔てて形成される。この後、ゲート電極層５１
１の側壁を覆う側壁絶縁層５１３が形成される。
【００１５】
（ａ）トランジスタの微細化に伴い、通常、比例縮小則
から不純物の濃度が高くなる。これに伴って、図４０に
示す表面チャネル型のＭＯＳＦＥＴ５２０では、チャネ
ル領域の不純物濃度が高くなり、チャネル領域の表面が
反転しにくくなる。従って、表面チャネル型のＭＯＳＦ
ＥＴ５２０のしきい値が高くなってしまう。
から不純物の濃度が高くなる。これに伴って、図４０に
示す表面チャネル型のＭＯＳＦＥＴ５２０では、チャネ
ル領域の不純物濃度が高くなり、チャネル領域の表面が
反転しにくくなる。従って、表面チャネル型のＭＯＳＦ
ＥＴ５２０のしきい値が高くなってしまう。
【００１６】（ｂ）また、表面チャネル型のＭＯＳＦＥ
Ｔ５２０においてチャネル領域の不純物濃度が高くなる
と、チャネル領域を移動するキャリアの不純物散乱が大
きくなる。このため、チャネルでの少数キャリアの移動
度が低下し、トランジスタの駆動能力の向上は実質的に
望めない。
Ｔ５２０においてチャネル領域の不純物濃度が高くなる
と、チャネル領域を移動するキャリアの不純物散乱が大
きくなる。このため、チャネルでの少数キャリアの移動
度が低下し、トランジスタの駆動能力の向上は実質的に
望めない。
【００１７】（ｃ）また図４１に示す埋込チャネル型の
ｐＭＯＳＦＥＴ６２０では、埋込チャネル領域６１５が
ソース／ドレイン領域６０７と同じ極性を持つｐ型で形
成され、１対のｐ型ソース／ドレイン領域６０７間を接
続している。そのため、ゲート電極６１１に電圧を印加
しない場合、ソース／ドレイン領域６０７間に電位差が
生じると埋込チャネル領域６１５に電流が流れてしま
う。それゆえ、埋込チャネル領域６１５内を空乏層化さ
せてソース／ドレイン領域６０７間の電流経路を断ち切
るため、ゲート電極６１１に電圧を印加する必要があ
る。またゲート電極６１１に印加する電圧を調整するこ
とで、埋込チャネル領域６１５内の空乏層化の度合いを
変えて、チャネルを流れる電流を変調することができ
る。
ｐＭＯＳＦＥＴ６２０では、埋込チャネル領域６１５が
ソース／ドレイン領域６０７と同じ極性を持つｐ型で形
成され、１対のｐ型ソース／ドレイン領域６０７間を接
続している。そのため、ゲート電極６１１に電圧を印加
しない場合、ソース／ドレイン領域６０７間に電位差が
生じると埋込チャネル領域６１５に電流が流れてしま
う。それゆえ、埋込チャネル領域６１５内を空乏層化さ
せてソース／ドレイン領域６０７間の電流経路を断ち切
るため、ゲート電極６１１に電圧を印加する必要があ
る。またゲート電極６１１に印加する電圧を調整するこ
とで、埋込チャネル領域６１５内の空乏層化の度合いを
変えて、チャネルを流れる電流を変調することができ
る。
【００１８】ところが、ゲート電極６１１に電圧を印加
することで形成される空乏層の深さは、基板表面から約
５０ｎｍ以下である。また埋込チャネル領域６１５とリ
ン拡散領域６０３とのｐ−ｎ接合部における空乏層の埋
込チャネル領域６１５方向への広がりも約５０ｎｍ以下
である。このため、埋込チャネル領域６１５全体をゲー
ト電圧によって空乏層化させるためには、埋込チャネル
領域６１５の基板表面からの深さを約１００ｎｍ以下に
する必要がある。
することで形成される空乏層の深さは、基板表面から約
５０ｎｍ以下である。また埋込チャネル領域６１５とリ
ン拡散領域６０３とのｐ−ｎ接合部における空乏層の埋
込チャネル領域６１５方向への広がりも約５０ｎｍ以下
である。このため、埋込チャネル領域６１５全体をゲー
ト電圧によって空乏層化させるためには、埋込チャネル
領域６１５の基板表面からの深さを約１００ｎｍ以下に
する必要がある。
【００１９】ここで、ｐ型埋込チャネル領域６１５は、
一般にボロンの注入により形成される。このボロンは質
量が小さく、拡散係数が大きいため、浅い埋込拡散領域
の形成が困難で、後工程の熱処理によって容易にその基
板表面からの深さが１００ｎｍを超えてしまう。このよ
うに埋込チャネル領域６１５の基板表面からの深さが１
００ｎｍを超えた場合には、ゲート電極６１１に電圧を
印加しても埋込チャネル領域６１５に空乏層化しない領
域が生じてしまう。このような場合には、ゲート電極６
１１で制御できない電流、いわゆるパンチスルー電流が
生じてしまう。
一般にボロンの注入により形成される。このボロンは質
量が小さく、拡散係数が大きいため、浅い埋込拡散領域
の形成が困難で、後工程の熱処理によって容易にその基
板表面からの深さが１００ｎｍを超えてしまう。このよ
うに埋込チャネル領域６１５の基板表面からの深さが１
００ｎｍを超えた場合には、ゲート電極６１１に電圧を
印加しても埋込チャネル領域６１５に空乏層化しない領
域が生じてしまう。このような場合には、ゲート電極６
１１で制御できない電流、いわゆるパンチスルー電流が
生じてしまう。
【００２０】（ｄ）また、ｐＭＯＳＦＥＴ６２０では、
ソース／ドレイン領域６０７はボロンの注入により形成
される。このボロンは、上述したように拡散しやすい。
このため、ソース／ドレイン領域６０７からチャネル領
域側へボロンが拡散することを抑制することが困難であ
る。このため、実質的なチャネル長が短くなり、トラン
ジスタ構造の微細化が困難となる。
ソース／ドレイン領域６０７はボロンの注入により形成
される。このボロンは、上述したように拡散しやすい。
このため、ソース／ドレイン領域６０７からチャネル領
域側へボロンが拡散することを抑制することが困難であ
る。このため、実質的なチャネル長が短くなり、トラン
ジスタ構造の微細化が困難となる。
【００２１】以上の（ａ）〜（ｄ）より、従来のＭＯＳ
ＦＥＴでは、微細化が困難であるといった問題点があっ
た。
ＦＥＴでは、微細化が困難であるといった問題点があっ
た。
【００２２】それゆえ、本発明の一の目的は、微細化の
容易なトランジスタ構造を提供することである。
容易なトランジスタ構造を提供することである。
【００２３】また本発明の他の目的は、トランジスタ構
造が微細化されても、トランジスタのしきい値が高くな
ることを抑制することである。
造が微細化されても、トランジスタのしきい値が高くな
ることを抑制することである。
【００２４】また本発明のさらに他の目的は、トランジ
スタ構造が微細化されても、トランジスタの駆動能力を
向上することである。
スタ構造が微細化されても、トランジスタの駆動能力を
向上することである。
【００２５】また本発明のさらに他の目的は、トランジ
スタ構造が微細化されても、トランジスタの動作時にお
いて、パンチスルー電流の発生を抑制することである。
スタ構造が微細化されても、トランジスタの動作時にお
いて、パンチスルー電流の発生を抑制することである。
【００２６】また本発明のさらに他の目的は、トランジ
スタ構造が微細化されても、トランジスタにおいて実質
的なチャネル長を大きく確保することである。
スタ構造が微細化されても、トランジスタにおいて実質
的なチャネル長を大きく確保することである。
【００２７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、電界効果トランジスタを有する半導体装置であ
って、主表面を有する第１導電型の半導体基板と、半導
体基板の主表面に所定の距離を隔てて形成された、第２
導電型の１対のソース／ドレイン領域と、１対のソース
／ドレイン領域に挟まれる領域と対向するように半導体
基板の主表面上にゲート絶縁膜を介在して形成されたゲ
ート電極層と、１対のソース／ドレイン領域に挟まれた
半導体基板主表面近傍内部に形成され、第１の濃度ピー
クを有する窒素導入領域と、第１の濃度ピークよりも深
い部分に第２の濃度ピークを有する第１導電型の第１の
不純物領域とを備えたものである。
装置は、電界効果トランジスタを有する半導体装置であ
って、主表面を有する第１導電型の半導体基板と、半導
体基板の主表面に所定の距離を隔てて形成された、第２
導電型の１対のソース／ドレイン領域と、１対のソース
／ドレイン領域に挟まれる領域と対向するように半導体
基板の主表面上にゲート絶縁膜を介在して形成されたゲ
ート電極層と、１対のソース／ドレイン領域に挟まれた
半導体基板主表面近傍内部に形成され、第１の濃度ピー
クを有する窒素導入領域と、第１の濃度ピークよりも深
い部分に第２の濃度ピークを有する第１導電型の第１の
不純物領域とを備えたものである。
【００２８】請求項２に記載の半導体装置は、第１の濃
度ピークが半導体基板主表面に位置することを特徴とす
るものである。
度ピークが半導体基板主表面に位置することを特徴とす
るものである。
【００２９】請求項３に記載の半導体装置においては、
第２の濃度ピークよりも浅い部分に第３の濃度ピークを
有する第２導電型の第２の不純物領域を備え、窒素導入
領域が、第２の不純物領域と第１の不純物領域の接合部
分に配設されていることを特徴とするものである。
第２の濃度ピークよりも浅い部分に第３の濃度ピークを
有する第２導電型の第２の不純物領域を備え、窒素導入
領域が、第２の不純物領域と第１の不純物領域の接合部
分に配設されていることを特徴とするものである。
【００３０】請求項４に記載の半導体装置は、第１導電
型がｐ型、第２導電型がｎ型であり、第１の不純物領域
がボロンを含むことを特徴とするものである。
型がｐ型、第２導電型がｎ型であり、第１の不純物領域
がボロンを含むことを特徴とするものである。
【００３１】請求項５に記載の半導体装置は、第１導電
型がｎ型、第２導電型がｐ型であり、第２の不純物領域
がボロンを含むことを特徴とするものである。
型がｎ型、第２導電型がｐ型であり、第２の不純物領域
がボロンを含むことを特徴とするものである。
【００３２】請求項６に記載の半導体装置の製造方法
は、電界効果トランジスタを有する半導体装置の製造方
法であって、以下の工程を備えている。
は、電界効果トランジスタを有する半導体装置の製造方
法であって、以下の工程を備えている。
【００３３】第１導電型の半導体基板の主表面近傍内部
に第１の濃度ピークを有する第１導電型の第１の不純物
領域を形成する工程と、半導体基板内部の第１の濃度ピ
ークよりも浅い部分に第２の濃度ピークを有する窒素導
入領域を形成する工程と、半導体基板の主表面上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、半導体
基板のゲート電極と対向する領域を挟んだ主表面に所定
の距離を隔てた１対のソース／ドレイン領域を形成する
工程とを備えている。
に第１の濃度ピークを有する第１導電型の第１の不純物
領域を形成する工程と、半導体基板内部の第１の濃度ピ
ークよりも浅い部分に第２の濃度ピークを有する窒素導
入領域を形成する工程と、半導体基板の主表面上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、半導体
基板のゲート電極と対向する領域を挟んだ主表面に所定
の距離を隔てた１対のソース／ドレイン領域を形成する
工程とを備えている。
【００３４】請求項７に記載の半導体装置の製造方法
は、第２の濃度ピークが半導体基板の主表面に位置する
ことを特徴とするものである。
は、第２の濃度ピークが半導体基板の主表面に位置する
ことを特徴とするものである。
【００３５】請求項８に記載の半導体装置の製造方法
は、電界効果トランジスタを有する半導体装置の製造方
法であって、以下の工程を備えている。
は、電界効果トランジスタを有する半導体装置の製造方
法であって、以下の工程を備えている。
【００３６】ゲート電極を形成する前に、第３の濃度ピ
ークを有する第２導電型の第２の不純物領域を、１対の
ソース／ドレイン領域が形成される半導体基板の主表面
に形成する工程を備え、第２の不純物領域と第１の不純
物領域の接合部分が窒素導入領域内に配設されることを
特徴とするものである。
ークを有する第２導電型の第２の不純物領域を、１対の
ソース／ドレイン領域が形成される半導体基板の主表面
に形成する工程を備え、第２の不純物領域と第１の不純
物領域の接合部分が窒素導入領域内に配設されることを
特徴とするものである。
【００３７】
【作用】請求項１および請求項２に記載の半導体装置に
おいては、半導体基板と同一導電型の第１の不純物領域
が、第２の濃度ピークを有して形成されているため、比
例縮小則に従った不純物濃度が実現されるとともに、第
２の濃度ピークよりも表面側に第１の濃度ピークを有す
る窒素導入領域が形成されて、第２の濃度ピークから半
導体基板表面側への不純物拡散を抑制しているため、微
細化されてもチャネル領域の不純物濃度を低く維持する
ことができる。
おいては、半導体基板と同一導電型の第１の不純物領域
が、第２の濃度ピークを有して形成されているため、比
例縮小則に従った不純物濃度が実現されるとともに、第
２の濃度ピークよりも表面側に第１の濃度ピークを有す
る窒素導入領域が形成されて、第２の濃度ピークから半
導体基板表面側への不純物拡散を抑制しているため、微
細化されてもチャネル領域の不純物濃度を低く維持する
ことができる。
【００３８】さらに、チャネルを流れるキャリアの不純
物散乱も小さくなり、トランジスタの電流駆動能力が向
上する。
物散乱も小さくなり、トランジスタの電流駆動能力が向
上する。
【００３９】請求項３に記載の半導体装置では、半導体
基板の表面に形成された第２の不純物領域と、それより
深く形成された第１の不純物領域のｐｎ接合部分に窒素
導入領域が形成されているため、第２の不純物領域の濃
度ピークから基板深部への不純物拡散が抑制され、ｐｎ
接合部分近傍において、埋込チャネル領域の濃度勾配を
大きいまま維持することができる。
基板の表面に形成された第２の不純物領域と、それより
深く形成された第１の不純物領域のｐｎ接合部分に窒素
導入領域が形成されているため、第２の不純物領域の濃
度ピークから基板深部への不純物拡散が抑制され、ｐｎ
接合部分近傍において、埋込チャネル領域の濃度勾配を
大きいまま維持することができる。
【００４０】また、窒素導入領域によって、第２の濃度
ピークから半導体基板表面のチャネル領域側への不純物
の拡散が抑制されるため、半導体基板深部での不純物濃
度を高く保つことができる。
ピークから半導体基板表面のチャネル領域側への不純物
の拡散が抑制されるため、半導体基板深部での不純物濃
度を高く保つことができる。
【００４１】請求項４に記載の半導体装置では、第１の
不純物領域に、質量が小さく、拡散係数の大きいボロン
が含まれているが、その濃度ピークよりも浅い部分に濃
度ピークを有する窒素導入領域が形成されているため、
半導体基板表面のチャネル領域へのボロンの拡散が抑制
されて半導体基板深部のボロン濃度を保つことができ
る。
不純物領域に、質量が小さく、拡散係数の大きいボロン
が含まれているが、その濃度ピークよりも浅い部分に濃
度ピークを有する窒素導入領域が形成されているため、
半導体基板表面のチャネル領域へのボロンの拡散が抑制
されて半導体基板深部のボロン濃度を保つことができ
る。
【００４２】また、埋込チャネル領域である第２の不純
物領域が形成されている場合には、窒素導入領域によっ
てボロンの拡散が抑制されて、ボロンと埋込チャネル領
域とにより構成されるｐｎ接合部近傍において埋込チャ
ネル領域の濃度勾配を大きく維持することができる。
物領域が形成されている場合には、窒素導入領域によっ
てボロンの拡散が抑制されて、ボロンと埋込チャネル領
域とにより構成されるｐｎ接合部近傍において埋込チャ
ネル領域の濃度勾配を大きく維持することができる。
【００４３】請求項５に記載の半導体装置では、埋込チ
ャネル領域である第２の不純物領域に、質量が小さく、
拡散係数の大きいボロンが含まれているが、それよりも
深い部分に濃度ピークを有するｎ型の第１の不純物層と
ボロンによって形成されるｐｎ接合部分に窒素導入領域
が形成されて、ボロンの拡散が抑制されるため、埋込チ
ャネル領域のボロンの濃度勾配を大きく維持することが
できる。
ャネル領域である第２の不純物領域に、質量が小さく、
拡散係数の大きいボロンが含まれているが、それよりも
深い部分に濃度ピークを有するｎ型の第１の不純物層と
ボロンによって形成されるｐｎ接合部分に窒素導入領域
が形成されて、ボロンの拡散が抑制されるため、埋込チ
ャネル領域のボロンの濃度勾配を大きく維持することが
できる。
【００４４】請求項６および請求項７に記載の半導体装
置の製造方法では、半導体基板中に濃度ピークを有する
不純物領域と、それよりも浅い部分に濃度ピークを有す
る窒素導入領域を形成しているため、比例縮小則に従っ
た不純物濃度が実現されて、半導体基板深部の不純物濃
度を高く保つことができるとともに、不純物領域の濃度
ピークから半導体基板表面側への不純物拡散を抑制して
いるため、微細化されてもチャネル領域の不純物濃度が
低く維持された半導体装置を得ることができる。
置の製造方法では、半導体基板中に濃度ピークを有する
不純物領域と、それよりも浅い部分に濃度ピークを有す
る窒素導入領域を形成しているため、比例縮小則に従っ
た不純物濃度が実現されて、半導体基板深部の不純物濃
度を高く保つことができるとともに、不純物領域の濃度
ピークから半導体基板表面側への不純物拡散を抑制して
いるため、微細化されてもチャネル領域の不純物濃度が
低く維持された半導体装置を得ることができる。
【００４５】さらに、チャネル領域の不純物濃度を低く
保つことができるため、チャネルを流れるキャリアの不
純物散乱が小さい半導体装置を得ることができる。
保つことができるため、チャネルを流れるキャリアの不
純物散乱が小さい半導体装置を得ることができる。
【００４６】請求項８に記載の半導体装置の製造方法で
は、チャネル領域となる第２の不純物領域とそれよりも
深い部分に濃度ピークを有する第１の不純物領域を形成
し、そのｐｎ接合部分に窒素導入領域を形成しているた
め、後工程の熱処理などによって第２の不純物領域の濃
度ピークから基板深部へ不純物が拡散するのを抑制する
ことができる。
は、チャネル領域となる第２の不純物領域とそれよりも
深い部分に濃度ピークを有する第１の不純物領域を形成
し、そのｐｎ接合部分に窒素導入領域を形成しているた
め、後工程の熱処理などによって第２の不純物領域の濃
度ピークから基板深部へ不純物が拡散するのを抑制する
ことができる。
【００４７】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００４８】実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。また図２は、図１のＡ
1 −Ａ1 線に沿う位置に対応する不純物濃度を示す図で
ある。
成を概略的に示す断面図である。また図２は、図１のＡ
1 −Ａ1 線に沿う位置に対応する不純物濃度を示す図で
ある。
【００４９】図１と図２とを参照して、シリコン基板１
の表面にはボロン拡散領域３が形成されている。このボ
ロン拡散領域３の表面には１対のｎ型ソース／ドレイン
領域７が所定の距離を隔てて形成されている。この１対
のｎ型ソース／ドレイン領域７に挟まれる領域上にゲー
ト絶縁膜９を介在してゲート電極層１１が形成されてい
る。
の表面にはボロン拡散領域３が形成されている。このボ
ロン拡散領域３の表面には１対のｎ型ソース／ドレイン
領域７が所定の距離を隔てて形成されている。この１対
のｎ型ソース／ドレイン領域７に挟まれる領域上にゲー
ト絶縁膜９を介在してゲート電極層１１が形成されてい
る。
【００５０】この１対のｎ型ソース／ドレイン領域７
と、ゲート絶縁膜９と、ゲート電極層１１とによりｎＭ
ＯＳＦＥＴ２０が構成されている。
と、ゲート絶縁膜９と、ゲート電極層１１とによりｎＭ
ＯＳＦＥＴ２０が構成されている。
【００５１】１対のｎ型ソース／ドレイン領域７に挟ま
れるボロン拡散領域３の表面には窒素注入領域５が形成
されている。またゲート電極層１１の側壁を覆うように
側壁絶縁層１３が形成されている。
れるボロン拡散領域３の表面には窒素注入領域５が形成
されている。またゲート電極層１１の側壁を覆うように
側壁絶縁層１３が形成されている。
【００５２】特に図２を参照して、ボロン拡散領域３の
ボロン濃度は、半導体基板１の表面から２５００Å以上
３０００Å以下の深さ位置ＤB1に濃度ピーク（一点鎖線
ＰB1− ＰB1）を有している。またピーク位置でのボロ
ン濃度ＣB1は、１×１０18ｃｍ-3未満である。
ボロン濃度は、半導体基板１の表面から２５００Å以上
３０００Å以下の深さ位置ＤB1に濃度ピーク（一点鎖線
ＰB1− ＰB1）を有している。またピーク位置でのボロ
ン濃度ＣB1は、１×１０18ｃｍ-3未満である。
【００５３】また窒素注入領域５の窒素濃度は、半導体
基板１の表面から５００Å以下の深さ位置ＤN1にピーク
濃度（一点鎖線ＰN1−ＰN1）を有している。またそのピ
ーク位置における窒素濃度ＣN1は１×１０18ｃｍ-3以上
である。
基板１の表面から５００Å以下の深さ位置ＤN1にピーク
濃度（一点鎖線ＰN1−ＰN1）を有している。またそのピ
ーク位置における窒素濃度ＣN1は１×１０18ｃｍ-3以上
である。
【００５４】なお、ｎ型ソース／ドレイン領域７は砒素
またはリンの注入により形成されており、その不純物
（砒素またはリン）濃度は１×１０20〜１×１０21ｃｍ
-3である。またこのｎ型ソース／ドレイン領域７の拡散
深さＤS/D1は、０．１５μｍ〜０．３μｍである。また
ゲート電極層１１は、不純物が導入された多結晶シリコ
ン層（以下、ドープト多結晶シリコン層と称する）によ
り形成されている。
またはリンの注入により形成されており、その不純物
（砒素またはリン）濃度は１×１０20〜１×１０21ｃｍ
-3である。またこのｎ型ソース／ドレイン領域７の拡散
深さＤS/D1は、０．１５μｍ〜０．３μｍである。また
ゲート電極層１１は、不純物が導入された多結晶シリコ
ン層（以下、ドープト多結晶シリコン層と称する）によ
り形成されている。
【００５５】次に、本発明の第１の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【００５６】図３〜図８は、本発明の第１の実施例にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。図３を参照して、シリコン基板１の表面に、通常
のＬＯＣＯＳ法を用いて素子分離酸化膜２１が形成され
る。またこの素子分離酸化膜２１の形成と同時に素子分
離酸化膜２１の下面に接するように分離注入領域２３が
形成される。この後、たとえばＣＶＤ法により３００Å
の膜厚で下敷酸化膜３１が表面全面に形成される。
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。図３を参照して、シリコン基板１の表面に、通常
のＬＯＣＯＳ法を用いて素子分離酸化膜２１が形成され
る。またこの素子分離酸化膜２１の形成と同時に素子分
離酸化膜２１の下面に接するように分離注入領域２３が
形成される。この後、たとえばＣＶＤ法により３００Å
の膜厚で下敷酸化膜３１が表面全面に形成される。
【００５７】図４を参照して、チャネル領域のしきい値
制御のためにボロンイオン（Ｂ+ ）が表面全面にイオン
注入される。このイオン注入は、注入エネルギ：５０ｋ
ｅＶ、ドーズ量：２×１０12〜８×１０12ｃｍ-2の条件
で行なわれる。この後、シリコン基板１に注入されたボ
ロンイオンを拡散・活性化させるために所定の熱処理が
施される。これにより、シリコン基板１の表面から２５
００Å〜３５００Åの深さ位置にボロン濃度ピークを有
し、そのピーク位置におけるボロン濃度が５×１０16〜
１×１０18ｃｍ-3であるボロン拡散領域３がシリコン基
板１の表面に形成される。
制御のためにボロンイオン（Ｂ+ ）が表面全面にイオン
注入される。このイオン注入は、注入エネルギ：５０ｋ
ｅＶ、ドーズ量：２×１０12〜８×１０12ｃｍ-2の条件
で行なわれる。この後、シリコン基板１に注入されたボ
ロンイオンを拡散・活性化させるために所定の熱処理が
施される。これにより、シリコン基板１の表面から２５
００Å〜３５００Åの深さ位置にボロン濃度ピークを有
し、そのピーク位置におけるボロン濃度が５×１０16〜
１×１０18ｃｍ-3であるボロン拡散領域３がシリコン基
板１の表面に形成される。
【００５８】図５を参照して、注入エネルギ：２３ｋｅ
Ｖ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の条
件で表面全面に窒素（Ｎ）が注入される。これにより、
窒素濃度ピークがシリコン基板１の表面から５００Å以
下の深さ位置にあり、そのピーク位置での窒素濃度が１
×１０18ｃｍ-3以上である窒素注入領域５がシリコン基
板１の表面に形成される。この後、下敷酸化膜３１がエ
ッチング除去される。
Ｖ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の条
件で表面全面に窒素（Ｎ）が注入される。これにより、
窒素濃度ピークがシリコン基板１の表面から５００Å以
下の深さ位置にあり、そのピーク位置での窒素濃度が１
×１０18ｃｍ-3以上である窒素注入領域５がシリコン基
板１の表面に形成される。この後、下敷酸化膜３１がエ
ッチング除去される。
【００５９】図６を参照して、このエッチングにより、
シリコン基板１の表面が露出する。図７を参照して、た
とえば熱酸化処理などにより表面全面にゲート酸化膜と
なるシリコン酸化膜９ａが形成される。
シリコン基板１の表面が露出する。図７を参照して、た
とえば熱酸化処理などにより表面全面にゲート酸化膜と
なるシリコン酸化膜９ａが形成される。
【００６０】図８を参照して、ゲート酸化膜となるシリ
コン酸化膜９ａの表面にパターニングされたゲート電極
層１１が形成される。このゲート電極層などをマスクと
して砒素またはリンなどのｎ型の不純物がイオン注入さ
れる。これにより、シリコン基板１の表面に、１×１０
20〜１×１０21ｃｍ-3の不純物濃度を有し、その拡散深
さがシリコン基板１の表面から０．１５〜０．３μｍと
なるように、ｎ型ソース／ドレイン領域７が形成され
る。
コン酸化膜９ａの表面にパターニングされたゲート電極
層１１が形成される。このゲート電極層などをマスクと
して砒素またはリンなどのｎ型の不純物がイオン注入さ
れる。これにより、シリコン基板１の表面に、１×１０
20〜１×１０21ｃｍ-3の不純物濃度を有し、その拡散深
さがシリコン基板１の表面から０．１５〜０．３μｍと
なるように、ｎ型ソース／ドレイン領域７が形成され
る。
【００６１】これにより、１対のｎ型ソース／ドレイン
領域７と、ゲート絶縁膜９と、ゲート電極層１１とによ
りｎＭＯＳＦＥＴ２０が構成される。
領域７と、ゲート絶縁膜９と、ゲート電極層１１とによ
りｎＭＯＳＦＥＴ２０が構成される。
【００６２】この後、ゲート電極層１１の側壁を覆うよ
うに側壁絶縁層１３が形成される。本実施例の半導体装
置では、図１および図２に示すように、窒素注入領域５
は、その窒素濃度ピークがシリコン基板１の表面から５
００Åの深さに位置するように形成されている。つま
り、この窒素注入領域５は、ＭＯＳＦＥＴ２０のチャネ
ル領域に位置するように形成されている。この窒素は、
ボロンの拡散を抑制する働きを有している。このため、
ボロン拡散領域３中のボロンが後工程の熱処理などによ
りチャネル領域側へ拡散することが防止される。それゆ
え、特に図２に示すようにチャネル領域ではボロン濃度
を低く維持できる。したがって、チャネル領域は反転層
を形成しやすくなり、ＭＯＳＦＥＴ２０のしきい値電圧
を低く設定することが可能となる。ゆえに、微細化によ
る比例縮小則に従って、各部の不純物濃度が低くなって
も、しきい値電圧を低く維持できるため、本実施例のＭ
ＯＳＦＥＴ２０は微細化に適している。
うに側壁絶縁層１３が形成される。本実施例の半導体装
置では、図１および図２に示すように、窒素注入領域５
は、その窒素濃度ピークがシリコン基板１の表面から５
００Åの深さに位置するように形成されている。つま
り、この窒素注入領域５は、ＭＯＳＦＥＴ２０のチャネ
ル領域に位置するように形成されている。この窒素は、
ボロンの拡散を抑制する働きを有している。このため、
ボロン拡散領域３中のボロンが後工程の熱処理などによ
りチャネル領域側へ拡散することが防止される。それゆ
え、特に図２に示すようにチャネル領域ではボロン濃度
を低く維持できる。したがって、チャネル領域は反転層
を形成しやすくなり、ＭＯＳＦＥＴ２０のしきい値電圧
を低く設定することが可能となる。ゆえに、微細化によ
る比例縮小則に従って、各部の不純物濃度が低くなって
も、しきい値電圧を低く維持できるため、本実施例のＭ
ＯＳＦＥＴ２０は微細化に適している。
【００６３】また、チャネル領域でのボロン濃度を低く
維持できるため、チャネルを流れる電子の不純物散乱も
小さくなる。したがって、トランジスタの電流駆動能力
が向上する。この点においても、本実施例のＭＯＳＦＥ
Ｔ２０は微細化に適している。
維持できるため、チャネルを流れる電子の不純物散乱も
小さくなる。したがって、トランジスタの電流駆動能力
が向上する。この点においても、本実施例のＭＯＳＦＥ
Ｔ２０は微細化に適している。
【００６４】さらに、チャネル領域のボロン濃度を低く
維持したまま、シリコン基板１の表面からチャネル領域
よりも深い位置のボロン濃度を高くすることが可能とな
る。したがって、基板深部で生じるパンチスルーを防止
でき、パンチスルー耐圧の向上を図ることもできる。こ
の点においても、本実施例のＭＯＳＦＥＴ２０は微細化
に適している。
維持したまま、シリコン基板１の表面からチャネル領域
よりも深い位置のボロン濃度を高くすることが可能とな
る。したがって、基板深部で生じるパンチスルーを防止
でき、パンチスルー耐圧の向上を図ることもできる。こ
の点においても、本実施例のＭＯＳＦＥＴ２０は微細化
に適している。
【００６５】実施例２ 本発明の第２の実施例における半導体装置は、図１およ
び図２で示した第１の実施例と比較して、窒素注入領域
５の構成が異なる。
び図２で示した第１の実施例と比較して、窒素注入領域
５の構成が異なる。
【００６６】図９は、本発明の第２の実施例において、
図１のＡ1 −Ａ1 線に沿う部分の位置に対応した不純物
濃度を示す図である。図１と図９とを参照して、本実施
例においては窒素注入領域５の窒素濃度ピークの深さ位
置ＤN2がシリコン基板１の表面に位置している。またこ
の濃度ピークにおける不純物濃度は１×１０18ｃｍ-3以
上である。
図１のＡ1 −Ａ1 線に沿う部分の位置に対応した不純物
濃度を示す図である。図１と図９とを参照して、本実施
例においては窒素注入領域５の窒素濃度ピークの深さ位
置ＤN2がシリコン基板１の表面に位置している。またこ
の濃度ピークにおける不純物濃度は１×１０18ｃｍ-3以
上である。
【００６７】なお、これ以外のボロン拡散領域３などの
不純物濃度は第１の実施例とほぼ同様であるためその説
明は省略する。
不純物濃度は第１の実施例とほぼ同様であるためその説
明は省略する。
【００６８】本実施例の半導体装置の製造方法は、図３
〜図８に示す第１の実施例の製造方法と比較して、窒素
注入領域の形成条件が異なる。
〜図８に示す第１の実施例の製造方法と比較して、窒素
注入領域の形成条件が異なる。
【００６９】つまり図５を参照して、注入エネルギ：１
４ｋｅＶ、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。これにより、窒素濃度ピーク
がシリコン基板１の表面に位置するように窒素拡散領域
５がシリコン基板１の表面に形成される。
４ｋｅＶ、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。これにより、窒素濃度ピーク
がシリコン基板１の表面に位置するように窒素拡散領域
５がシリコン基板１の表面に形成される。
【００７０】なお下敷酸化膜３１の膜厚は３００Åであ
る。なお、これ以外の製造方法については、上述した第
１の実施例とほぼ同様であるためその説明を省略する。
る。なお、これ以外の製造方法については、上述した第
１の実施例とほぼ同様であるためその説明を省略する。
【００７１】本実施例の半導体装置においては、窒素拡
散領域５は、その窒素濃度ピークがシリコン基板１の表
面に位置するように形成されている。つまり、窒素注入
領域５は、ＭＯＳＦＥＴ２０のチャネル領域に位置して
いる。このため第１の実施例と同様、この窒素拡散領域
５によりチャネル領域内へのボロンの拡散は防止され、
チャネル領域では、ボロン濃度を低く維持することがで
きる。それゆえ、チャネル領域は反転層を形成しやすく
なり、トランジスタのしきい値電圧を低く設定すること
が可能となる。したがって、微細化による比例縮小則に
従って各部の不純物濃度は高くなっても、しきい値電圧
を低く維持できるため本実施例のＭＯＳＦＥＴ２０は微
細化に適している。
散領域５は、その窒素濃度ピークがシリコン基板１の表
面に位置するように形成されている。つまり、窒素注入
領域５は、ＭＯＳＦＥＴ２０のチャネル領域に位置して
いる。このため第１の実施例と同様、この窒素拡散領域
５によりチャネル領域内へのボロンの拡散は防止され、
チャネル領域では、ボロン濃度を低く維持することがで
きる。それゆえ、チャネル領域は反転層を形成しやすく
なり、トランジスタのしきい値電圧を低く設定すること
が可能となる。したがって、微細化による比例縮小則に
従って各部の不純物濃度は高くなっても、しきい値電圧
を低く維持できるため本実施例のＭＯＳＦＥＴ２０は微
細化に適している。
【００７２】また、チャネル領域でのボロン濃度を低く
維持できるため、チャネル領域を流れる電子の不純物散
乱も小さくなる。したがって、トランジスタの電流駆動
能力は向上する。この点においても、本実施例のＭＯＳ
ＦＥＴ２０は微細化に適している。
維持できるため、チャネル領域を流れる電子の不純物散
乱も小さくなる。したがって、トランジスタの電流駆動
能力は向上する。この点においても、本実施例のＭＯＳ
ＦＥＴ２０は微細化に適している。
【００７３】さらに、チャネル領域のボロン濃度を低く
維持したまま、基板表面からチャネル領域よりも深い位
置のボロン濃度を高くすることが可能となる。したがっ
て、基板深部で生じるパンチスルーを防止でき、パンチ
スルー耐圧の向上を図ることもできる。この点において
も、本実施例のＭＯＳＦＥＴ２０は微細化に適してい
る。
維持したまま、基板表面からチャネル領域よりも深い位
置のボロン濃度を高くすることが可能となる。したがっ
て、基板深部で生じるパンチスルーを防止でき、パンチ
スルー耐圧の向上を図ることもできる。この点において
も、本実施例のＭＯＳＦＥＴ２０は微細化に適してい
る。
【００７４】実施例３ 図１０は、本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。また図１１は図１０
のＡ2 −Ａ2 線に沿う部分の位置に対応した不純物濃度
を示す図である。
構成を概略的に示す断面図である。また図１１は図１０
のＡ2 −Ａ2 線に沿う部分の位置に対応した不純物濃度
を示す図である。
【００７５】図１０と図１１とを参照して、シリコン基
板１の表面には、ボロン拡散領域３が形成されている。
このボロン拡散領域３の表面には、１対のｎ型ソース／
ドレイン領域７が所定の距離を隔てて形成されている。
この１対のｎ型ソース／ドレイン領域７に挟まれるシリ
コン基板１の表面にはｎ型の埋込チャネル領域１１５が
形成されている。また１対のｎ型ソース／ドレイン領域
７に挟まれる領域上にゲート絶縁膜９を介在してゲート
電極層１１が形成されている。
板１の表面には、ボロン拡散領域３が形成されている。
このボロン拡散領域３の表面には、１対のｎ型ソース／
ドレイン領域７が所定の距離を隔てて形成されている。
この１対のｎ型ソース／ドレイン領域７に挟まれるシリ
コン基板１の表面にはｎ型の埋込チャネル領域１１５が
形成されている。また１対のｎ型ソース／ドレイン領域
７に挟まれる領域上にゲート絶縁膜９を介在してゲート
電極層１１が形成されている。
【００７６】１対のソース／ドレイン領域７と、ゲート
絶縁膜９と、ゲート電極層１１と、埋込チャネル領域１
１５とにより埋込チャネル型のｎＭＯＳＦＥＴ１２０が
構成されている。
絶縁膜９と、ゲート電極層１１と、埋込チャネル領域１
１５とにより埋込チャネル型のｎＭＯＳＦＥＴ１２０が
構成されている。
【００７７】また１対のｎ型ソース／ドレイン領域７に
挟まれるシリコン基板１の表面には埋込チャネル領域１
１５を覆うように窒素拡散領域１０５が形成されてい
る。またゲート電極層１１の側壁を覆うように側壁絶縁
層１３が形成されている。
挟まれるシリコン基板１の表面には埋込チャネル領域１
１５を覆うように窒素拡散領域１０５が形成されてい
る。またゲート電極層１１の側壁を覆うように側壁絶縁
層１３が形成されている。
【００７８】特に図１１を参照して、窒素注入領域１０
５は、シリコン基板１の表面から５００Å以下の深さ位
置ＤN3に窒素濃度ピーク（一点鎖線ＰN3−ＰN3）を有し
ている。またそのピーク位置での窒素濃度ＣN3は１×１
０18ｃｍ-3以上である。
５は、シリコン基板１の表面から５００Å以下の深さ位
置ＤN3に窒素濃度ピーク（一点鎖線ＰN3−ＰN3）を有し
ている。またそのピーク位置での窒素濃度ＣN3は１×１
０18ｃｍ-3以上である。
【００７９】埋込チャネル領域１１５のはシリコン基板
１の表面から１００Å〜１５０Åの深さ位置ＤAS3 に砒
素濃度ピーク（一点鎖線ＰAS3 −ＰAS3 ）を有してい
る。またその濃度ピーク位置における砒素濃度ＣAS3 は
１×１０18ｃｍ-3以下である。
１の表面から１００Å〜１５０Åの深さ位置ＤAS3 に砒
素濃度ピーク（一点鎖線ＰAS3 −ＰAS3 ）を有してい
る。またその濃度ピーク位置における砒素濃度ＣAS3 は
１×１０18ｃｍ-3以下である。
【００８０】ボロン拡散領域はシリコン基板１の表面か
ら２５００〜３０００Åの深さ位置ＤB3にボロン濃度ピ
ーク（一点鎖線ＰB3−ＰB3）を有している。またその濃
度ピーク位置におけるボロン濃度ＣB3は５×１０16〜１
×１０18ｃｍ-3である。
ら２５００〜３０００Åの深さ位置ＤB3にボロン濃度ピ
ーク（一点鎖線ＰB3−ＰB3）を有している。またその濃
度ピーク位置におけるボロン濃度ＣB3は５×１０16〜１
×１０18ｃｍ-3である。
【００８１】またｎ型の埋込チャネル領域１１５とｐ型
のボロン拡散領域３とにより構成されるｐ−ｎ接合は、
シリコン基板１の表面から２５０〜３５０Åの深さ位置
ＤP- N3に位置している。
のボロン拡散領域３とにより構成されるｐ−ｎ接合は、
シリコン基板１の表面から２５０〜３５０Åの深さ位置
ＤP- N3に位置している。
【００８２】次に、本発明の第３の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【００８３】図１２〜図１７は、本発明の第３の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。図１２を参照して、シリコン基板１の表面に
通常のＬＯＣＯＳ法を用いて素子分離酸化膜２１が形成
される。この素子分離酸化膜２１の形成と同時に素子分
離酸化膜２１の下面に接するように分離注入領域２３が
形成される。この後、表面全面にたとえばＣＶＤ法によ
り３００Åの膜厚で下敷酸化膜３１が形成される。
における半導体装置の製造方法を工程順に示す概略断面
図である。図１２を参照して、シリコン基板１の表面に
通常のＬＯＣＯＳ法を用いて素子分離酸化膜２１が形成
される。この素子分離酸化膜２１の形成と同時に素子分
離酸化膜２１の下面に接するように分離注入領域２３が
形成される。この後、表面全面にたとえばＣＶＤ法によ
り３００Åの膜厚で下敷酸化膜３１が形成される。
【００８４】図１３を参照して、表面全面に注入エネル
ギ：５０ｋｅＶ、ドーズ量：５×１０12〜８×１０12ｃ
ｍ-2の条件でボロンイオンが注入される。このイオン注
入などにより、シリコン基板１の表面から２５００〜３
０００Åの深さ位置にボロン濃度ピークを有し、かつそ
のピーク位置において１×１０18ｃｍ-3以下のボロン濃
度を有するボロン拡散領域３が形成される。この後、砒
素がイオン注入法により注入される。これにより、シリ
コン基板１の表面から１００〜１５０Åの深さ位置に砒
素ピーク濃度を有し、かつそのピーク位置において１×
１０18ｃｍ-3以下の不純物濃度を有する埋込チャネル領
域１１５が形成される。
ギ：５０ｋｅＶ、ドーズ量：５×１０12〜８×１０12ｃ
ｍ-2の条件でボロンイオンが注入される。このイオン注
入などにより、シリコン基板１の表面から２５００〜３
０００Åの深さ位置にボロン濃度ピークを有し、かつそ
のピーク位置において１×１０18ｃｍ-3以下のボロン濃
度を有するボロン拡散領域３が形成される。この後、砒
素がイオン注入法により注入される。これにより、シリ
コン基板１の表面から１００〜１５０Åの深さ位置に砒
素ピーク濃度を有し、かつそのピーク位置において１×
１０18ｃｍ-3以下の不純物濃度を有する埋込チャネル領
域１１５が形成される。
【００８５】図１４を参照して、注入エネルギ：２３ｋ
ｅＶ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。この注入により、シリコン基
板１の表面から５００Å以下の深さ位置に窒素濃度ピー
クを有し、そのピーク位置において１×１０18ｃｍ-3以
上の窒素濃度を有する窒素拡散領域１０５が形成され
る。この窒素拡散領域１０５は埋込チャネル領域１１５
を覆うように形成される。この後、下敷酸化膜３１がエ
ッチング除去される。
ｅＶ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。この注入により、シリコン基
板１の表面から５００Å以下の深さ位置に窒素濃度ピー
クを有し、そのピーク位置において１×１０18ｃｍ-3以
上の窒素濃度を有する窒素拡散領域１０５が形成され
る。この窒素拡散領域１０５は埋込チャネル領域１１５
を覆うように形成される。この後、下敷酸化膜３１がエ
ッチング除去される。
【００８６】図１５を参照して、このエッチングによ
り、シリコン基板１の表面が露出する。
り、シリコン基板１の表面が露出する。
【００８７】図１６を参照して、熱酸化処理などにより
表面全面にゲート絶縁膜となるべきシリコン酸化膜９ａ
が形成される。この後、第１の実施例で説明したと同様
の後工程を経ることにより図１７に示すように１対のｎ
型ソース／ドレイン領域７と、ゲート絶縁膜９と、ゲー
ト電極層１１と、側壁絶縁層１３とが形成される。１対
のｎ型ソース／ドレイン領域７と、ゲート絶縁膜９と、
ゲート電極層１１と、埋込チャネル領域１１５とによ
り、埋込チャネル型のｎＭＯＳＦＥＴ１２０が構成され
る。
表面全面にゲート絶縁膜となるべきシリコン酸化膜９ａ
が形成される。この後、第１の実施例で説明したと同様
の後工程を経ることにより図１７に示すように１対のｎ
型ソース／ドレイン領域７と、ゲート絶縁膜９と、ゲー
ト電極層１１と、側壁絶縁層１３とが形成される。１対
のｎ型ソース／ドレイン領域７と、ゲート絶縁膜９と、
ゲート電極層１１と、埋込チャネル領域１１５とによ
り、埋込チャネル型のｎＭＯＳＦＥＴ１２０が構成され
る。
【００８８】本実施例の半導体装置では、図１０および
図１１に示すように窒素注入領域１０５が埋込チャネル
領域１１５を覆うように形成されている。この窒素は、
ボロンの拡散を防止する働きを有している。このため、
この窒素拡散領域１０５により、ボロン拡散領域３のボ
ロンが埋込チャネル領域１１５側へ拡散することは防止
される。それゆえ、ｎ型の埋込チャネル領域１１５とｐ
型のボロン拡散領域３とにより構成されるｐ−ｎ接合部
近傍において、埋込チャネル領域１１５の砒素の濃度勾
配は大きいまま維持される。つまり図１１においては、
埋込チャネル領域１１５とボロン拡散領域３とのｐ−ｎ
接合部近傍において、砒素濃度の分布は点線で示すよう
に濃度勾配が小さくならず、実線で示すように濃度勾配
は大きく維持される。よって、埋込チャネル領域におけ
る深さ方向のポテンシャルは図１８に示すように窒素注
入領域がない場合より大きく確保できる。したがって、
チャネル領域を広く確保できるため、ＭＯＳＦＥＴ１２
０の駆動能力を向上させることができる。この点におい
て本実施例のＭＯＳＦＥＴ１２０は、微細化に適してい
る。
図１１に示すように窒素注入領域１０５が埋込チャネル
領域１１５を覆うように形成されている。この窒素は、
ボロンの拡散を防止する働きを有している。このため、
この窒素拡散領域１０５により、ボロン拡散領域３のボ
ロンが埋込チャネル領域１１５側へ拡散することは防止
される。それゆえ、ｎ型の埋込チャネル領域１１５とｐ
型のボロン拡散領域３とにより構成されるｐ−ｎ接合部
近傍において、埋込チャネル領域１１５の砒素の濃度勾
配は大きいまま維持される。つまり図１１においては、
埋込チャネル領域１１５とボロン拡散領域３とのｐ−ｎ
接合部近傍において、砒素濃度の分布は点線で示すよう
に濃度勾配が小さくならず、実線で示すように濃度勾配
は大きく維持される。よって、埋込チャネル領域におけ
る深さ方向のポテンシャルは図１８に示すように窒素注
入領域がない場合より大きく確保できる。したがって、
チャネル領域を広く確保できるため、ＭＯＳＦＥＴ１２
０の駆動能力を向上させることができる。この点におい
て本実施例のＭＯＳＦＥＴ１２０は、微細化に適してい
る。
【００８９】また、ボロン拡散領域３のボロンが埋込チ
ャネル領域１１５側へ拡散することを防止しつつ、シリ
コン基板１の表面から埋込チャネル領域１１５よりも深
い位置でのボロン濃度を高くすることも可能である。し
たがって、基板深部で生じるパンチスルーを防止でき、
パンチスルー耐圧の向上を図ることができる。この点に
おいも、本実施例のＭＯＳＦＥＴ１２０は微細化に適し
ている。
ャネル領域１１５側へ拡散することを防止しつつ、シリ
コン基板１の表面から埋込チャネル領域１１５よりも深
い位置でのボロン濃度を高くすることも可能である。し
たがって、基板深部で生じるパンチスルーを防止でき、
パンチスルー耐圧の向上を図ることができる。この点に
おいも、本実施例のＭＯＳＦＥＴ１２０は微細化に適し
ている。
【００９０】実施例４ 本発明の実施例４における半導体装置の構成は、第３の
実施例と比較して、窒素注入領域の構成が異なる。
実施例と比較して、窒素注入領域の構成が異なる。
【００９１】図１９は、本発明の第４の実施例におい
て、図１０のＡ3 −Ａ3 線に沿う部分の位置に対応した
不純物濃度を示す図である。図１０と図１９とを参照し
て、窒素注入領域１１５は、窒素濃度ピークがシリコン
基板１の表面に位置するように、その濃度ピーク位置に
おいて１×１０18ｃｍ-3以上の窒素濃度を有するように
形成されている。なお、これ以外の構成については第３
の実施例とほぼ同様であるためその説明は省略する。
て、図１０のＡ3 −Ａ3 線に沿う部分の位置に対応した
不純物濃度を示す図である。図１０と図１９とを参照し
て、窒素注入領域１１５は、窒素濃度ピークがシリコン
基板１の表面に位置するように、その濃度ピーク位置に
おいて１×１０18ｃｍ-3以上の窒素濃度を有するように
形成されている。なお、これ以外の構成については第３
の実施例とほぼ同様であるためその説明は省略する。
【００９２】また本発明の第４の実施例における半導体
装置の製造方法は第３の実施例と比較して、窒素注入領
域の形成条件が異なる。つまり図１４において、窒素
が、注入エネルギ：１４ｋｅＶ、ドーズ量：５×１０11
〜１×１０13ｃｍ-2の条件で注入される。このイオン注
入により、シリコン基板１の表面に窒素濃度ピークを有
し、かつその濃度ピーク位置において１×１０18ｃｍ-3
以上の窒素濃度を有する窒素注入領域１０５が埋込チャ
ネル領域１１５を覆うように形成される。
装置の製造方法は第３の実施例と比較して、窒素注入領
域の形成条件が異なる。つまり図１４において、窒素
が、注入エネルギ：１４ｋｅＶ、ドーズ量：５×１０11
〜１×１０13ｃｍ-2の条件で注入される。このイオン注
入により、シリコン基板１の表面に窒素濃度ピークを有
し、かつその濃度ピーク位置において１×１０18ｃｍ-3
以上の窒素濃度を有する窒素注入領域１０５が埋込チャ
ネル領域１１５を覆うように形成される。
【００９３】なお、この窒素注入時における下敷酸化膜
３１の膜厚は３００Åである。なお、これ以外の本実施
例の製造方法については、第３の実施例の製造方法とほ
ぼ同様であるためその説明を省略する。
３１の膜厚は３００Åである。なお、これ以外の本実施
例の製造方法については、第３の実施例の製造方法とほ
ぼ同様であるためその説明を省略する。
【００９４】本実施例の半導体装置では、第３の実施例
と同様、窒素注入領域１０５が埋込チャネル領域１１５
を覆うように形成されている。このため、この窒素注入
領域によりボロン拡散領域３のボロンが埋込チャネル領
域１１５側へ拡散することが防止される。このため、ボ
ロン拡散領域３と埋込チャネル領域１１５とにより構成
されるｐ−ｎ接合部近傍において、埋込チャネル領域の
濃度勾配は大きいまま維持される。よって、埋込チャネ
ル領域における深さ方向のポテンシャルは大きく確保で
き、チャネル領域を広く確保できる。したがって、トラ
ンジスタの駆動能力を向上させることができる。この点
において、本実施例のＭＯＳＦＥＴは微細化に適してい
る。
と同様、窒素注入領域１０５が埋込チャネル領域１１５
を覆うように形成されている。このため、この窒素注入
領域によりボロン拡散領域３のボロンが埋込チャネル領
域１１５側へ拡散することが防止される。このため、ボ
ロン拡散領域３と埋込チャネル領域１１５とにより構成
されるｐ−ｎ接合部近傍において、埋込チャネル領域の
濃度勾配は大きいまま維持される。よって、埋込チャネ
ル領域における深さ方向のポテンシャルは大きく確保で
き、チャネル領域を広く確保できる。したがって、トラ
ンジスタの駆動能力を向上させることができる。この点
において、本実施例のＭＯＳＦＥＴは微細化に適してい
る。
【００９５】また、ボロン拡散領域３のボロンの埋込チ
ャネル領域１１５側への拡散を防止しつつ、シリコン基
板１の表面から埋込チャネル領域１１５よりも深い位置
でのボロン濃度を高くすることができる。したがって、
シリコン基板１の深部で生じるパンチスルーを防止で
き、パンチスルー耐圧の向上を図ることができる。この
点においても、本実施例のＭＯＳＦＥＴは微細化に適し
ている。
ャネル領域１１５側への拡散を防止しつつ、シリコン基
板１の表面から埋込チャネル領域１１５よりも深い位置
でのボロン濃度を高くすることができる。したがって、
シリコン基板１の深部で生じるパンチスルーを防止で
き、パンチスルー耐圧の向上を図ることができる。この
点においても、本実施例のＭＯＳＦＥＴは微細化に適し
ている。
【００９６】実施例５ 図２０は、本発明の第５の実施例における半導体装置の
構成を概略的に示す断面図である。また図２１は、図２
０のＡ5 −Ａ5 線に沿う部分の位置に対応した不純物濃
度を示す図である。また図２２は、図２０のＢ5 −Ｂ5
線に沿う部分の位置に対応したボロン濃度を示す図であ
る。
構成を概略的に示す断面図である。また図２１は、図２
０のＡ5 −Ａ5 線に沿う部分の位置に対応した不純物濃
度を示す図である。また図２２は、図２０のＢ5 −Ｂ5
線に沿う部分の位置に対応したボロン濃度を示す図であ
る。
【００９７】図２０と図２１と図２２とを参照して、シ
リコン基板２０１の表面にはリンまたは砒素などのｎ型
の不純物が注入されたｎ型不純物拡散領域２０３が形成
されている。このｎ型不純物拡散領域２０３の表面に
は、１対のｐ型ソース／ドレイン領域２０７が所定の距
離を隔てて形成されている。この１対のｐ型ソース／ド
レイン領域２０７には、ボロンが導入されている。この
１対のｐ型ソース／ドレイン領域２０７に挟まれる領域
上にゲート絶縁膜２０９を介在してゲート電極層２１１
が形成されている。
リコン基板２０１の表面にはリンまたは砒素などのｎ型
の不純物が注入されたｎ型不純物拡散領域２０３が形成
されている。このｎ型不純物拡散領域２０３の表面に
は、１対のｐ型ソース／ドレイン領域２０７が所定の距
離を隔てて形成されている。この１対のｐ型ソース／ド
レイン領域２０７には、ボロンが導入されている。この
１対のｐ型ソース／ドレイン領域２０７に挟まれる領域
上にゲート絶縁膜２０９を介在してゲート電極層２１１
が形成されている。
【００９８】１対のｐ型ソース／ドレイン領域２０７
と、ゲート絶縁膜２０９と、ゲート電極層２１１とによ
り表面チャネル型のｐＭＯＳＦＥＴ２２０が構成されて
いる。
と、ゲート絶縁膜２０９と、ゲート電極層２１１とによ
り表面チャネル型のｐＭＯＳＦＥＴ２２０が構成されて
いる。
【００９９】１対のｐ型ソース／ドレイン領域２０７に
挟まれるシリコン基板２０１の表面には窒素注入領域２
０５が形成されている。またゲート電極層２１１の側壁
を覆うように側壁絶縁層２１３が形成されている。
挟まれるシリコン基板２０１の表面には窒素注入領域２
０５が形成されている。またゲート電極層２１１の側壁
を覆うように側壁絶縁層２１３が形成されている。
【０１００】特に図２１を参照して、窒素注入領域２０
５では、その窒素濃度ピーク（一点鎖線ＰN5−ＰN5）が
シリコン基板２０１の表面から５００Å以下の深さ位置
ＤN5に位置している。また、窒素注入領域２０５は、そ
の濃度ピークにおいて１×１０18ｃｍ-3以上の窒素濃度
ＣN5を有している。
５では、その窒素濃度ピーク（一点鎖線ＰN5−ＰN5）が
シリコン基板２０１の表面から５００Å以下の深さ位置
ＤN5に位置している。また、窒素注入領域２０５は、そ
の濃度ピークにおいて１×１０18ｃｍ-3以上の窒素濃度
ＣN5を有している。
【０１０１】ｎ型不純物拡散領域２０３では、そのｎ型
不純物の濃度ピーク（一点鎖線ＰAS 5 −ＰAS5 ）がシリ
コン基板２０１の表面から２５００〜３５００Åの深さ
位置ＤAS5 に位置している。また、ｎ型不純物拡散領域
２０３は、その濃度ピークにおいて５×１０16〜１×１
０18ｃｍ-3のｎ型不純物濃度ＣAS5 を有している。
不純物の濃度ピーク（一点鎖線ＰAS 5 −ＰAS5 ）がシリ
コン基板２０１の表面から２５００〜３５００Åの深さ
位置ＤAS5 に位置している。また、ｎ型不純物拡散領域
２０３は、その濃度ピークにおいて５×１０16〜１×１
０18ｃｍ-3のｎ型不純物濃度ＣAS5 を有している。
【０１０２】特に図２２を参照して、ｐ型ソース／ドレ
イン領域２０７には、１×１０20〜１×１０21ｃｍ-3の
濃度でボロンが注入されている。またこの１対のｐ型ソ
ース／ドレイン領域に挟まれるシリコン基板２０１の表
面近傍の領域がチャネル領域となる。
イン領域２０７には、１×１０20〜１×１０21ｃｍ-3の
濃度でボロンが注入されている。またこの１対のｐ型ソ
ース／ドレイン領域に挟まれるシリコン基板２０１の表
面近傍の領域がチャネル領域となる。
【０１０３】次に、本発明の第５の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【０１０４】図２３〜図２８は、本発明の第５の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図２３を参照して、シリコン基板２０１
の表面上に通常のＬＯＣＯＳ法により素子分離酸化膜２
２１が形成される。この素子分離酸化膜２２１の形成と
同時に、素子分離酸化膜２２１の下面に接する分離注入
領域２２３が形成される。この後、たとえばＣＶＤ法に
より３００Åの膜厚で下敷酸化膜２３１が表面全面に形
成される。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図２３を参照して、シリコン基板２０１
の表面上に通常のＬＯＣＯＳ法により素子分離酸化膜２
２１が形成される。この素子分離酸化膜２２１の形成と
同時に、素子分離酸化膜２２１の下面に接する分離注入
領域２２３が形成される。この後、たとえばＣＶＤ法に
より３００Åの膜厚で下敷酸化膜２３１が表面全面に形
成される。
【０１０５】図２４を参照して、リンまたは砒素などの
ｎ型不純物が所定の条件でイオン注入される。具体的に
は、たとえばリンイオン（Ｐ+）が、注入エネルギ：５
０ｋｅＶ、ドーズ量：２×１０12〜８×１０12ｃｍ-2の
条件で注入される。これにより、シリコン基板２０１の
表面から２５００〜３５００Åの深さ位置にｎ型不純物
濃度ピークを有し、かつその不純物濃度ピークにおいて
５×１０16〜１×１０18ｃｍ-3のｎ型不純物濃度を有す
るｎ型不純物拡散領域２０３が形成される。
ｎ型不純物が所定の条件でイオン注入される。具体的に
は、たとえばリンイオン（Ｐ+）が、注入エネルギ：５
０ｋｅＶ、ドーズ量：２×１０12〜８×１０12ｃｍ-2の
条件で注入される。これにより、シリコン基板２０１の
表面から２５００〜３５００Åの深さ位置にｎ型不純物
濃度ピークを有し、かつその不純物濃度ピークにおいて
５×１０16〜１×１０18ｃｍ-3のｎ型不純物濃度を有す
るｎ型不純物拡散領域２０３が形成される。
【０１０６】図２５を参照して、注入エネルギ：２３ｋ
ｅＶ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。これにより、シリコン基板２
０１の表面から５００Å以下の深さ位置に窒素濃度ピー
クを有し、かつその濃度ピークにおいて１×１０18ｃｍ
-3以上の窒素濃度を有する窒素注入領域２０５が形成さ
れる。この後、下敷酸化膜２３１がエッチング除去され
る。
ｅＶ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。これにより、シリコン基板２
０１の表面から５００Å以下の深さ位置に窒素濃度ピー
クを有し、かつその濃度ピークにおいて１×１０18ｃｍ
-3以上の窒素濃度を有する窒素注入領域２０５が形成さ
れる。この後、下敷酸化膜２３１がエッチング除去され
る。
【０１０７】図２６を参照して、このエッチングによ
り、シリコン基板２０１の表面が露出する。
り、シリコン基板２０１の表面が露出する。
【０１０８】図２７を参照して、熱酸化処理などにより
ゲート絶縁膜となるシリコン酸化膜２０９ａが表面全面
に形成される。
ゲート絶縁膜となるシリコン酸化膜２０９ａが表面全面
に形成される。
【０１０９】図２８を参照して、ゲート絶縁膜２０９の
表面上にパターニングされたゲート電極層２１１が形成
される。このゲート電極層２１１をマスクとしてボロン
イオンが注入される。このボロンの注入により、シリコ
ン基板２０１の表面から０．１５〜０．３μｍの深さに
ｐ型ソース／ドレイン領域２０７が形成される。１対の
ｐ型ソース／ドレイン領域２０７と、ゲート絶縁膜２０
９と、ゲート電極層２１１とにより表面チャネル型のｐ
ＭＯＳＦＥＴ２２０が構成される。
表面上にパターニングされたゲート電極層２１１が形成
される。このゲート電極層２１１をマスクとしてボロン
イオンが注入される。このボロンの注入により、シリコ
ン基板２０１の表面から０．１５〜０．３μｍの深さに
ｐ型ソース／ドレイン領域２０７が形成される。１対の
ｐ型ソース／ドレイン領域２０７と、ゲート絶縁膜２０
９と、ゲート電極層２１１とにより表面チャネル型のｐ
ＭＯＳＦＥＴ２２０が構成される。
【０１１０】この後、ゲート電極層２１１の側壁を覆う
側壁絶縁層２１３が形成される。本実施例の半導体装置
では、窒素注入領域２０５がシリコン基板２０１の表面
から５００Å以下の深さ位置に窒素濃度ピークを有して
いる。つまり、窒素注入領域２０５はｐＭＯＳＦＥＴ２
２０のチャネル領域に形成されている。このため、１対
のｐ型ソース／ドレイン領域２０７のボロンが後工程の
熱処理などにより拡散してくることが防止される。よっ
て、図２２に示すように、ｐ型ソース／ドレイン領域２
０７がチャネル領域側へ拡がることは防止され、実質的
なチャネル長（実効チャネル長）を大きく確保すること
ができる。従って、本実施例のＭＯＳＦＥＴ２２０は微
細化に適している。
側壁絶縁層２１３が形成される。本実施例の半導体装置
では、窒素注入領域２０５がシリコン基板２０１の表面
から５００Å以下の深さ位置に窒素濃度ピークを有して
いる。つまり、窒素注入領域２０５はｐＭＯＳＦＥＴ２
２０のチャネル領域に形成されている。このため、１対
のｐ型ソース／ドレイン領域２０７のボロンが後工程の
熱処理などにより拡散してくることが防止される。よっ
て、図２２に示すように、ｐ型ソース／ドレイン領域２
０７がチャネル領域側へ拡がることは防止され、実質的
なチャネル長（実効チャネル長）を大きく確保すること
ができる。従って、本実施例のＭＯＳＦＥＴ２２０は微
細化に適している。
【０１１１】実施例６ 本発明の第６の実施例における半導体装置の構成は、第
５の実施例と比較して、窒素注入領域の構成が異なる。
５の実施例と比較して、窒素注入領域の構成が異なる。
【０１１２】図２９は、本発明の第６の実施例におい
て、図２０のＡ5 −Ａ5 線に沿う部分の位置に対応した
不純物濃度を示す図である。図２０と図２９とを参照し
て、本実施例では、窒素注入領域２０５では、その窒素
濃度ピークがシリコン基板２０１の表面に位置してい
る。また、窒素注入領域２０５は、その濃度ピークにお
いて１×１０18ｃｍ-3以上の窒素濃度を有している。
て、図２０のＡ5 −Ａ5 線に沿う部分の位置に対応した
不純物濃度を示す図である。図２０と図２９とを参照し
て、本実施例では、窒素注入領域２０５では、その窒素
濃度ピークがシリコン基板２０１の表面に位置してい
る。また、窒素注入領域２０５は、その濃度ピークにお
いて１×１０18ｃｍ-3以上の窒素濃度を有している。
【０１１３】なお、それ以外の構成については第５の実
施例とほぼ同様であるためその説明は省略する。
施例とほぼ同様であるためその説明は省略する。
【０１１４】また本発明の第６の実施例における半導体
装置の製造方法は、第５の実施例と比較して、窒素注入
領域を形成するための窒素注入条件が異なる。
装置の製造方法は、第５の実施例と比較して、窒素注入
領域を形成するための窒素注入条件が異なる。
【０１１５】図２５を参照して、窒素は、注入エネル
ギ：１４ｋｅＶ、ドーズ量：５×１０ 11〜１×１０13ｃ
ｍ-2の条件で注入される。これにより、シリコン基板２
０１の表面に窒素濃度ピークを有し、その濃度ピークに
おいて１×１０18ｃｍ-3以上の窒素濃度を有する窒素注
入領域２０５が形成される。
ギ：１４ｋｅＶ、ドーズ量：５×１０ 11〜１×１０13ｃ
ｍ-2の条件で注入される。これにより、シリコン基板２
０１の表面に窒素濃度ピークを有し、その濃度ピークに
おいて１×１０18ｃｍ-3以上の窒素濃度を有する窒素注
入領域２０５が形成される。
【０１１６】なお、この窒素注入時における下敷酸化膜
２３１の膜厚は３００Åである。なお、これ以外の製造
方法については、第５の実施例とほぼ同様であるためそ
の説明は省略する。
２３１の膜厚は３００Åである。なお、これ以外の製造
方法については、第５の実施例とほぼ同様であるためそ
の説明は省略する。
【０１１７】本実施例の半導体装置では、窒素注入領域
２０５は、その窒素濃度ピークがシリコン基板２０１の
表面に位置するように形成されている。つまり、窒素注
入領域２０５はｐＭＯＳＦＥＴ２２０のチャネル領域に
位置している。このため、第５の実施例と同様、ｐ型ソ
ース／ドレイン領域２０７のボロンが後工程の熱処理な
どによりチャネル領域側へ拡散することが防止される。
このため、ｐ型ソース／ドレイン領域２０７がチャネル
領域側へ拡がることは防止され、実質的なチャネル長を
大きく確保することができる。それゆえ、本実施例のＭ
ＯＳＦＥＴは微細化に適している。
２０５は、その窒素濃度ピークがシリコン基板２０１の
表面に位置するように形成されている。つまり、窒素注
入領域２０５はｐＭＯＳＦＥＴ２２０のチャネル領域に
位置している。このため、第５の実施例と同様、ｐ型ソ
ース／ドレイン領域２０７のボロンが後工程の熱処理な
どによりチャネル領域側へ拡散することが防止される。
このため、ｐ型ソース／ドレイン領域２０７がチャネル
領域側へ拡がることは防止され、実質的なチャネル長を
大きく確保することができる。それゆえ、本実施例のＭ
ＯＳＦＥＴは微細化に適している。
【０１１８】実施例７ 図３０は、本発明の第７の実施例における半導体装置の
構成を概略的に示す断面図である。また図３１は、図３
０のＡ7 −Ａ7 線に沿う部分の位置に対応した不純物濃
度を示す図である。また図３２は、図３０のＢ7 −Ｂ7
線に沿う部分の位置に対応したボロン濃度を示す図であ
る。
構成を概略的に示す断面図である。また図３１は、図３
０のＡ7 −Ａ7 線に沿う部分の位置に対応した不純物濃
度を示す図である。また図３２は、図３０のＢ7 −Ｂ7
線に沿う部分の位置に対応したボロン濃度を示す図であ
る。
【０１１９】図３０と図３１と図３２とを参照して、シ
リコン基板２０１の表面にリンまたは砒素などのｎ型不
純物よりなるｎ型不純物拡散領域２０３が形成されてい
る。このｎ型不純物拡散領域２０３の表面には、１対の
ｐ型ソース／ドレイン領域２０７が所定の距離を隔てて
形成されている。この１対のｐ型ソース／ドレイン領域
２０７は、ボロン注入により形成されている。この１対
のｐ型ソース／ドレイン領域２０７に挟まれるシリコン
基板２０１の表面にはｐ型の埋込チャネル領域３１５が
形成されている。また１対のｐ型ソース／ドレイン領域
２０７に挟まれる領域上には、ゲート絶縁膜２０９を介
在しゲート電極層２１１が形成されている。この１対の
ｐ型ソース／ドレイン領域２０７と、ゲート絶縁膜２０
９と、ゲート電極層２１１と、埋込チャネル領域３１５
とにより、埋込チャネル型のｐＭＯＳＦＥＴ３２０が構
成されている。
リコン基板２０１の表面にリンまたは砒素などのｎ型不
純物よりなるｎ型不純物拡散領域２０３が形成されてい
る。このｎ型不純物拡散領域２０３の表面には、１対の
ｐ型ソース／ドレイン領域２０７が所定の距離を隔てて
形成されている。この１対のｐ型ソース／ドレイン領域
２０７は、ボロン注入により形成されている。この１対
のｐ型ソース／ドレイン領域２０７に挟まれるシリコン
基板２０１の表面にはｐ型の埋込チャネル領域３１５が
形成されている。また１対のｐ型ソース／ドレイン領域
２０７に挟まれる領域上には、ゲート絶縁膜２０９を介
在しゲート電極層２１１が形成されている。この１対の
ｐ型ソース／ドレイン領域２０７と、ゲート絶縁膜２０
９と、ゲート電極層２１１と、埋込チャネル領域３１５
とにより、埋込チャネル型のｐＭＯＳＦＥＴ３２０が構
成されている。
【０１２０】また１対のｐ型ソース／ドレイン領域２０
７に挟まれるシリコン基板２０１の表面には窒素注入領
域３０５が形成されている。この窒素注入領域３０５
は、埋込チャネル領域３１５を覆うように形成されてい
る。またゲート電極層２１１の側壁を覆うように側壁絶
縁層２１３が形成されている。
７に挟まれるシリコン基板２０１の表面には窒素注入領
域３０５が形成されている。この窒素注入領域３０５
は、埋込チャネル領域３１５を覆うように形成されてい
る。またゲート電極層２１１の側壁を覆うように側壁絶
縁層２１３が形成されている。
【０１２１】特に図３１を参照して、窒素注入領域３０
５は、その窒素濃度ピーク（一点鎖線ＰN7−ＰN7）がシ
リコン基板２０１の表面から５００Å以下の深さ位置Ｄ
N7に位置するように、かつその濃度ピークにおいて１×
１０18ｃｍ-3以上の窒素濃度を有するように形成されて
いる。
５は、その窒素濃度ピーク（一点鎖線ＰN7−ＰN7）がシ
リコン基板２０１の表面から５００Å以下の深さ位置Ｄ
N7に位置するように、かつその濃度ピークにおいて１×
１０18ｃｍ-3以上の窒素濃度を有するように形成されて
いる。
【０１２２】埋込チャネル領域３１５は、そのボロン濃
度ピーク（一点鎖線ＰB7−ＰB7）がシリコン基板２０１
の表面から１００〜１５０Åの深さ位置ＤB7に位置する
ように、かつその濃度ピークにおいて１×１０18ｃｍ-3
以下のボロン濃度を有するように形成されている。
度ピーク（一点鎖線ＰB7−ＰB7）がシリコン基板２０１
の表面から１００〜１５０Åの深さ位置ＤB7に位置する
ように、かつその濃度ピークにおいて１×１０18ｃｍ-3
以下のボロン濃度を有するように形成されている。
【０１２３】またｎ型不純物拡散領域２０３は、そのｎ
型不純物（たとえばリン）濃度ピーク（一点鎖線ＰP7−
ＰP7）がシリコン基板２０１の表面から２５００〜３０
００Åの深さ位置ＤP7に位置するように、かつその濃度
ピークにおいて５×１０16〜１×１０18ｃｍ-3のｎ型不
純物濃度を有するように形成されている。
型不純物（たとえばリン）濃度ピーク（一点鎖線ＰP7−
ＰP7）がシリコン基板２０１の表面から２５００〜３０
００Åの深さ位置ＤP7に位置するように、かつその濃度
ピークにおいて５×１０16〜１×１０18ｃｍ-3のｎ型不
純物濃度を有するように形成されている。
【０１２４】また埋込チャネル領域３１５とｎ型不純物
拡散領域２０３とにより構成されるｐ−ｎ接合部は、シ
リコン基板２０１の表面から２５０〜３５０Åの深さ位
置となるように形成されている。
拡散領域２０３とにより構成されるｐ−ｎ接合部は、シ
リコン基板２０１の表面から２５０〜３５０Åの深さ位
置となるように形成されている。
【０１２５】特に図３２を参照して、１対のｐ型ソース
／ドレイン領域２０７におけるボロン濃度は１×１０20
〜１×１０21ｃｍ-3である。また埋込チャネル領域３１
５におけるボロン濃度は上述したように１×１０18ｃｍ
-3以下である。
／ドレイン領域２０７におけるボロン濃度は１×１０20
〜１×１０21ｃｍ-3である。また埋込チャネル領域３１
５におけるボロン濃度は上述したように１×１０18ｃｍ
-3以下である。
【０１２６】次に、本発明の第７の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【０１２７】図３３〜図３８は本発明の第７の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図３３を参照して、シリコン基板２０１の
表面に通常のＬＯＣＯＳ法により素子分離酸化膜２２１
が形成される。この素子分離酸化膜２２１の形成と同時
に、素子分離酸化膜２２１の下面に接するように分離注
入領域２２３が形成される。この後、たとえばＣＶＤ法
により３００Åの膜厚で下敷酸化膜２３１が表面全面に
形成される。
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図３３を参照して、シリコン基板２０１の
表面に通常のＬＯＣＯＳ法により素子分離酸化膜２２１
が形成される。この素子分離酸化膜２２１の形成と同時
に、素子分離酸化膜２２１の下面に接するように分離注
入領域２２３が形成される。この後、たとえばＣＶＤ法
により３００Åの膜厚で下敷酸化膜２３１が表面全面に
形成される。
【０１２８】図３４を参照して、ｎ型の不純物が所定の
条件でイオン注入される。具体的には、たとえばリンイ
オンが、注入エネルギ：１８０ｋｅＶ、ドーズ量：２×
１０ 12〜８×１０12ｃｍ-2の条件で注入される。これに
より、シリコン基板２０１の表面から２５００〜３００
０Åの深さ位置にｎ型不純物濃度ピークを有し、その濃
度ピークにおいて１×１０18ｃｍ-3のｎ型不純物濃度を
有するｎ型不純物拡散領域２０３が形成される。次に所
定の条件でボロンイオンが注入される。これにより、シ
リコン基板２０１の表面から１００〜１５０Åの深さ位
置にボロン濃度ピークを有し、かつその濃度ピークにお
いて１×１０18ｃｍ-3以下のボロン濃度を有する埋込チ
ャネル領域３１５が形成される。
条件でイオン注入される。具体的には、たとえばリンイ
オンが、注入エネルギ：１８０ｋｅＶ、ドーズ量：２×
１０ 12〜８×１０12ｃｍ-2の条件で注入される。これに
より、シリコン基板２０１の表面から２５００〜３００
０Åの深さ位置にｎ型不純物濃度ピークを有し、その濃
度ピークにおいて１×１０18ｃｍ-3のｎ型不純物濃度を
有するｎ型不純物拡散領域２０３が形成される。次に所
定の条件でボロンイオンが注入される。これにより、シ
リコン基板２０１の表面から１００〜１５０Åの深さ位
置にボロン濃度ピークを有し、かつその濃度ピークにお
いて１×１０18ｃｍ-3以下のボロン濃度を有する埋込チ
ャネル領域３１５が形成される。
【０１２９】図３５を参照して、注入エネルギ：２３ｋ
ｅＶ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。これにより、シリコン基板２
０１の表面から５００Å以下の深さ位置に窒素濃度ピー
クを有し、かつその濃度ピークにおいて１×１０18ｃｍ
-3以上の濃度を有する窒素注入領域３０５が形成され
る。この窒素注入領域３０５は埋込チャネル領域３１５
を覆うように形成される。この後、下敷酸化膜２３１が
エッチング除去される。
ｅＶ以下、ドーズ量：５×１０11〜１×１０13ｃｍ-2の
条件で窒素が注入される。これにより、シリコン基板２
０１の表面から５００Å以下の深さ位置に窒素濃度ピー
クを有し、かつその濃度ピークにおいて１×１０18ｃｍ
-3以上の濃度を有する窒素注入領域３０５が形成され
る。この窒素注入領域３０５は埋込チャネル領域３１５
を覆うように形成される。この後、下敷酸化膜２３１が
エッチング除去される。
【０１３０】図３６を参照して、このエッチング除去に
より、シリコン基板２０１の表面が露出する。
より、シリコン基板２０１の表面が露出する。
【０１３１】図３７を参照して、熱酸化処理などにより
表面全面にゲート絶縁膜となるべきシリコン酸化膜２１
０ａが形成される。
表面全面にゲート絶縁膜となるべきシリコン酸化膜２１
０ａが形成される。
【０１３２】この後、第５の実施例とほぼ同様の後工程
を経ることにより、１対のｐ型ソース／ドレイン領域２
０７と、ゲート絶縁膜２０９と、ゲート電極層２１１と
が形成される。１対のｐ型ソース／ドレイン領域２０７
と、ゲート絶縁膜２０９と、ゲート電極層２１１と、埋
込チャネル領域３１５とにより埋込チャネル型のｐＭＯ
ＳＦＥＴ３２０が構成される。
を経ることにより、１対のｐ型ソース／ドレイン領域２
０７と、ゲート絶縁膜２０９と、ゲート電極層２１１と
が形成される。１対のｐ型ソース／ドレイン領域２０７
と、ゲート絶縁膜２０９と、ゲート電極層２１１と、埋
込チャネル領域３１５とにより埋込チャネル型のｐＭＯ
ＳＦＥＴ３２０が構成される。
【０１３３】またゲート電極層２１１の側壁を覆うよう
に側壁絶縁層２１３が形成される。本実施例の半導体装
置では、窒素注入領域３０５が埋込チャネル領域３１５
を覆うように形成されている。このため、第５の実施例
と同様、ｐ型ソース／ドレイン領域２０７のボロンがチ
ャネル領域側へ拡散することは防止される。それゆえ、
ｐ型ソース／ドレイン領域２０７がチャネル領域側へ拡
がることは防止され、実質的なチャネル長（実効チャネ
ル長）を大きく確保することができる。この点におい
て、本実施例のｐＭＯＳＦＥＴ３２０は微細化に適して
いる。
に側壁絶縁層２１３が形成される。本実施例の半導体装
置では、窒素注入領域３０５が埋込チャネル領域３１５
を覆うように形成されている。このため、第５の実施例
と同様、ｐ型ソース／ドレイン領域２０７のボロンがチ
ャネル領域側へ拡散することは防止される。それゆえ、
ｐ型ソース／ドレイン領域２０７がチャネル領域側へ拡
がることは防止され、実質的なチャネル長（実効チャネ
ル長）を大きく確保することができる。この点におい
て、本実施例のｐＭＯＳＦＥＴ３２０は微細化に適して
いる。
【０１３４】また窒素注入領域３０５が埋込チャネル領
域３１５を覆うように形成されている。このため、埋込
チャネル領域のボロンが後工程の熱処理などにより、基
板表面側から基板深部側へと拡散することが防止され
る。それゆえ、埋込チャネル領域の拡散深さを浅く維持
することができ、この埋込チャネル領域３１５全体をゲ
ート電極２１１に印加する電圧によって空乏層化でき
る。よって、パンチスルー電流の発生は抑制される。こ
の点においても、本実施例のｐＭＯＳＦＥＴ３２０は微
細化に適している。
域３１５を覆うように形成されている。このため、埋込
チャネル領域のボロンが後工程の熱処理などにより、基
板表面側から基板深部側へと拡散することが防止され
る。それゆえ、埋込チャネル領域の拡散深さを浅く維持
することができ、この埋込チャネル領域３１５全体をゲ
ート電極２１１に印加する電圧によって空乏層化でき
る。よって、パンチスルー電流の発生は抑制される。こ
の点においても、本実施例のｐＭＯＳＦＥＴ３２０は微
細化に適している。
【０１３５】実施例８ 本発明の第８の実施例における半導体装置の構成は第７
の実施例と比較して、窒素注入領域の構成が異なる。
の実施例と比較して、窒素注入領域の構成が異なる。
【０１３６】図３９は、本発明の第８の実施例におい
て、図３０のＡ7 −Ａ7 線に沿う部分の位置に対応した
不純物濃度を示す図である。図３０と図３９とを参照し
て、窒素注入領域３０５は、その窒素濃度ピークがシリ
コン基板２０１の表面に位置するように、かつその濃度
ピークにおいて１×１０18ｃｍ-3以上の窒素濃度ＣN8を
有するように形成されている。これ以外の構成について
は、第７の実施例とほぼ同様であるためその説明は省略
する。
て、図３０のＡ7 −Ａ7 線に沿う部分の位置に対応した
不純物濃度を示す図である。図３０と図３９とを参照し
て、窒素注入領域３０５は、その窒素濃度ピークがシリ
コン基板２０１の表面に位置するように、かつその濃度
ピークにおいて１×１０18ｃｍ-3以上の窒素濃度ＣN8を
有するように形成されている。これ以外の構成について
は、第７の実施例とほぼ同様であるためその説明は省略
する。
【０１３７】また本発明の第８の実施例における半導体
装置の製造方法は、第７の実施例と比較して、シリコン
注入領域を形成するための窒素注入条件が異なる。
装置の製造方法は、第７の実施例と比較して、シリコン
注入領域を形成するための窒素注入条件が異なる。
【０１３８】図３５を参照して、本実施例では、窒素
は、注入エネルギ：１４ｋｅＶ、ドーズ量：５×１０11
〜１×１０13ｃｍ-2の条件で注入される。これにより、
窒素濃度ピークがシリコン基板２０１の表面に位置し、
かつその濃度ピークにおいて１×１０18ｃｍ-3以上の窒
素濃度を有する窒素注入領域３０５が埋込チャネル領域
３１５を覆うように形成される。
は、注入エネルギ：１４ｋｅＶ、ドーズ量：５×１０11
〜１×１０13ｃｍ-2の条件で注入される。これにより、
窒素濃度ピークがシリコン基板２０１の表面に位置し、
かつその濃度ピークにおいて１×１０18ｃｍ-3以上の窒
素濃度を有する窒素注入領域３０５が埋込チャネル領域
３１５を覆うように形成される。
【０１３９】なお、この窒素注入時における下敷酸化膜
２３１の膜厚は３００Åである。これ以外の製造方法に
ついては第７の実施例とほぼ同様であるためその説明を
省略する。
２３１の膜厚は３００Åである。これ以外の製造方法に
ついては第７の実施例とほぼ同様であるためその説明を
省略する。
【０１４０】本実施例の半導体装置では、窒素注入領域
３０５は、埋込チャネル領域３１５を覆うように形成さ
れている。このため、第５の実施例と同様、ｐ型ソース
／ドレイン領域２０７のボロンが後工程の熱処理などに
よりチャネル領域側へ拡散しようとすることが防止され
る。このため、ｐ型ソース／ドレイン領域２０７がチャ
ネル領域側へ拡がることは防止されるため、実質的なチ
ャネル長（実効チャネル長）を大きく確保することがで
きる。この点について、本実施例のｐＭＯＳＦＥＴは微
細化に適している。
３０５は、埋込チャネル領域３１５を覆うように形成さ
れている。このため、第５の実施例と同様、ｐ型ソース
／ドレイン領域２０７のボロンが後工程の熱処理などに
よりチャネル領域側へ拡散しようとすることが防止され
る。このため、ｐ型ソース／ドレイン領域２０７がチャ
ネル領域側へ拡がることは防止されるため、実質的なチ
ャネル長（実効チャネル長）を大きく確保することがで
きる。この点について、本実施例のｐＭＯＳＦＥＴは微
細化に適している。
【０１４１】また窒素注入領域が埋込チャネル領域３１
５を覆うように形成されている。このため、後工程の熱
処理などにより埋込チャネル領域３１５中のボロンがシ
リコン基板２０１の表面側から深部側へと拡散しようと
することが防止される。このため、埋込チャネル領域３
１５の拡散深さを浅く維持することができ、埋込チャネ
ル領域３１５全体をゲート電極２１１に印加する電圧で
空乏層化できる。よってパンチスルー電流の発生は抑制
される。この点についても、本実施例のｐＭＯＳＦＥＴ
は微細化に適している。
５を覆うように形成されている。このため、後工程の熱
処理などにより埋込チャネル領域３１５中のボロンがシ
リコン基板２０１の表面側から深部側へと拡散しようと
することが防止される。このため、埋込チャネル領域３
１５の拡散深さを浅く維持することができ、埋込チャネ
ル領域３１５全体をゲート電極２１１に印加する電圧で
空乏層化できる。よってパンチスルー電流の発生は抑制
される。この点についても、本実施例のｐＭＯＳＦＥＴ
は微細化に適している。
【０１４２】なお、第１〜第８の実施例において、窒素
注入領域を形成するための窒素注入条件は上述のものに
限られない。たとえば、上述においては、下敷酸化膜の
膜厚が３００Åの場合における窒素の注入条件について
説明したが、下敷酸化膜の膜厚を任意に変更し、これに
合わせてシリコン注入条件を変更してもよい。たとえ
ば、シリコンおよびシリコン酸化膜中での窒素の射影飛
程Ｒｐと分散ΔＲｐは以下の表に示すようになってい
る。
注入領域を形成するための窒素注入条件は上述のものに
限られない。たとえば、上述においては、下敷酸化膜の
膜厚が３００Åの場合における窒素の注入条件について
説明したが、下敷酸化膜の膜厚を任意に変更し、これに
合わせてシリコン注入条件を変更してもよい。たとえ
ば、シリコンおよびシリコン酸化膜中での窒素の射影飛
程Ｒｐと分散ΔＲｐは以下の表に示すようになってい
る。
【０１４３】
【表１】
【０１４４】上記の表より、窒素注入領域形成のための
窒素注入条件は、窒素注入領域が基板表面から５００Å
以下の深さ位置もしくは基板表面に窒素濃度ピークを有
するように選ばれればよい。
窒素注入条件は、窒素注入領域が基板表面から５００Å
以下の深さ位置もしくは基板表面に窒素濃度ピークを有
するように選ばれればよい。
【０１４５】なお、第１〜第８の実施例においては、ト
ランジスタのゲート絶縁膜に主にシリコン酸化膜を用い
たものについて説明したが、これに限られるものではな
く、これ以外の絶縁膜が用いられてもよい。
ランジスタのゲート絶縁膜に主にシリコン酸化膜を用い
たものについて説明したが、これに限られるものではな
く、これ以外の絶縁膜が用いられてもよい。
【０１４６】
【発明の効果】請求項１および請求項２に記載の半導体
装置においては、半導体基板と同一導電型の第１の不純
物領域が、第２の濃度ピークを有して形成されているた
め、比例縮小則に従った不純物濃度が実現され、パンチ
スルー耐圧の向上を図ることができるとともに、第２の
濃度ピークよりも表面側に第１の濃度ピークを有する窒
素導入領域が形成されて、第２の濃度ピークから半導体
基板表面側への不純物拡散を抑制しているため、微細化
されてもチャネル領域の不純物濃度を低く維持すること
ができ、しきい値電圧の上昇を抑制することができる。
装置においては、半導体基板と同一導電型の第１の不純
物領域が、第２の濃度ピークを有して形成されているた
め、比例縮小則に従った不純物濃度が実現され、パンチ
スルー耐圧の向上を図ることができるとともに、第２の
濃度ピークよりも表面側に第１の濃度ピークを有する窒
素導入領域が形成されて、第２の濃度ピークから半導体
基板表面側への不純物拡散を抑制しているため、微細化
されてもチャネル領域の不純物濃度を低く維持すること
ができ、しきい値電圧の上昇を抑制することができる。
【０１４７】さらに、チャネルを流れるキャリアの不純
物散乱も小さくなり、トランジスタの電流駆動能力が向
上する。
物散乱も小さくなり、トランジスタの電流駆動能力が向
上する。
【０１４８】請求項３に記載の半導体装置では、半導体
基板の表面に形成された第２の不純物領域と、それより
深く形成された第１の不純物領域のｐｎ接合部分に窒素
導入領域が形成されているため、第２の不純物領域の濃
度ピークから基板深部への不純物拡散が抑制され、ｐｎ
接合部分近傍において、埋込チャネル領域の濃度勾配は
大きいまま維持される。よって、埋込チャネル領域にお
ける深さ方向のポテンシャルは大きく確保でき、チャネ
ル領域を広く確保できる。したがって、トランジスタの
駆動能力を向上させることができる。
基板の表面に形成された第２の不純物領域と、それより
深く形成された第１の不純物領域のｐｎ接合部分に窒素
導入領域が形成されているため、第２の不純物領域の濃
度ピークから基板深部への不純物拡散が抑制され、ｐｎ
接合部分近傍において、埋込チャネル領域の濃度勾配は
大きいまま維持される。よって、埋込チャネル領域にお
ける深さ方向のポテンシャルは大きく確保でき、チャネ
ル領域を広く確保できる。したがって、トランジスタの
駆動能力を向上させることができる。
【０１４９】また、窒素導入領域によって、第２の濃度
ピークから半導体基板表面のチャネル領域側への不純物
の拡散が抑制されるため、半導体基板深部での不純物濃
度を高く保つことができ、パンチスルー耐圧が向上す
る。
ピークから半導体基板表面のチャネル領域側への不純物
の拡散が抑制されるため、半導体基板深部での不純物濃
度を高く保つことができ、パンチスルー耐圧が向上す
る。
【０１５０】請求項４に記載の半導体装置では、第１の
不純物領域に、質量が小さく、拡散係数の大きいボロン
が含まれているが、その濃度ピークよりも浅い部分に濃
度ピークを有する窒素導入領域が形成されているため、
半導体基板表面のチャネル領域へのボロンの拡散が抑制
されて半導体基板深部のボロン濃度が保たれ、パンチス
ルー耐圧が向上するとともにしきい値電圧の上昇を抑制
することができる。
不純物領域に、質量が小さく、拡散係数の大きいボロン
が含まれているが、その濃度ピークよりも浅い部分に濃
度ピークを有する窒素導入領域が形成されているため、
半導体基板表面のチャネル領域へのボロンの拡散が抑制
されて半導体基板深部のボロン濃度が保たれ、パンチス
ルー耐圧が向上するとともにしきい値電圧の上昇を抑制
することができる。
【０１５１】また、埋込チャネル領域である第２の不純
物領域が形成されている場合も、窒素導入領域によって
ボロンの拡散が抑制されて、ボロンと埋込チャネル領域
とにより構成されるｐｎ接合部近傍において埋込チャネ
ル領域の濃度勾配が大きく維持されるため、チャネル領
域を広く確保でき、トランジスタの駆動能力を向上させ
ることができる。
物領域が形成されている場合も、窒素導入領域によって
ボロンの拡散が抑制されて、ボロンと埋込チャネル領域
とにより構成されるｐｎ接合部近傍において埋込チャネ
ル領域の濃度勾配が大きく維持されるため、チャネル領
域を広く確保でき、トランジスタの駆動能力を向上させ
ることができる。
【０１５２】請求項５に記載の半導体装置では、埋込チ
ャネル領域である第２の不純物領域に、質量が小さく、
拡散係数の大きいボロンが含まれているが、それよりも
深い部分に濃度ピークを有するｎ型の第１の不純物層と
ボロンによって形成されるｐｎ接合部分に窒素導入領域
が形成されて、ボロンの拡散が抑制されるため、埋込チ
ャネル領域のボロンの濃度勾配が大きく維持されて、チ
ャネル領域を広く確保でき、トランジスタの駆動能力を
向上させることができる。
ャネル領域である第２の不純物領域に、質量が小さく、
拡散係数の大きいボロンが含まれているが、それよりも
深い部分に濃度ピークを有するｎ型の第１の不純物層と
ボロンによって形成されるｐｎ接合部分に窒素導入領域
が形成されて、ボロンの拡散が抑制されるため、埋込チ
ャネル領域のボロンの濃度勾配が大きく維持されて、チ
ャネル領域を広く確保でき、トランジスタの駆動能力を
向上させることができる。
【０１５３】請求項６および請求項７に記載の半導体装
置の製造方法では、半導体基板中に濃度ピークを有する
不純物領域と、それよりも浅い部分に濃度ピークを有す
る窒素導入領域を形成しているため、比例縮小則に従っ
た不純物濃度が実現されて、半導体基板深部の不純物濃
度を高く保つことができ、パンチスルー耐圧の向上を図
ることができるとともに、不純物領域の濃度ピークから
半導体基板表面側への不純物拡散を抑制しているため、
微細化されてもチャネル領域の不純物濃度が低く維持さ
れ、しきい値電圧の上昇が抑制された半導体装置を得る
ことができる。
置の製造方法では、半導体基板中に濃度ピークを有する
不純物領域と、それよりも浅い部分に濃度ピークを有す
る窒素導入領域を形成しているため、比例縮小則に従っ
た不純物濃度が実現されて、半導体基板深部の不純物濃
度を高く保つことができ、パンチスルー耐圧の向上を図
ることができるとともに、不純物領域の濃度ピークから
半導体基板表面側への不純物拡散を抑制しているため、
微細化されてもチャネル領域の不純物濃度が低く維持さ
れ、しきい値電圧の上昇が抑制された半導体装置を得る
ことができる。
【０１５４】さらに、チャネル領域の不純物濃度を低く
保つことができるため、チャネルを流れるキャリアの不
純物散乱が小さくなり、電流駆動能力が向上した半導体
装置を得ることができる。
保つことができるため、チャネルを流れるキャリアの不
純物散乱が小さくなり、電流駆動能力が向上した半導体
装置を得ることができる。
【０１５５】請求項８に記載の半導体装置の製造方法で
は、チャネル領域となる第２の不純物領域とそれよりも
深い部分に濃度ピークを有する第１の不純物領域を形成
し、そのｐｎ接合部分に窒素導入領域を形成しているた
め、後工程の熱処理などによって第２の不純物領域の濃
度ピークから基板深部へ不純物が拡散するのを抑制し、
ｐｎ接合部分近傍において、埋込チャネル領域の濃度勾
配の大きい半導体装置を得ることができる。よって、埋
込チャネル領域における深さ方向のポテンシャルは大き
く確保でき、チャネル領域を広く確保できるため、駆動
能力の向上した半導体装置を形成することができる。
は、チャネル領域となる第２の不純物領域とそれよりも
深い部分に濃度ピークを有する第１の不純物領域を形成
し、そのｐｎ接合部分に窒素導入領域を形成しているた
め、後工程の熱処理などによって第２の不純物領域の濃
度ピークから基板深部へ不純物が拡散するのを抑制し、
ｐｎ接合部分近傍において、埋込チャネル領域の濃度勾
配の大きい半導体装置を得ることができる。よって、埋
込チャネル領域における深さ方向のポテンシャルは大き
く確保でき、チャネル領域を広く確保できるため、駆動
能力の向上した半導体装置を形成することができる。
【図１】 本発明の第１の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２】 図１のＡ1 −Ａ1 線に沿う部分の位置に対応
した不純物濃度を示す図である。
した不純物濃度を示す図である。
【図３】 本発明の第１の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図４】 本発明の第１の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図５】 本発明の第１の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図６】 本発明の第１の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図７】 本発明の第１の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図８】 本発明の第１の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図９】 本発明の第２の実施例において、図１のＡ1
−Ａ1 線に沿う部分の位置に対応した不純物濃度を示す
図である。
−Ａ1 線に沿う部分の位置に対応した不純物濃度を示す
図である。
【図１０】 本発明における第３の実施例における半導
体装置の構成を概略的に示す断面図である。
体装置の構成を概略的に示す断面図である。
【図１１】 図１０のＡ3 −Ａ3 線に沿う部分に対応し
た不純物濃度を示す図である。
た不純物濃度を示す図である。
【図１２】 本発明の第３の実施例における半導体装置
の製造方法の第１工程を示す概略断面図である。
の製造方法の第１工程を示す概略断面図である。
【図１３】 本発明の第３の実施例における半導体装置
の製造方法の第２工程を示す概略断面図である。
の製造方法の第２工程を示す概略断面図である。
【図１４】 本発明の第３の実施例における半導体装置
の製造方法の第３工程を示す概略断面図である。
の製造方法の第３工程を示す概略断面図である。
【図１５】 本発明の第３の実施例における半導体装置
の製造方法の第４工程を示す概略断面図である。
の製造方法の第４工程を示す概略断面図である。
【図１６】 本発明の第３の実施例における半導体装置
の製造方法の第５工程を示す概略断面図である。
の製造方法の第５工程を示す概略断面図である。
【図１７】 本発明の第３の実施例における半導体装置
の製造方法の第６工程を示す概略断面図である。
の製造方法の第６工程を示す概略断面図である。
【図１８】 窒素注入領域を設けた場合と設けない場合
とにおける基板深さとポテンシャルとの関係を示す図で
ある。
とにおける基板深さとポテンシャルとの関係を示す図で
ある。
【図１９】 本発明の第４の実施例において、図１０の
Ａ3 −Ａ3 線に沿う部分の位置に対応した不純物濃度を
示す図である。
Ａ3 −Ａ3 線に沿う部分の位置に対応した不純物濃度を
示す図である。
【図２０】 本発明の第５の実施例における半導体装置
の構成を概略的に示す断面図である。
の構成を概略的に示す断面図である。
【図２１】 図２０のＡ5 −Ａ5 線に沿う部分に対応し
た不純物濃度を示す図である。
た不純物濃度を示す図である。
【図２２】 図２０のＢ5 −Ｂ5 線に沿う部分に対応し
たボロン濃度を示す図である。
たボロン濃度を示す図である。
【図２３】 本発明の第５の実施例における半導体装置
の製造方法の第１工程を示す概略断面図である。
の製造方法の第１工程を示す概略断面図である。
【図２４】 本発明の第５の実施例における半導体装置
の製造方法の第２工程を示す概略断面図である。
の製造方法の第２工程を示す概略断面図である。
【図２５】 本発明の第５の実施例における半導体装置
の製造方法の第３工程を示す概略断面図である。
の製造方法の第３工程を示す概略断面図である。
【図２６】 本発明の第５の実施例における半導体装置
の製造方法の第４工程を示す概略断面図である。
の製造方法の第４工程を示す概略断面図である。
【図２７】 本発明の第５の実施例における半導体装置
の製造方法の第５工程を示す概略断面図である。
の製造方法の第５工程を示す概略断面図である。
【図２８】 本発明の第５の実施例における半導体装置
の製造方法の第６工程を示す概略断面図である。
の製造方法の第６工程を示す概略断面図である。
【図２９】 本発明の第６の実施例において、図２０の
Ａ5 −Ａ5 線に沿う部分の位置に対応した不純物濃度を
示す図である。
Ａ5 −Ａ5 線に沿う部分の位置に対応した不純物濃度を
示す図である。
【図３０】 本発明の第７の実施例における半導体装置
の構成を概略的に示す断面図である。
の構成を概略的に示す断面図である。
【図３１】 図３０のＡ7 −Ａ7 線に沿う部分に対応し
た不純物濃度を示す図である。
た不純物濃度を示す図である。
【図３２】 図３０のＢ7 −Ｂ7 線に沿う部分に対応し
たボロン濃度を示す図である。
たボロン濃度を示す図である。
【図３３】 本発明の第７の実施例における半導体装置
の製造方法の第１工程を示す概略断面図である。
の製造方法の第１工程を示す概略断面図である。
【図３４】 本発明の第７の実施例における半導体装置
の製造方法の第２工程を示す概略断面図である。
の製造方法の第２工程を示す概略断面図である。
【図３５】 本発明の第７の実施例における半導体装置
の製造方法の第３工程を示す概略断面図である。
の製造方法の第３工程を示す概略断面図である。
【図３６】 本発明の第７の実施例における半導体装置
の製造方法の第４工程を示す概略断面図である。
の製造方法の第４工程を示す概略断面図である。
【図３７】 本発明の第７の実施例における半導体装置
の製造方法の第５工程を示す概略断面図である。
の製造方法の第５工程を示す概略断面図である。
【図３８】 本発明の第７の実施例における半導体装置
の製造方法の第６工程を示す概略断面図である。
の製造方法の第６工程を示す概略断面図である。
【図３９】 本発明の第８の実施例において、図３０の
Ａ7 −Ａ7 線に沿う部分の位置に対応した不純物濃度を
示す図である。
Ａ7 −Ａ7 線に沿う部分の位置に対応した不純物濃度を
示す図である。
【図４０】 従来の表面チャネル型ｎＭＯＳＦＥＴの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図４１】 従来の埋込チャネル型ｐＭＯＳＦＥＴの構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図４２】 図４０に示す従来の半導体装置の製造方法
の第１工程を示す概略断面図である。
の第１工程を示す概略断面図である。
【図４３】 図４０に示す従来の半導体装置の製造方法
の第２工程を示す概略断面図である。
の第２工程を示す概略断面図である。
【図４４】 図４０に示す従来の半導体装置の製造方法
の第３工程を示す概略断面図である。
の第３工程を示す概略断面図である。
【図４５】 図４０に示す従来の半導体装置の製造方法
の第４工程を示す概略断面図である。
の第４工程を示す概略断面図である。
【図４６】 図４０に示す従来の半導体装置の製造方法
の第５工程を示す概略断面図である。
の第５工程を示す概略断面図である。
１，２０１ シリコン基板、３ ボロン拡散領域、５，
２０５ 窒素注入領域、７，２０７ ソース／ドレイン
領域、９，２０９ ゲート絶縁膜、１１，２１１ ゲー
ト電極層、２０，２２０ ＭＯＳＦＥＴ、２０３ ｎ型
不純物拡散領域、１１５，３１５ 埋込チャネル領域。
２０５ 窒素注入領域、７，２０７ ソース／ドレイン
領域、９，２０９ ゲート絶縁膜、１１，２１１ ゲー
ト電極層、２０，２２０ ＭＯＳＦＥＴ、２０３ ｎ型
不純物拡散領域、１１５，３１５ 埋込チャネル領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 偉久 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (56)参考文献 特開 昭57−56970（ＪＰ，Ａ) 特開 昭59−231863（ＪＰ，Ａ) 特開 平５−315318（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (8)
- 【請求項１】 電界効果トランジスタを有する半導体装
置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面に所定に距離を隔てて形成され
た、第２導電型の１対のソース／ドレイン領域と、 １対の前記ソース／ドレイン領域に挟まれる領域と対向
するように前記半導体基板の主表面上にゲート絶縁膜を
介在して形成されたゲート電極層と、 １対の前記ソース／ドレイン領域に挟まれた前記半導体
基板主表面近傍内部に形成され、第１の濃度ピークを有
する窒素導入領域と、 前記第１の濃度ピークよりも深い部分に第２の濃度ピー
クを有する第１導電型の第１の不純物領域とを備えた 半
導体装置。 - 【請求項２】 第１の濃度ピークが半導体基板主表面に
位置することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第２の濃度ピークよりも浅い部分に第３
の濃度ピークを有する第２導電型の第２の不純物領域を
備え、 窒素導入領域が、前記第２の不純物領域と第１の不純物
領域の接合部分に配設されていることを特徴とする請求
項１または請求項２に記載の半導体装置。 - 【請求項４】 第１導電型がｐ型、第２導電型がｎ型で
あり、第１の不純物領域がボロンを含むことを特徴とす
る請求項１ないし請求項３のいずれか一項に記載の半導
体装置。 - 【請求項５】 第１導電型がｎ型、第２導電型がｐ型で
あり、第２の不純物領域がボロンを含むことを特徴とす
る請求項３記載の半導体装置。 - 【請求項６】 電界効果トランジスタを有する半導体装
置の製造方法であって、 第１導電型の半導体基板の主表面近傍内部に第１の濃度
ピークを有する第１導電型の第１の不純物領域を形成す
る工程と、 前記半導体基板内部の前記第１の濃度ピークよりも浅い
部分に第２の濃度ピークを有する窒素導入領域を形成す
る工程と、 前記半導体基板の主表面上にゲート絶縁膜を介してゲー
ト電極を形成する工程 と、 前記半導体基板の前記ゲート電極と対向する領域を挟ん
だ主表面に所定の距離を隔てた１対のソース／ドレイン
領域を形成する工程とを備えた 半導体装置の製造方法。 - 【請求項７】 第２の濃度ピークが半導体基板の主表面
に位置することを特徴とする請求項６記載の半導体装置
の製造方法。 - 【請求項８】 ゲート電極を形成する前に、第３の濃度
ピークを有する第２導電型の第２の不純物領域を、１対
のソース／ドレイン領域が形成される半導体基板の主表
面に形成する工程を備え、 前記第２の不純物領域と第１の不純物領域の接合部分が
窒素導入領域内に配設されることを特徴とする請求項６
または請求項７に記載の 半導体装置の製造方法。
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