FR2735908A1 - Dispositif a semiconducteurs comportant un transistor a effet de champ et son procede de fabrication - Google Patents
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Abstract
Dans un procédé de fabrication d'un transistor à effet de champ comprenant une région de diffusion de bore (3), une paire de régions de source/drain de type n (7), et une électrode de grille (11), on implante de l'azote dans une région (5) se trouvant à la surface d'un substrat en silicium, entre la paire de régions de source/drain. Cette région présente un maximum de concentration en azote à une profondeur ne dépassant par 50 nm à partir de la surface du substrat en silicium (1). On peut ainsi obtenir une structure de transistor se prêtant aisément à la miniaturisation.
Description
DISPOSITIF A SEMICONDUCTEURS ET
PROCEDE DE FABRICATION
La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de celui-ci, et elle concerne en particulier un dispositif à semicon- ducteurs comportant un transistor à effet de champ, et un
procédé de fabrication de celui-ci.
Au cours des dernières années, des dispositifs à semiconducteurs comprenant de façon caractéristique une mémoire vive statique (ou SRAM) et une mémoire vive dynamique (ou DRAM) ont été fortement intégrés, de façon à avoir une structure dans laquelle chaque puce comprend de nombreux éléments. Parmi ces éléments, les transistors sont en majeure partie des transistors à effet de champ que l'on appelle des MOSFET (transistors à effet de champ
du type métal-oxyde-semiconducteur).
Les MOSFET peuvent être classés en deux types ayant des polarités électriques différentes, c'est-à-dire
un type nMOSFET (MOSFET négatif), dans lequel des élec-
trons circulent à travers une région de canal, et un type
pMOSFET (MOSFET positif), dans lequel circulent des trous.
On combine ces nMOSFET et pMOSFET pour former diverses
sortes de circuits.
Les structures de tels transistors peuvent être classées grossièrement en un type à canal de surface et en un type à canal enterré. De façon générale, dans la structue CMOS qui consiste en un nMOSFET et un pMOSFET sur le même substrat, le nMOSFET du type à canal de surface et le pMOSFET du type à canal enterré sont largement employés, du fait qu'il est nécessaire d'utiliser la même matière d'électrode de grille pour le nMOSFET et le pMOSFET. On décrira ci-dessous des structures du nMOSFET et du pMOSFET classiques. La figure 40 est une coupe schématique montrant une structure d'un nMOSFET classique. En se référant à la figure 40, on note qu'un substrat en silicium 501 comporte à sa surface une région de diffusion de bore 503 de type p. Une paire de régions de source/drain de type n, 507, sont formées à la surface de la région de diffusion de bore 503, avec un espace prédéterminé entre elles. Une électrode de grille 511 est formée dans une région qui est située entre la paire de régions de source/drain 507, avec
interposition d'une pellicule isolante de grille 509.
La paire de régions de source/drain de type n 507, la pellicule isolante de grille 509 et l'électrode de grille 511 forment un nMOSFET 520 du type à canal de surface. Des parois latérales de l'électrode de grille 511 sont recouvertes par un élément d'espacement de paroi
latérale 513.
La figure 41 est une coupe montrant schématique-
ment une structure d'un pMOSFET classique. En se référant à la figure 41, on note qu'un substrat en silicium 601 comporte sur sa surface une région de diffusion de phosphore 603 de type n. Une paire de régions de source/ drain de type p 607 sont formées sur la surface de la région de diffusion de phosphore 603, avec un espace prédéterminé entre elles. Une électrode de grille 611 est formée dans une région qui se trouve entre la paire de régions de source/drain 607, avec interposition d'une pellicule isolante de grille 609. Une région de canal enterré de type p 615 est formée à la surface de la région de diffusion de phosphore 603 se trouvent entre la paire
de régions de source/drain 607.
La paire de régions de source/drain de type p 607, la pellicule isolante de grille 609, l'électrode de grille 611 et la région de canal enterré de type p 615
forment un pMOSFET 620 du type à canal enterré.
Les parois latérales de l'électrode de grille 611 sont recouvertes par un élément d'espacement de paroi
latérale 613.
On décrira ci-dessous un procédé de fabrication
du nMOSFET classique qui est représenté sur la figure 40.
Les figures 42 à 46 sont des coupes schématiques montrant le processus de fabrication du nMOSFET classique, conformément à l'ordre d'étapes de processus. En se référant tout d'abord à la figure 42, on note que l'étape
LOCOS (oxydation locale de silicium) ordinaire est exécu-
tée pour former des pellicules d'oxyde d'isolation 521 sur le substrat en silicium 501. Dans cette étape, on forme
des régions d'implantation d'isolation 523 sous les pelli-
cules d'oxyde d'isolation 521. Ensuite, on forme une
pellicule d'oxyde de plage 531 d'une épaisseur prédéter-
minée pour couvrir la totalité de la surface.
En se référant à la figure 43, on note que l'on implante du bore (B) dans la totalité de la surface. On effectue ensuite un traitement thermique pour activer et diffuser le bore implanté, de façon à former la région de diffusion de bore 503 à la surface du substrat de silicium 501. Ensuite, on enlève la pellicule d'oxyde de plage 531,
par exemple par attaque.
La surface de la région de diffusion de bore 503
est ainsi mise à nu, comme représenté sur la figure 44.
En se référant à la figure 45, on note que l'on effectue une oxydation thermique, de façon à former sur la totalité de la surface une pellicule d'oxyde de silicium
509a, à titre de pellicule d'isolation de grille.
En se référant à la figure 46, on note que l'on forme sur la surface de la pellicule d'isolation de grille 509a une électrode de grille 511 ayant une forme détermi- née. En utilisant l'électrode de grille 511 à titre de masque, on effectue une implantation ionique ou autre pour former à la surface la paire de régions de source/drain
507 de type n, espacées d'une distance prédéterminée.
Ensuite, on forme l'élément d'espacement de paroi latérale 513 de façon à couvrir les parois latérales de l'électrode
de grille 511.
(a) Au fur et à mesure de l'augmentation de la
miniaturisation de transistors, la concentration d'impu-
retés augmente de façon générale conformément à une règle
de réduction de taille. Conformément à ceci, la concen-
tration en impuretés dans la région de canal augmente dans le MOSFET 520 qui est représenté sur la figure 40, et de ce fait l'inversion de la surface de la région de canal devient plus difficile. Ceci conduit à une augmentation d'une tension de seuil du MOSFET 520 du type à canal de surface. (b) Si la concentration en impuretés dans la région de canal augmente dans le MOSFET 520, des porteurs
qui se déplacent dans le canal sont plus fortement disper-
sés. Par conséquent, la mobilité des porteurs minoritaires dans le canal diminue, ce qui fait que l'on ne peut pas s'attendre à une amélioration notable des performances de
commande du transistor.
(c) Dans le pMOSFET 620 du type à canal enterré qui est représenté sur la figure 41, la région de canal enterré 615 est de type p, c'est-à-dire qu'elle a la même polarité que les régions de source/drain 607, et elle établit une connexion entre la paire de régions de source/ drain de type p 607. En commandant la tension de grille appliquée, on peut changer le degré de désertion dans la région de canal enterré 615, pour moduler le courant qui
circule à travers le canal.
Cependant, la largeur de la couche de désertion qui est formée par le champ électrique de grille est inférieure à 50 nm à partir de la surface du substrat. En outre, la couche de désertion à la jonction p-n entre la région de canal enterré 615 et la région de diffusion de phosphore 603 ne s'étend que sur environ 50 nm ou moins vers la région de canal enterré 615. Par conséquent, la profondeur de la région de canal enterré 615 doit être inférieure à environ 100 nm, pour faire passer dans l'état de désertion la totalité de la région de canal enterré
615, au moyen de la tension de grille.
De façon générale, la région de canal enterré de type p 615 est formée par implantation de bore. Du fait
que le bore a une faible masse et un coefficient de diffu-
sion élevé, il est difficile de former une région de diffusion enterrée de faible profondeur, et sa profondeur à partir de la surface du substrat dépasse 100 nm, à cause d'un traitement thermique à une étape ultérieure. Lorsque la profondeur de la région de canal enterré 615 à partir de la surface du substrat dépasse 100 nm, une région non désertée se forme dans la région de canal enterré 615, même si une tension est appliquée à l'électrode de grille 611. Dans ce cas, il apparaît un courant que l'on ne peut pas commander par l'électrode de grille 611, c'est-à-dire
ce que l'on appelle un courant de percement.
(d) Dans le pMOSFET 620, les régions de source/ drain 607 sont formées par implantation de bore. Comme on
l'a déjà indiqué, le bore a une forte tendance à diffuser.
Par conséquent, il est difficile de supprimer la diffusion de bore à partir des régions de source/drain 607 vers la région de canal. Une longueur de canal effective augmente donc, ce qui rend difficile la miniaturisation de la
structure du transistor.
Pour les raisons (a) - (d) ci-dessus, il est
difficile de miniaturiser le MOSFET classique.
Un but de l'invention est de procurer une structure de transistor que l'on peut miniaturiser sans difficulté. Un autre but de l'invention est d'améliorer des performances d'attaque d'un transistor tout en permettant
la miniaturisation d'une structure de transistor.
Un autre but encore de l'invention est de supprimer la génération d'un courant de percement pendant le fonctionnement d'un transistor, même dans le cas o une
structure de transistor est miniaturisée.
Conformément à un aspect de l'invention, un dispositif à semiconducteurs ayant un transistor à effet de champ comprend un substrat semiconducteur, une paire de régions de source/drain, une électrode de grille et une région dans laquelle de l'azote est introduit. Le substrat semiconducteur est d'un premier type de conductivité et il a une surface principale. Les régions de la paire de
régions de source/drain sont d'un second type de conduc-
tivité et elles sont formées sur la surface principale du substrat semiconducteur, avec un espace prédéterminé entre elles. L'électrode de grille est placée face à une région située entre la paire de régions de source/drain, et elle
est formée sur la surface principale du substrat semicon-
ducteur, avec interposition d'une pellicule isolante de grille. La région dans laquelle de l'azote est introduit est formée dans une région du substrat semiconducteur qui se trouve entre la paire de régions de source/drain, elle
contient de l'azote et elle présente un maximum de concen-
tration de l'azote. Le maximum de concentration de l'azote s'étend à partir de la surface principale du substrat
semiconducteur jusqu'à une position située à une profon-
deur ne dépassant pas 50 nm.
Selon un autre aspect de l'invention, un dispo-
sitif à semiconducteurs comportant un transistor à effet de champ comprend un substrat semiconducteur, une paire de régions de source/drain, une électrode de grille et une région dans laquelle on a introduit de l'azote. Le
substrat semiconducteur est d'un premier type de conduc-
tivité et il a une surface principale. Les régions de la paire de régions de source/drain sont d'un second type de conductivité, et elles sont formées dans la surface principale du substrat semiconducteur, avec un espace prédéterminé entre elles. L'électrode de grille est disposée face à une région se trouvant entre la paire de régions de source/drain et elle est formée sur la surface principale du substrat semiconducteur, avec interposition
d'une pellicule isolante de grille. La région dans laquel-
le on a introduit de l'azote est formée dans une région du substrat semiconducteur se trouvant entre la paire de régions de source/drain, elle contient de l'azote et elle a un maximum de concentration en azote. Le maximum de concentration en azote se trouve à la surface principale
du substrat semiconducteur.
Dans le dispositif à semiconducteurs correspon-
dant au premier aspect de l'invention décrit ci-dessus, le maximum de concentration de l'azote dans la région dans laquelle on a introduit de l'azote s'étend à partir de la surface principale du substrat semiconducteur jusqu'à la position située à une profondeur ne dépassent pas 50 nm. Dans e dispositif à semiconducteurs correspondant au second aspect de l'invention, décrit ci-dessus, la région dans laquelle on a introduit de l'azote présente un maximum de concentration de l'azote qui se trouve à la surface principale du substrat semiconducteur. Par conséquent, dans les dispositifs à semiconducteurs correspondant à ces deux aspects, la région dans laquelle on a introduit de l'azote se trouve dans la région de canal du transistor à effet de champ. L'azote peut remplir la fonction qui consiste à empêcher la diffusion du bore. Par conséquent, le bore qui se trouve à l'extérieur de la région de canal ne peut pas diffuseer dans la région de canal, ce qui évite une augmentation de la tension de seuil d'un transistor dans un nMOSFET, et permet d'améliorer les performances de commande du transistor. D'autre part, dans un pMOSFET, les régions de source/drain qui sont formées par implantation de bore ne peuvent pas s'étendre vers la région de canal, ce qui permet de garantir une grande longueur effective de canal. Du fait que le bore qui se trouve dans la région de canal ne peut pas diffuser dans une région située à l'extérieur de la région de canal, la région de canal enterré dans le pMOSFET de type enterré ne peut pas s'étendre jusqu'à une profondeur inutile à partir de la surface du substrat, et la génération d'un courant de percement est évitée. Pour les raisons ci-dessus, la
structure de transistor peut être miniaturisée sans diffi-
culté.
Dans le dispositif à semiconducteurs correspon-
dant à un aspect préféré de l'invention, le substrat semi-
conducteur comporte une région de type p qui contient du bore introduit dans cette région, et la paire de régions
de source/drain sont d'un type de conductivité n.
Dans le dispositif à semiconducteurs correspon-
dant à l'aspect ci-dessus de l'invention, le bore qui est introduit dans le substrat semiconducteur tend à diffuser
vers la région de canal, par exemple du fait d'un traite-
ment thermique à une étape ultérieure. Cependant, la région de canal comporte la région dans laquelle on a introduit de l'azote, ce qui fait que la diffusion de bore
jusque dans la région de canal est empêchée. Par consé-
quent, la concentration de bore peut être faible dans la région de canal, ce qui fait qu'une couche d'inversion peut se former aisément dans la région de canal. La tension de seuil du transistor peut donc être fixée à une
valeur basse.
Du fait que la concentration de bore peut être faible dans la région de canal, la dispersion par des impuretés d'électrons qui circulent à travers le canal peut être réduite dans une mesure considérable. Ceci améliore les performances de commande de courant du transistor.
En outre, il est possible d'augmenter la concen-
tration de bore dans une position plus profonde que la région de canal, à partir de la surface du substrat, tout en maintenant la faible concentration de bore dans la
région de canal. Par conséquent, il est possible d'empê-
cher un percement dans une partie profonde du substrat, et il est possible d'améliorer une tension de claquage par percement.
Selon encore un autre aspect préféré de l'inven-
tion, le dispositif à semiconducteurs comprend en outre une région de canal enterré de type n qui est formée dans une région du substrat semiconducteur se trouvant entre la paire de régions de source/drain. Une jonction p-n qui est formée par la région de canal enterré de type n et par la région de type p dans le substrat semiconducteur contenant le bore qui y est introduit, se trouve à l'intérieur de la
région dans laquelle on a introduit de l'azote.
Dans le dispositif à semiconducteurs de l'aspect
préféré ci-dessus, le bore dans le substrat tend à diffu-
ser à partir d'une position profonde dans le substrat, vers la région de canal enterré, par exemple du fait d'un traitement thermique à une étape ultérieure. Cependant, la diffusion vers la région de canal du bore introduit dans le substrat est empêchée, grâce à l'existence, dans la région de canal, de la région dans laquelle on a introduit de l'azote. Par conséquent, au voisinage de la jonction p-n qui est formée par le bore introduit dans le substrat
et par la région de canal enterré, un gradient de concen-
tration élevé est maintenu dans la région de canal enter-
ré. Il en résulte qu'un potentiel élevé dans la direction
de la profondeur peut être garanti dans la région enter-
rée, et qu'une région de canal large peut être garantie. Les performances de commande du transistor peuvent donc
être améliorées.
En outre, il est possible d'augmenter la concen-
tration en bore dans une position plus profonde que la région de canal, à partir de la surface du substrat, tout en empêchant la diffusion vers la région de canal du bore qui est introduit dans le substrat. Par conséquent, le percement dans une partie profonde du substrat peut être évité, et une tension de claquage par percement peut être
améliorée.
Dans le dispositif à semiconducteurs d'un autre aspect préféré supplémentaire de l'invention, le substrat semiconducteur comporte une région de type n, et la paire de régions de source/drain ont une région de type p
contenant du bore qui est introduit dans cette région.
Dans le dispositif à semiconducteurs de l'aspect ci-dessus de l'invention, le bore dans les régions de source/drain tend à diffuser vers la région de canal, par exemple sous l'effet d'un traitement thermique à une étape ultérieure. Cependant, la région de canal comporte la région dans laquelle on a introduit de l'azote, ce qui a pour effet d'empêcher la diffusion, vers la région de canal, du bore qui se trouve dans les régions de source/ drain. Par conséquent, l'extension des régions de source/ drain vers la région de canal est empêchée, ce qui permet
de garantir une grande longueur effective de canal.
Le dispositif à semiconducteurs de l'aspect préféré supplémentaire de l'invention comprend en outre une région de canal enterré de type p qui est formée par l'introduction de bore dans la surface principale du substrat semiconducteur se trouvant entre la paire de régions de source/drain. Une jonction p-n qui est formée par la région de canal enterré de type p et par la région de type n dans le substrat semiconducteur, se trouve à l'intérieur de la région dans laquelle on a introduit de l'azote. Dans le dispositif à semiconducteurs de l'aspect ci-dessus de l'invention, le bore dans la région de canal enterré tend à diffuser depuis une partie proche de la surface du substrat, vers une partie profonde, par exemple
du fait d'un traitement thermique à une étape ultérieure.
Cependant, la région de canal comporte la région dans laquelle on a introduit de l'azote, ce qui fait que le bore dans la région de canal ne peut pas diffuser vers la région profonde du substrat. Il en résulte que la région de canal enterré peut avoir une faible profondeur, et la région de canal enterré peut être entièrement commandée
par une tension de grille pour former une couche de déser-
tion, ce qui évite la génération d'un courant de perce-
ment.
Un procédé de fabrication d'un dispositif à semiconducteurs comportant un transistor à effet de champ conforme à un aspect de l'invention, comprend les étapes suivantes. Premièrement, on forme une paire de régions de source/drain d'un second type de conductivité sur une surface d'un substrat semiconducteur d'un premier type de conductivité, avec un espace prédéterminé entre elles. On
forme sur la surface principale du substrat semiconduc-
teur, une électrode de grille disposée face à une région se trouvant entre la paire de régions de source/drain, avec interposition d'une pellicule isolante de grille. On forme une région dans laquelle on introduit de l'azote, ayant un maximum de concentration de l'azote qui s'étend jusqu'à une position située à une profondeur ne dépassant
pas 50 nm à partir de la surface du substrat semiconduc-
teur, dans une région du substrat semiconducteur qui se
trouve entre la paire de régions de source/drain.
Le procédé de fabrication ci-dessus peut fabri-
quer le substrat semiconducteur conforme à l'aspect de l'invention mentionné ci-dessus, ayant les effets décrits précédemment. Un procédé de fabrication d'un dispositif à semiconducteurs comportant un transistor à effet de champ conforme à un autre aspect de l'invention, comprend les
étapes suivantes.
Premièrement, on forme une paire de régions de source/drain d'un second type de conductivité sur une surface principale d'un substrat semiconducteur d'un premier type de conductivité, avec un espace prédéterminé entre elles. On forme sur la surface principale du substrat semiconducteur une électrode de grille disposée face à une région se trouvant entre la paire de régions de source/drain, avec interposition d'une pellicule isolante
de grille. On forme dans une région du substrat semicon-
ducteur se trouvant entre la paire de régions de source/ drain, une région dans laquelle on introduit de l'azote, ayant un maximum de concentration de l'azote qui se trouve
à la surface principale du substrat semiconducteur.
Le procédé de fabrication ci-dessus peut fabri-
quer le substrat semiconducteur conforme à un autre aspect de l'invention, mentionné ci-dessus, ayant les effets
décrits précédemment.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la
description qui va suivre de modes de réalisation donnés à
titre d'exemples non limitatifs. La suite de la descrip-
tion se réfère aux dessins annexés, dans lesquels:
La figure 1 est une coupe montrant schématique-
ment une structure d'un dispositif à semiconducteurs d'un premier mode de réalisation de l'invention; La figure 3 montre une concentration en impureté correspondant à des positions le long d'une ligne A1-A1 sur la figure 1; Les figures 3 à 8 sont des coupes schématiques montrant des étapes dans un processus de fabrication du
dispositif à semiconducteurs du premier mode de réalisa-
tion de l'invention, conformément à l'ordre d'étapes de processus; La figure 9 montre une concentration en impureté correspondant à des positions le long d'une ligne A1-A1 sur la figure 1, dans un second mode de réalisation de l'invention;
La figure 10 est une coupe montrant schématique-
ment une structure d'un dispositif à semiconducteurs d'un troisième mode de réalisation de l'invention; La figure 11 montre une concentration en impureté correspondant à des positions le long d'une ligne A3-A3 sur la figure 10; Les figures 12 à 17 sont des coupes schématiques montrant des étapes dans un processus de fabrication du
dispositif à semiconducteurs du troisième mode de réali-
sation de l'invention, conformément à l'ordre d'étapes de processus; La figure 18 montre une relation entre une profondeur de substrat et un potentiel dans une structure comportant une région dans laquelle on a implanté de l'azote, et dans une structure ne comportant pas cette région; La figure 19 montre une concentration en impureté correspondant à des positions le long d'une ligne
A3-A3 sur la figure 10 dans un quatrième mode de réalisa-
tion de l'invention;
La figure 20 est une coupe montrant schématique-
ment une structure d'un dispositif à semiconducteurs d'un cinquième mode de réalisation de l'invention; La figure 21 montre une concentration en impureté correspondant à des positions le long d'une ligne A5-A5 sur la figure 20; La figure 22 montre une concentration en bore correspondant à des positions le long d'une ligne B5-B5 sur la figure 20; Les figures 23 à 28 sont des coupes schématiques montrant des étapes dans un processus de fabrication du
dispositif à semiconducteurs du cinquième mode de réalisa-
tion de l'invention, conformément à l'ordre d'étapes de processus; La figure 29 montre une concentration en impureté correspondant à des positions le long d'une ligne
A5-A5 sur la figure 20, dans un sixième mode de réalisa-
tion de l'invention;
La figure 30 est une coupe montrant schématique-
ment une structure d'un dispositif à semiconducteurs d'un septième mode de réalisation de l'invention; La figure 31 montre une concentration en impureté correspondant à des positions le long d'une ligne A7-A7 sur la figure 30; La figure 32 montre une concentration en bore correspondant à des positions le long d'une ligne B7-B7 sur la figure 30; Les figures 33 à 38 sont des coupes schématiques montrant des étapes dans un processus de fabrication du
dispositif à semiconducteurs du septième mode de réalisa-
tion de l'invention, conformément à l'ordre d'étapes de processus; La figure 39 montre une concentration en bore correspondant à des positions le long d'une ligne A7-A7 sur la figure 30, dans un huitième mode de réalisation de l'invention;
La figure 40 est une coupe montrant schématique-
ment une structure d'un nMOSFET du type à canal de surface dans l'art antérieur;
La figure 41 est une coupe montrant schématique-
ment une structure d'un pMOSFET du type à canal enterré dans l'art antérieur; et Les figures 42 à 46 sont des coupes schématiques
montrant des étapes d'un processus classique de fabrica-
tion du dispositif à semiconducteurs, conformément à
l'ordre d'étapes de processus.
Mode de réalisation 1 En se référant aux figures 1 et 2, on note qu'un substrat en silicium 1 comporte sur sa surface une région de diffusion de bore 3. Une paire de régions de source/ drain de type n 7 sont formées sur une surface de la région de diffusion de bore 3, avec un espace prédéterminé entre elles. Une électrode de grille 11 est formée dans une région qui se trouve entre la paire de régions de
source/drain de type n 7, avec interposition d'une pelli-
cule isolante de grille 9.
La paire de régions de source/drain de type n 7, la pellicule isolante de grille 9 et l'électrode de grille
11 forment un nMOSFET 20.
Une région 5 dans laquelle on a implanté de
l'azote est formée sur une surface de la région de diffu-
sion de bore 3 se trouvant entre la paire de régions de source/drain 7. Des parois latérales de l'électrode de grille 11 sont recouvertes par un élément d'espacement de
paroi latérale 13.
En se référant plus particulièrement à la figure 2, on note que la concentration en bore dans la région de diffusion de bore 3 présente un maximum (ligne en trait mixte PBl-PBl) à une position DB1 se trouvant à une profondeur comprise entre 250 nm et 300 nm à partir de la surface du substrat en silicium 1. La concentration en bore CB1 à la position du maximum est inférieure à 18 -m3 1 x 108 cm 3 La concentration en azote dans la région 5 dans laquelle on a implanté de l'azote, présente un maximum (ligne en trait mixte PN1-PNl) à une position DN1, à une profondeur ne dépassant par 50 nm à partir de la surface du substratsemiconducteur 1. La concentration en azote CN1 à la position du maximum n'est pas inférieure à
18 -3
1 x 10O cm.
Des régions de source/drain 7 de type n sont formées par implantation d'arsenic ou de phosphore, et la concentration de l'impureté (arsenic ou phoshore) est dans
21 -3
une plage de 1 x 102 à 1 x 1021 cm. La profondeur de diffusion DS/Dl des régions de source/drain de type n 7 est dans une plage de 0,15 pm à 0,3 pm. Une électrode de
grille 11 est formée par une couche de silicium polycris-
tallin dopée avec une impureté (on appellera ci-après cette couche une "couche de silicium polycristallin dopée"). On va maintenant décrire cidessous un procédé de fabrication du dispositif à semiconducteurs du premier
mode de réalisation de l'invention.
En se référant à la figure 3, on note que l'on forme des pellicules d'oxyde d'isolation d'éléments 21 à la surface du substrat en silicium 1 par le procédé LOCOS (oxydation locale de silicium) ordinaire. Simultanément à la formation des pellicules d'oxyde d'isolation d'éléments 21, on forme des régions d'implantation d'isolation 23 sous les pellicules d'oxyde d'isolation 21. On forme ensuite sur la totalité de la surface une pellicule d'oxyde de plage 31 de 30 nm d'épaisseur, par exemple par
le procédé CVD (dépôt chimique en phase vapeur).
En se référant à la figure 4, on note que l'on implante dans la totalité de la surface des ions de bore (B+) pour commander une tension de seuil de la région de canal. On effectue cette implantation ionique dans les les conditions correspondant à une énergie d'implantation de 50 keV et à une dose d'implantation de 2 x 1012
12 -2
8 x 10 cm. Ensuite, on effectue un traitement thermi-
que prédéterminé pour diffuser et activer les ions de bore qui sont implantés dans le substrat en silicium 1. Ceci forme à la surface du substrat en silicium 1 une région de diffusion de bore 3 ayant le maximum de concentration en
bore à une position située à une profondeur de 250 nm -
350 nm à partir de la surface du substrat en silicium 1,
16 1
et ayant une concentration en bore de 5 x 1016 - 1 x 108 -3
cm3 à la position du maximum.
En se référant à la figure 5, on note qu'on implante de l'azote (N) dans la totalité de la surface,
dans les conditions correspondant à une énergie d'implan-
tation ne dépassant pas 23 keV et une dose d'implantation il 13 -2 de 5 x 10l - 1 x 1013 cm. Ceci forme à la surface du substrat en silicium 1 la région 5 dans laquelle on a implanté de l'azote, ayant le maximum de concentration à la position correspondant à une profondeur qui n'est pas supérieure à 50 nm à partir de la surface du substrat en silicium 1, la concentration en azote ne dépassant pas
1 x 1018 cm-3 à la position du maximum. Ensuite, on atta-
que et on enlève la pellicule d'oxyde de plage 31.
En se référant à la figure 6, on note que cette opération d'attaque met à nu la surface du substrat en
silicium 1.
En se référant à la figure 7, on note que l'on forme sur la totalité de la surface, par exemple par oxydation thermique, une pellicule d'oxyde de silicium 9a
qui formera la pellicule d'oxyde de grille.
En se référant à la figure 8, on note que l'on
forme l'électrode de grille 11, ayant une forme détermi-
née, sur la surface de la pellicule d'oxyde de silicium 9a formant la pellicule d'isolation de grille. En utilisant cette électrode de grille et d'autres à titre de masque, on effectue une implantation ionique d'une impureté de type n, telle que de l'arsenic ou du phosphore. Ceci forme à la surface du substrat en silicium 1 des régions de source/drain de type n, 7, ayant une concentration en impureté de 1 x 1020 - 1 x 102 cm-3 et une profondeur de diffusion de 0,15 - 0,3 pm à partir de la surface du
substrat en silicium 1.
De cette manière, la paire de régions de source/
drain 7, la pellicule d'isolation de grille 9 et l'élec-
trode de grille 11 forment le nMOSFET 20.
Ensuite, on forme un élément d'espacement de paroi latérale 13 recouvrant les parois latérales de
l'électrode de grille 11.
Avec le dispositif à semiconducteurs de ce mode de réalisation, comme représenté sur les figures 1 et 2, la région 5 dans laquelle on a implanté de l'azote est formée de façon que son maximum de concentration en azote se trouve à une profondeur de 50 nm à partir de la surface du substrat en silicium 1. Par conséquent, la région 5 dans laquelle on a implanté de l'azote est formée de façon à se trouver dans la région de canal du MOSFET 20. Cet azote peut s'opposer à la diffusion de bore. Ceci empêche la diffusion vers la région de canal du bore se trouvant dans la région de diffusion de bore 3, qui peut être occasionnée par exemple par un traitement thermique à une étape ultérieure. Par conséquent, comme représenté en particulier sur la figure 2, la concentration en bore dans la région de canal peut être faible. Il en résulte que la région de canal peut aisément former une couche inversée, et que la tension de seuil du MOSFET 20 peut être fixée à
une valeur basse. Par conséquent, même si les concentra-
tions en impureté dans des parties respectives diminuent conformément à la règle de réduction proportionnelle due à la miniaturisation, on peut maintenir la tension de seuil faible, ce qui fait que le MOSFET 20 de ce mode de
réalisation convient pour la miniaturisation.
Du fait que la concentration de bore dans la région de canal peut être faible, la dispersion par des impuretés d'électrons qui circulent à travers le canal est réduite dans une mesure considérable. Par conséquent, les performances du transistor en ce qui concerne la commande de courant sont améliorées. Pour cette raison également, le MOSFET 20 de ce mode de réalisation convient pour la miniaturisation. En outre, il est possible de maintenir une concentration en bore de valeur élevée dans une position plus profonde que la région de canal, a partir de la surface du substrat en silicium 1, tout en maintenant
la faible concentration en bore dans la région de canal.
Par conséquent, on peut éviter un percement à une position profonde dans le substrat, et il en résulte qu'il est
possible d'améliorer la tension de claquage par percement.
Pour cette raison également, le MOSFET 20 de ce mode de
réalisation convient pour la miniaturisation.
Mode de réalisation 2 Un dispositif à semiconducteurs du second mode de réalisation de l'invention diffère du premier mode de réalisation, représenté sur les figures 1 et 2, par la structure de la région 5 dans laquelle on a implanté de
l'azote.
En se référant aux figures 1 et 9, on note que le second mode de réalisation comprend la région 5 dans laquelle on a implanté de l'azote, dont le maximum de
concentration en azote se trouve à une position de profon-
deur DN2 sur la surface du substrat en silicium 1. La concentration en impureté à ce maximum de concentration
n'est pas inférieure à 1 x 1018 cm-3.
Les concentrations en impureté d'autres régions, comprenant la région de diffusion de bore 3, sont pratiquement les mêmes que celles du premier mode de
réalisation, et on ne les décrira donc pas ci-dessous.
Le procédé de fabrication du dispositif à semi-
conducteurs de ce mode de réalisation diffère du procédé de fabrication du premier mode de réalisation, représenté sur les figures 3 et 8, par les conditions pour la forma-
* tion de la région dans laquelle on a implanté de l'azote.
Plus précisément, en se référant à la figure 5, on note que l'on implante de l'azote dans les conditions correspondant à une énergie d'implantation de 14 keV et à il 13 -2 une dose d'implantation de 5 x 10 - 1 x 10 cm. La région de diffusion d'azote 5 est ainsi formée sur la surface du substrat en silicium 1, de façon que son maximum de concentration en azote se trouve à la surface
du substrat en silicium 1.
La pellicule d'oxyde de plage 31 a une épaisseur
de pellicule de 30 nm.
A l'exception de ce qui précède, le procédé de fabrication est pratiquement le même que celui du premier
mode de réalisation, et on ne le décrira donc pas ci-
dessous.
Dans le dispositif à semiconducteurs de ce second mode de réalisation, la région de diffusion d'azote présente un maximum de concentration en azote qui est
situé à la surface du substrat en silicium 1. Par consé-
quent, la région 5 dans laquelle on a implanté de l'azote se trouve dans la région de canal du MOSFET 20. De façon similaire au premier mode de réalisation, la région de diffusion d'azote 5 peut donc empêcher la diffusion de bore vers la région de canal, et la concentration de bore peut être faible dans la région de canal. Par conséquent,
la région de canal peut aisément former une couche inver-
sée, et la tension de seuil du transistor peut être fixée
à une valeur faible. Il en résulte que même si les concen-
trations en impureté dans des parties respectives dimi-
nuent conformément à la règle de réduction proportionnelle due à la miniaturisation, la tension de seuil de valeur faible peut être maintenue, ce qui fait que le MOSFET 20
de ce mode de réalisation convient pour la miniaturisa-
tion. Du fait que la concentration en bore dans la région de canal peut être faible, la dispersion par des impuretés d'électrons qui circulent à travers le canal est réduite dans une mesure considérable. Les performances de
commande de courant du transistor sont donc améliorées.
Pour cette raison également, le MOSFET 20 de ce mode de
réalisation convient pour la miniaturisation.
En outre, il est possible de maintenir une concentration en bore de valeur élevée dans une position plus profonde que la région de canal, à partir de la surface du substrat en silicium 1, tout en maintenant la faible concentration en bore dans la région de canal. Par conséquent, il est possible d'éviter un percement dans une position profonde dans le substrat, et la tension de claquage par percement peut donc être améliorée. Pour
cette raison également, le MOSFET 20 de ce mode de réali-
sation convient pour la miniaturisation.
Mode de réalisation 3 En se référant aux figures 10 et 11, on note que la région de diffusion de bore 3 est formée à la surface du substrat en silicium 1. Les régions qui forment la paire de régions de source/drain de type n 7 sont formées à la surface de la région de diffusion de bore 3, avec un espace prédéterminé entre elles. Une région de canal enterré de type n 115 est formée à la surface du substrat en silicium 1 qui se trouve entre la paire de régions de source/drain de type n 7. L'électrode de grille 11 est formée dans une région située entre la paire de régions de
source/drain de type n 7, avec interposition de la pelli-
cule d'isolation de grille 9.
La paire de régions de source/drain de type n 7, la pellicule isolante de grille 9, l'électrode de grille 11 et la région de canal enterré 115 forment un nMOSFET 120. Une région de diffusion d'azote 105 recouvrant la région de canal enterré 115 est formée sur une surface du substrat en silicium 1 qui se trouve entre la paire de régions de source/drain de type n 7. Les parois latérales de l'électrode de grille 11 sont recouvertes par l'élément
d'espacement de paroi latérale 13.
En se référant plus particulièrement à la figure 11, on note que la région 105 dans laquelle on a implanté de l'azote a un maximum de concentration d'azote (ligne en trait mixte PN3 PN3) à une position DN3 d'une profondeur ne dépassant pas 50 nm à partir de la surface du substrat semiconducteur 1. La concentration en azote CN3 à la
N318 -3
position du maximum n'est pas inférieure à 1 x 1018 cm3.
La région de canal enterré 115 a un maximum de concentration en arsenic (ligne en trait mixte PAS3-PAs3) à une position DAS3 d'une profondeur de 10 nm - 15 nm à partir de la surface du substrat semiconducteur 1. La concentration en arsenic CAS3 à la position du maximum de
18 -3
concentration n'est pas supérieure à 1 x 10 cm La région de diffusion de bore 3 a un maximum de concentration en bore (ligne en trait mixte PB3-PB3) à une position DB3 d'une profondeur de 250 nm - 300 nm à partir de la surface du substrat semiconducteur 1. La concentration en bore CB3 à la position du maximum de
16 18
concentration est dans une plage de 5 x 1016 à 1 x 1018 -3 cm. Une jonction p-n qui est formée par la région de canal enterré de type n 115 et la région de diffusion de bore de type p 3, se trouve à une position DpN3 d'une profondeur de 25-35 nm à partir de la surface du substrat
en silicium 1.
On va maintenant décrire ci-dessous un procédé
de fabrication du dispositif à semiconducteurs du troisiè-
me mode de réalisation de l'invention.
En se référant à la figure 12, on note que l'on forme des pellicules d'oxyde d'isolation d'éléments 21 à la surface du substrat en silicium 1 par le procédé LOCOS ordinaire. Simultanément à la formation de pellicules d'oxyde d'isolation d'éléments 21, on forme des régions d'implantation d'isolation 23 qui sont en contact avec des surfaces inférieures des pellicules d'oxyde d'isolation d'éléments 21. On exécute ensuite le procédé CVD ou autre pour former la pellicule d'oxyde de plage 31 de 30 nm
d'épaisseur sur la totalité de la surface.
En se référant à la figure 13, on note que l'on implante des ions de bore dans la totalité de la surface,
dans les conditions correspondant à une énergie d'implan-
tation de 50 keV et à une dose de 5 x 1012 - 8 x 1012 -2 cm. Le processus comprenant cette implantation ionique forme la région de diffusion de bore 3 ayant le maximum de
concentration en bore à la position qui est à une profon-
deur de 250-350 nm à partir de la surface du substrat en silicium 1, et ayant une concentration en bore qui ne
dépasse pas 1 x 1018 cm-3 à la position du maximum.
Ensuite, on effectue une implantation ionique d'arsenic.
Ceci forme la région de canal enterré 115 ayant le maximum
de concentration en arsenic à une position d'une profon-
deur de 10-15 nm à partir de la surface du substrat en silicium 1 et ayant une concentration en arsenic qui ne
dépasse pas 1 x 1018 cm-3 à la position du maximum.
En se référant à la figure 14, on note que l'on implante de l'azote dans les conditions correspondant à une énergie d'implantation ne dépassant pas 23 keV et à une dose de 5 x 101l - 1 x 1013 cm 2. Cette implantation forme la région de diffusion d'azote 105 ayant le maximum de concentration en azote à une position d'une profondeur ne dépassant pas 50 nm à partir de la surface du substrat en silicium 1 et ayant une concentration en azote qui
18 -3
n'est pas inférieure à 1 x 10 cm à la position du maximum. La région de diffusion d'azote 105 est formée de façon à recouvrir la région de canal enterré 115. Ensuite, on attaque et on enlève la pellicule d'oxyde de plage 31. En se référant à la figure 15, on note que cette opération d'attaque met à nu la surface du substrat en
silicium 1.
En se référant à la figure 16, on note que l'on forme sur la totalité de la surface, par exemple par oxydation thermique, une pellicule d'oxyde de silicium 9a qui formera la pellicule d'isolation de grille. Ensuite, on accomplit des étapes similaires à celles décrites en relation avec le premier mode de réalisation, pour former les paires de régions de source/drain de type n 7, la pellicule d'isolation de grille 9, l'électrode de grille 11 et l'élément d'espacement de paroi latérale 13, comme représenté sur la figure 17. La paire de régions de source/drain de type n 7, la pellicule d'isolation de grille 9, l'électrode de grille 11 et la région de canal enterré 115 forment le nMOSFET 120 du type à canal enterré. Dans le dispositif à semiconducteurs de ce mode de réalisation, comme représenté sur les figures 10 et 11, la région 105 dans laquelle on a implanté de l'azote est
formée de façon à couvrir la région de canal enterré 115.
Cet azote peut s'opposer à la diffusion de bore. Cette région 105 dans laquelle on a implanté de l'azote empêche la diffusion vers la région de canal enterré 115 du bore qui est présent dans la région de diffusion de bore 3. Par conséquent, un gradient élevé de concentration en arsenic dans la région de canal enterré 115 est maintenu au voisinage de la jonction p-n qui est formée par la région
de canal enterré de type n 115 et par la région de diffu-
sion de bore de type p 3. Plus précisément, sur la figure 11, la distribution de la concentration en arsenic au voisinage de la jonction p-n entre la région de canal enterré 115 et la région de diffusion de bore 3, ne forme pas un faible gradient de concentration représenté en pointillés, mais forme un gradient de concentration élevé, représenté par une ligne continue. Par conséquent, le potentiel dans la direction de la profondeur dans la région de canal enterré peut être supérieur à celui qui est présent dans la structure ne comportant pas la région dans laquelle on a implanté de l'azote, comme représenté sur la figure 18. Il en résulte que l'on peut garantir une région de canal large, et par conséquent on peut améliorer les performances de commande du MOSFET 120. Pour cette raison, le MOSFET 120 de ce mode de réalisation convient
pour la miniaturisation.
En outre, il est possible de maintenir une concentration en bore de valeur élevée à une position plus profonde que la région de canal 115, à partir de la surface du substrat en silicium 1, tout en empêchant la diffusion vers la région de canal enterré 115 du bore qui est présent dans la région de diffusion de bore 3. De ce fait, on peut empêcher le percement dans une position profonde dans le substrat, et on peut donc améliorer la tension de claquage par percement. Pour cette raison également, le MOSFET 120 de ce mode de réalisation
convient pour la miniaturisation.
Mode de réalisation 4 Un dispositif à semiconducteurs d'un quatrième mode de réalisation de l'invention diffère de celui du troisième mode de réalisation par la structure de la
région dans laquelle on a implanté de l'azote.
En se référant aux figures 10 et 19, on note que la région 105 dans laquelle on a implanté de l'azote présente un maximum de concentration en azote qui se trouve à la surface du substrat en silicium 1, et a une concentration en azote qui n'est pas inférieure à 1 x 108 -3 cmn a ce maximum de concentration. Des structures autres que celle indiquée cidessus sont pratiquement les mêmes que celles du troisième mode de réalisation, et on ne les décrira donc pas ci-dessous.
Le procédé de fabrication du dispositif à semi-
conducteurs du quatrième mode de réalisation diffère du procédé de fabrication du troisième mode de réalisation en ce qui concerne les conditions pour la formation de la
région dans laquelle on a implanté de l'azote. Plus préci-
sément, en se référant à la figure 14, on note que l'azote est implanté dans les conditions correspondant à une énergie d'implantation de 14 keV et à une dose de 5 x 1011
13 -2
- i x 103 cm. Ainsi, la région de diffusion d'azote 105, qui a un maximum de concentration en azote situé à la
surface du substrat en silicium 1 et qui a une concentra-
18 -3
tion en azote qui n'est pas inférieure à 1 x 1018 cm3 à ce maximum de concentration, est formée de façon à couvrir
la région de canal enterré 115.
La pellicule d'oxyde de plage 31 à l'étape d'implantation d'azote a une épaisseur de pellicule de nm. A l'exception de ce qui est indiqué cidessus, le procédé de fabrication est pratiquement le même que celui du troisième mode de réalisation, et on ne le
décrira donc pas ci-dessous.
Dans le dispositif à semiconducteurs de ce mode de réalisation, la région 105 dans laquelle on a implanté de l'azote est formée de façon à couvrir la région de canal enterré 115, de façon similaire au troisième mode de réalisation. Cette région dans laquelle on a implanté de l'azote empêche la diffusion vers la région de canal enterré 115 du bore présent dans la région de diffusion de bore 3. Par conséquent, le gradient de concentration élevé dans la région de canal enterré est maintenu au voisinage
de la jonction p-n qui est formée par la région de diffu-
sion de bore 3 et par la région de canal enterré de type n 115. Il en résulte que le potentiel dans la direction de la profondeur dans la région de canal enterré peut être élevé, ce qui garantit une région de canal large. Les performances de commande du transistor peuvent donc être améliorées. Pour cette raison, le MOSFET de ce mode de
réalisation convient pour la miniaturisation.
En outre, il est possible de maintenir une concentration en bore élevée à une position plus profonde que la région de canal enterré 115 à partir de la surface du substrat en silicium 1, tout en empêchant la diffusion vers la région de canal enterré 115 du bore qui est présent dans la région de diffusion de bore 3. Il en résulte que l'on peut éviter le percement à une position profonde dans le substrat en silicium 1, et on peut donc améliorer la tension de claquage par percement. Pour cette raison également, le MOSFET de ce mode de réalisation
convient pour la miniaturisation.
Mode de réalisation 5 En se référant aux figures 20, 21 et 22, on note qu'une région de diffusion d'impureté de type n 203, dopée avec une impureté de type n telle que du phosphore ou de l'arsenic, est formée à la surface du substrat en silicium 201. Une paire de régions de source/drain de type p 207 sont formées à la surface de la région de diffusion d'impureté de type n 203, avec un espace prédéterminé entre elles. Les régions de la paire de régions de source/
drain de type p 207 sont dopées avec du bore. Une élec-
trode de grille 211 est formée dans une région qui est située entre la paire de régions de source/drain de type p 207, avec interposition d'une pellicule d'isolation de
grille 209.
La paire de régions de source/drain de type p 207, la pellicule d'isolation de grille 209 et l'électrode de grille 211 forment un pMOSFET 220 du type à canal de surface. Une région 205 dans laquelle on a implanté de l'azote est formée à la surface du substrat en silicium 201 qui se trouve entre la paire de régions de source/ drain de type p 207. Les parois latérales de l'électrode de grille 211 sont couvertes par un élément d'espacement
de paroi latérale 213.
En se référant plus particulièrement à la figure 21, on note que la région 205 dans laquelle on a implanté de l'azote présente un maximum de concentration en azote (ligne en trait mixte PN5-PN5) à une position DN5 d'une profondeur ne dépassant pas 50 nm à partir de la surface
du substrat semiconducteur 201. La région 205 dans laquel-
le on a implanté de l'azote a une concentration en azote
18 -3
CN5 qui n'est pas inférieure à 1 x 10 cm3 à la position
du maximum.
La région de diffusion d'impureté de type n 203 a un maximum de concentration en impureté de type n (ligne en trait mixte PAS5-PAS5) à une position DAS5 d'une profondeur de 250-350 nm à partir de la surface du substrat en silicium 201. De plus, la région de diffusion d'impureté de type n 203 a une concentration en impureté de type n CA5 de 5 x 1016 _ 1 x 1018 cm-3 à la position AS5
du maximum.
En se référant plus particulièrement à la figure 22, on note que les régions de source/drain de type p 207
sont dopées avec du bore, à une concentration de 1 x 1020-
1 x 2021 cm-3. Une région proche de la surface du substrat en silicium 201, se trouvant entre la paire de régions de
source/drain de type p 207, forme la région de canal.
On va maintenant décrire ci-dessous un procédé
de fabrication du dispositif à semiconducteurs du cinquiè-
me mode de réalisation de l'invention.
En se référant à la figure 23, on note que l'on forme des pellicules d'oxyde d'isolation d'éléments 221 à la surface du substrat en silicium 201, par le procédé
LOCOS ordinaire. Simultanément à la formation des pelli-
cules d'oxyde d'isolation d'éléments 221, on forme des régions d'implantation d'isolation 223 sous les pellicules d'oxyde d'isolation 221. Ensuite, on exécute le procédé CVD ou autre, pour former une pellicule d'oxyde de plage
231 de 30 nm d'épaisseur, sur toute la surface.
En se référant à la figure 24, on note que l'on effectue une implantation ionique d'une impureté de type
n, telle que du phosphore ou de l'arsenic, dans des condi-
tions prédéterminées. Par exemple, on implante des ions de phosphore (P) dans les conditions correspondant à une énergie d'implantation de 50 keV et à une dose de 2 x 1012
12 -2
- 8 x 1012 cm. Ceci forme la région de diffusion d'impu-
reté de type n 203, ayant le maximum de concentration en impureté à une position d'une profondeur de 250-350 nm à partir de la surface du substrat en silicium 201, et ayant une concentration de type n de 5 x 1016 - 1 x 1018 cm-3 à
la position du maximum de concentration en impureté.
En se référant à la figure 25, on note que l'on implante de l'azote dans des conditions correspondant à une énergie d'implantation ne dépassant pas 23 keV et à il 13 -2 une dose de 5 x 101 - 1 x 1013 cm. Cette implantation forme la région 205 dans laquelle on a implanté de l'azote, ayant le maximum de concentration en azote à une position d'une profondeur ne dépassant pas 50 nm à partir de la surface du substrat en silicium 1, et dans laquelle la concentration en azote n'est pas inférieure à 1 x 1018 -3 cm3 à la position du maximum. Ensuite, on attaque et on
enlève la pellicule d'oxyde de plage 231.
En se référant à la figure 26, on note que cette opération d'attaque met à nu la surface du substrat en
silicium 201.
En se référant à la figure 27, on note que l'on forme sur la totalité de la surface, par exemple par oxydation thermique, une pellicule d'oxyde de silicium
209a qui formera la pellicule d'isolation de grille.
En se référant à la figure 28, on note que l'on forme l'électrode de grille 211, ayant une forme détermi- née, sur la surface de pellicule d'isolation de grille 209. En utilisant cette électrode de grille 211 à titre de masque, on implante des ions de bore. Cette implantation de bore forme les régions de source/drain de type p 207 à une profondeur de 0,15-0,30 pm de la surface du substrat en silicium 201. La paire de régions de source/drain de type p 207, la pellicule d'isolation de grille 209 et l'électrode de grille 211 forment le pMOSFET 220 du type à
canal de surface.
Ensuite, on forme l'élément d'espacement de paroi latérale 213 recouvrant les parois latérales de
l'électrode de grille 211.
Dans le dispositif à semiconducteurs de ce mode de réalisation, la région 205 dans laquelle on a implanté de l'azote présente le maximum de concentration en azote à une position d'une profondeur ne dépassant pas 50 nm à partir de la surface du substrat en silicium 201. Par conséquent, la région 205 dans laquelle on a implanté de
l'azote est formée dans la région de canal du MOSFET 220. Ceci empêche la diffusion de bore dans la paire de régions de source/drain
de type 207, qui peut être occasionnée par
exemple par un traitement thermique à une étape ulté-
rieure. Par conséquent, comme représenté sur la figure 22, l'extension des régions de source/drain de type p 207 vers la région de canal est empêchée, et une longueur de canal effective peut avoir une valeur élevée. Le MOSFET 220 de
ce mode de réalisation convient donc pour la miniaturisa-
tion. Mode de réalisation 6 Un dispositif à semiconducteurs d'un sixième mode de réalisation de l'invention diffère de celui du cinquième mode de réalisation par la structure de la
région dans laquelle on a implanté de l'azote.
En se référant aux figures 20 et 29, on note que la région 205 dans laquelle on a implanté de l'azote présente un maximum de concentration en azote à la surface du substrat en silicium 201. De plus, la concentration en azote dans la région 205 dans laquelle on a implanté de l'azote, n'est pas inférieure à 1 x 1018 cm-3 au maximum
de concentration.
Des structures autres que celles indiquées ci-
dessus sont pratiquement les mêmes que celles du cinquième
mode de réalisation et on ne les décrira donc pas ci-
dessous.
Le procédé de fabrication du dispositif à semi-
conducteurs du sixième mode de réalisation de l'invention diffère du procédé de fabrication du cinquième mode de
réalisation en ce qui concerne les conditions d'implanta-
tion d'azote pour former la région dans laquelle on a
implanté de l'azote.
En se référant à la figure 25, on note que l'on implante de l'azote dans les conditions correspondant à une énergie d'implantation de 14 keV et à une dose de il 13 -2 x 10l - 1 x 1013 cm. On forme ainsi la région 205 dans laquelle on a implanté de l'azote, qui a un maximum de concentration en azote situé à la surface du substrat en silicium 201 et qui a une concentration en azote qui
n'est pas inférieure à 1 x 1018 cm-3 au maximum de concen-
tration. La pellicule d'oxyde de plage 231 à l'étape d'implantation d'azote a une épaisseur de pellicule de nm. A l'exception de ce qui est indiqué ci-dessus, le procédé de fabrication est pratiquement le même que celui du cinquième mode de réalisation, et on ne le
décrira donc pas ci-dessous.
Dans le dispositif à semiconducteurs de ce mode de réalisation, la région 205 dans laquelle on a implanté
de l'azote est formée de façon que son maximum de concen-
tration en azote se trouve à la surface du substrat en silicium 201. Ainsi, la région 205 dans laquelle on a implanté de l'azote se trouve dans la région de canal du pMOSFET 220. De façon similaire au cinquième mode de réalisation, ceci empêche la diffusion vers la région de canal du bore se trouvant dans la paire de régions de source/drain de type p 207, cette diffusion pouvant par exemple être occasionnée par un traitement thermique à une étape ultérieure. Par conséquent, l'extension des régions de source/drain de type p 207 vers la région de canal est empêchée, et la longueur effective de canal peut être élevée. Le MOSFET de ce mode de réalisation convient donc
pour la miniaturisation.
Mode de réalisation 7 En se référant aux figures 30, 31 et 32, on note qu'une région de diffusion d'impureté de type n 203, dopée avec une impureté de type n telle que du phosphore ou de l'arsenic, est formée à la surface du substrat en silicium 201. Une paire de régions de source/drain de type p 207 sont formées à la surface de la région de diffusion d'impureté de type n 203, avec un espace prédéterminé entre elles. La paire de régions de source/drain de type p 207 sont formées par l'implantation de bore. Une région de canal enterré de type p 315 est formée a la surface du substrat en silicium se trouvant entre la paire de régions de source/drain de type p 207. Une électrode de grille 211 est formée dans une région qui se trouve entre la paire de régions de source/drain de type p 207, avec interposition d'une pellicule d'isolation de grille 209. La paire de régions de source/drain de type p 207, la pellicule d'isolation de grille 209 et l'électrode de grille 211
forment un pMOSFET 320 du type à canal enterré.
Une région 305 dans laquelle on a implanté de l'azote est formée sur une surface du substrat en silicium 201 se trouvant entre la paire de régions de source/drain de type p 207. La région 305 dans laquelle on a implanté de l'azote recouvre une région de canal enterré 315. Les
parois latérales de l'électrode de grille 211 sont recou-
vertes par un élément d'espacement de paroi latérale 213.
En se référant plus particulièrement à la figure 31, on note que la région 305 dans laquelle on a implanté de l'azote a un maximum de concentration en azote (ligne en trait mixte PN7-PN7) à une position DN7 qui se trouve à une profondeur ne dépassant par 50 nm à partir de la
surface du substrat semiconducteur 201, et a une concen-
18 -3
tration en azote qui n'est pas inférieure à 1 x 1018 cm3
à la position du maximum de concentration.
La région de canal enterré 315 a un maximum de concentration en bore (ligne en trait mixte PB7-PB7) à une position DB7 se trouvant à une profondeur de 10-15 nm à partir de la surface du substrat semiconducteur 201, et elle a une concentration en bore qui n'est pas inférieure
à 1 x 1018 cm-3 à la position du maximum de concentration.
La région de diffusion d'impureté de type n 203
a un maximum de concentration (ligne en trait mixte PB7-
PB7) en impureté de type n (par exemple du phosphore) à une position DB7 d'une profondeur de 250-300 nm à partir de la surface du substrat en silicium 201, et elle a une 16 18 concentration en impureté de type n de 5 x 1016 - 1 x 1018 -3
cm à la position du maximum de concentration.
Une jonction p-n formée par la région de canal enterré 315 et par la région de diffusion d'impureté de type n 203 se trouve à une position d'une profondeur de -35 nm à partir de la surface du substrat en silicium 201. En se référant plus particulièrement à la figure 32, on note que la paire de régions de source/drain de type p 207 a une concentration en bore de 1 x 1020 - 1 x
21 - 3
cm. La région de canal enterré 315 a une concentra-
18 -3
tion en bore de 1 x 10 cm, comme décrit précédemment.
On va maintenant décrire ci-dessous un procédé de fabrication du dispositif à semiconducteurs du septième
mode de réalisation de l'invention.
En se référant à la figure 33, on note que l'on forme des pellicules d'oxyde d'isolation d'éléments 221 à la surface du substrat en silicium 201, par le procédé
LOCOS ordinaire. Simultanément à la formation des pelli-
cules d'oxyde d'isolation d'éléments 221, on forme des régions d'implantation d'isolation 223 sous les pellicules d'oxyde d'isolation 221. Ensuite, on exécute le procédé CVD ou autre pour former la pellicule d'oxyde de plage 231
de 30 nm d'épaisseur, sur toute la surface.
En se référant à la figure 34, on note que l'on effectue une implantation ionique d'une impureté de type n, dans des conditions prédéterminées. Par exemple, on
implante des ions de phosphore dans les conditions corres-
pondant à une énergie d'implantation de 180 keV et à une dose de 2 x 1012 - 8 x 1012 cm 2. Ceci forme la région de diffusion d'impureté de type n 203 ayant le maximum de la concentration en impureté à une position d'une profondeur de 250-350 nm à partir de la surface du substrat en silicium 201, et une concentration de type n de 1 x 1018 -3 cm à la position du maximum de concentration. Ensuite,
on implante des ions de bore dans les conditions prédéter-
minées. Ceci forme la région de canal enterré 315 ayant le maximum de concentration en bore à la position se trouvant à une profondeur de 10-15 nm à partir de la surface du substrat en silicium 201, et une concentration en bore qui
n'est pas supérieure à 1 x 1018 cm-3 au maximum de concen-
tration. En se référant à la figure 35, on note que l'on implante de l'azote dans des conditions correspondant à une énergie d'implantation qui n'est pas supérieure à il 13 -2 23 keV et à une dose de 5 x 101 - 1 x 1013 cm. Cette implantation forme la région 305 dans laquelle on a implanté de l'azote, ayant un maximum de concentration en azote à une position d'une profondeur ne dépassant pas nm à partir de la surface du substrat en silicium 201, et une concentration qui n'est pas inférieure à 1 x 1018 -3 cm au maximum de concentration. La région 305 dans laquelle on a implanté de l'azote recouvre la région de canal enterré 315. Ensuite, on attaque et on enlève la
pellicule d'oxyde de plage 231.
En se référant à la figure 36, on note que cet enlèvement par attaque met à nu la surface du substrat en
silicium 201.
En se référant à la figure 37, on note que l'on forme sur la totalité de la surface, par exemple par oxydation thermique, une pellicule d'oxyde de silicium
210a qui formera la pellicule d'isolation de grille.
Ensuite, on accomplit des étapes similaires à celles du cinquième mode de réalisation, pour former les
paires de régions de source/drain de type p 207, la pelli-
cule d'isolation de grille 209 et l'électrode de grille 211. La paire de régions de source/drain de type p 207, la pellicule d'isolation de grille 209, l'électrode de grille 211 et la région de canal enterré 315 forment le pMOSFET
320 du type à canal enterré.
On forme l'élément d'espacement de paroi
latérale 213 recouvrant les parois latérales de l'élec-
trode de grille 211.
Dans le dispositif à semiconducteurs de ce mode de réalisation, la région 305 dans laquelle on a implanté de l'azote recouvre la région de canal enterré 315. Ceci évite la diffusion vers la région de canal du bore présent
dans la paire de régions de source/drain de type p 207.
Par conséquent, l'extension vers la région de canal des régions de source/drain de type p 207 est évitée, et la
longueur effective de canal peut avoir une valeur élevée.
Pour cette raison, le pMOSFET 320 de ce mode de réalisa-
tion convient pour la miniaturisation. La région 305 dans laquelle on a implanté de l'azote recouvre la région de canal enterré 315. Ceci empêche que du bore présent dans la région de canal enterré ne diffuse d'une partie de faible profondeur vers une partie profonde dans le substrat, par exemple sous
l'effet d'un traitement thermique à une étape ultérieure.
Par conséquent, on peut maintenir une faible profondeur de diffusion de la région de canal enterré, et on peut obtenir une désertion complète de la région de canal enterré 315 par l'application d'une tension à l'électrode de grille 211. La génération d'un courant de percement est donc évitée. Pour cette raison également, le pMOSFET 320
de ce mode de réalisation convient pour la miniaturisa-
tion. Mode de réalisation 8 Un dispositif à semiconducteurs d'un huitième mode de réalisation de l'invention diffère de celui du septième mode de réalisation par la structure de la région
dans laquelle on a implanté de l'azote.
En se référant aux figures 30 et 39, on note que la région 305 dans laquelle on a implanté de l'azote présente un maximum de concentration d'azote à la surface du substrat en silicium 201, et présente une concentration 18 c-3 a en azote CN8 qui n'est pas inférieure à 1 x 1018 cm3 au maximum de concentration. Les structures autres que ce qui est indiqué ci-dessus sont pratiquement les mêmes que celles du septième mode de réalisation, et on ne les
décrira donc pas ci-dessous.
Le procédé de fabrication du dispositif à semi-
conducteurs du huitième mode de réalisation de l'invention diffère du procédé de fabrication du septième mode de réalisation par les conditions d'implantation d'azote pour
former la région dans laquelle on a implanté de l'azote.
En se référant à la figure 35, on note que l'on implante de l'azote dans des conditions correspondant à une énergie d'implantation de 14 keV et à une dose de x 1011 - 1 x 1013 cm2. La région 305 dans laquelle on a implanté de l'azote, qui a un maximum de concentration en azote se trouvant à la surface du substrat en silicium 201, et qui a une concentration en azote qui n'est pas
18 -3
inférieure à 1 x 1018 cm3 à ce maximum de concentration, est ainsi formée de façon à recouvrir la région de canal
enterré 315.
La pellicule d'oxyde de plage 231 à cette étape d'implantation d'azote a une épaisseur de pellicule de nm. A l'exception de ce qui précède, le procédé de fabrication est pratiquement le même que celui du septième
mode de réalisation, et on ne le décrira donc pas ci-
dessous.
Dans le dispositif à semiconducteurs de ce mode de réalisation, la région 305 dans laquelle on a implanté de l'azote est formée de façon à recouvrir la région de canal enterré 315. De façon similaire au cinquième mode de réalisation, ceci empêche que du bore présent dans les régions de source/drain de type p 207 ne diffuse vers la région de canal, par exemple sous l'effet d'un traitement thermique au cours d'une étape ultérieure. Par conséquent, une extension des régions de source/drain de type p 207
vers la région de canal est évitée, et la longueur effec-
tive de canal peut avoir une valeur élevée. Pour cette raison, le pMOSFET de ce mode de réalisation convient pour
la miniaturisation.
La région 305 dans laquelle on a implanté de l'azote recouvre la région de canal enterré 315. Cette région 305 dans laquelle on a implanté de l'azote empêche que du bore présent dans la région de canal enterré 315 ne diffuse d'une partie à faible profondeur vers une partie profonde dans le substrat 201, par exemple sous l'effet d'un traitement thermique à une étape ultérieure. Par conséquent, la profondeur de diffusion de la région de canal enterré 315 peut être faible, et la région de canal
enterré 315 peut être placée dans une condition de déser-
tion complète par l'application d'une tension à l'élec-
trode de grille 211. Il en résulte que la génération d'un
courant de percement est évitée. Pour cette raison égale-
ment, le pMOSFET de ce mode de réalisation convient pour
la miniaturisation.
Dans les premier à huitième modes de réalisa-
tion, les conditions d'implantation d'azote pour former la région dans laquelle on a implanté de l'azote, ne sont pas limitées à celles que l'on a déjà décrites. Par exemple,
au lieu des conditions mentionnées ci-dessus pour implan-
ter de l'azote, qui sont employées avec la couche d'oxyde de plage d'une épaisseur de pellicule de 30 nm, on peut changer arbitrairement l'épaisseur de pellicule de la
pellicule d'oxyde de plage, et on peut changer les condi-
tions d'implantation dans le silicium en correspondance avec l'épaisseur de pellicule changée. A titre d'exemple, l'azote dans le silicium et dans la pellicule d'oxyde de silicium présente les valeurs de distance de pénétration Rp et de dispersion à Rp qui sont indiquées dans le
tableau suivant.
dEnergie Dans le silicium Dans la pellicule d'oxyde d'implantation (keV) Rp ARp Rp Rp (pm) (Pm) (Pm) (pm)
*0,0219 0,0106 0,0209 0,0102
0,0434 0,0183 0,0428 0,0183
0,0659 0,0251 0,0657 0,0255
0,0888 0,0313 0,0891 0,0318
50 0,1120 0,0369 0,1124 0,0375
Conformément au tableau ci-dessus, il est clair que les conditions d'implantation d'azote pour former la région dans laquelle on a implanté de l'azote, doivent être sélectionnées simplement de façon que la région dans laquelle on a implanté de l'azote présente le maximum de
concentration en azote à une position située à une profon-
deur de 50 nm ou moins à partir de la surface du substrat,
ou située à la surface du substrat.
Dans une majorité de structures des premier à
huitième modes de réalisation décrits ci-dessus, la pelli-
cule d'oxyde de silicium est utilisée à titre de pellicule d'isolation de grille du transistor. L'invention n'est cependant pas limitée à ceci, et elle peut utiliser une
autre pellicule d'isolation.
Dans les dispositifs à semiconducteurs du premier et d'autres aspects de l'invention, la région dans laquelle on a introduit de l'azote se trouve dans la région de canal du transistor à effet de champ. Cet azote a pour fonction de réduire la diffusion de bore. Par conséquent, il est possible d'empêcher que du bore ne diffuse vers la région de canal, à partir d'une région située à l'extérieur de la région de canal, pour permettre d'obtenir une structure de transistor convenant pour la miniaturisation. Dans le dispositif à semiconducteurs de l'aspect préféré de l'invention, la région dans laquelle on a introduit de l'azote empêche que le bore qui est introduit dans le substrat semiconducteur ne diffuse vers la région de canal, cette diffusion pouvant être occasionnée, par
exemple, par un traitement thermique à une étape ulté-
rieure. Par conséquent, la concentration en bore peut être faible dans la région de canal, ce qui permet de fixer à
une valeur faible la tension de seuil du transistor.
Du fait que la concentration en bore dans la région de canal peut être faible, il est possible de réduire dans une mesure considérable la dispersion par des impuretés d'électrons qui circulent à travers le canal, ce qui permet d'améliorer les performances de commande du
courant du transistor.
En outre, il est possible d'augmenter la concen-
tration en bore dans une position plus profonde que la région de canal à partir de la surface du substrat, tout en maintenant la faible concentration en bore dans la
région de canal. Il est donc possible d'éviter le perce-
ment dans une partie profonde du substrat et d'améliorer
la tension de claquage par percement.
Dans le dispositif à semiconducteurs d'encore un autre aspect préféré, bien que le bore dans le substrat tende à diffuser à partir d'une position profonde dans le substrat, vers la région de canal enterré, par exemple
sous l'effet d'un traitement thermique à une étape ulté-
rieure, cette diffusion est empêchée par la région dans laquelle on a introduit de l'azote. Par conséquent, au voisinage de la jonction p- n qui est formée par le bore introduit dans le substrat et par le région de canal enterré, on peut maintenir un gradient de concentration élevé dans la région de canal enterré. On peut donc garantir une région de canal large, et améliorer les
performances de commande du transistor.
En outre, il est possible d'augmenter la concen-
tration en bore à une position plus profonde que la région de canal à partir de la surface du substrat, tout en empêchant que le bore qui est introduit dans le substrat ne diffuse vers la région de canal. Par conséquent, on peut éviter le percement dans une partie profonde du substrat, et on peut améliorer la tension de claquage par percement. Dans le dispositif à semiconducteurs d'un autre aspect préféré supplémentaire de l'invention, bien que le bore dans les régions de source/drain tende à diffuser vers la région de canal, par exemple sous l'effet d'un
traitement thermique à une étape ultérieure, cette diffu-
sion est empêchée par la région dans laquelle on a intro-
duit de l'azote. L'extension des régions de source/drain vers la région de canal est donc évitée, ce qui permet de
garantir une longueur effective de canal de valeur élevée.
Dans le dispositif à semiconducteurs d'un aspect préféré supplémentaire de l'invention, bien que le bore dans la région de canal enterré tende à diffuser à partir d'une partie proche de la surface du substrat, vers une partie profonde, par exemple sous l'effet d'un traitement thermique à une étape ultérieure, cette diffusion est évitée par la région dans laquelle on a introduit de l'azote. Par conséquent, la profondeur de diffusion de la région de canal enterré peut être faible, et la région de canal enterré peut être placée dans une condition de désertion complète par une tension de grille, ce qui
permet d'éviter la génération d'un courant de percement.
Le procédé de fabrication du dispositif à semi-
conducteurs conforme à un aspect de l'invention peut procurer le dispositif à semiconducteurs conforme à un
aspect de l'invention, ayant les effets mentionnés ci-
dessus.
Le procédé de fabrication du dispositif à semi-
conducteurs conforme à un autre aspect de l'invention peut procurer le dispositif à semiconducteurs conforme à un autre aspect de l'invention, ayant les effets mentionnés ci-dessus. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits
et représentés, sans sortir du cadre de l'invention.
Claims (12)
1. Dispositif à semiconducteurs comportant un transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semiconducteur (1, 3, 201, 203) d'un premier type de conductivité, ayant une surface principale; une paire de régions de source/drain (7, 207) d'un second type de conductivité, formées sur la surface principale du substrat semiconducteur, avec un espace prédéterminé entre elles; une électrode de grille (11, 211) disposée face à une région située entre la paire de
régions de source/drain et formée sur la surface princi-
pale du substrat semiconducteur, avec interposition d'une pellicule d'isolation de grille (9, 209); et une région (5, 105, 205, 305) dans laquelle on a introduit de
l'azote, qui est formée dans une région du substrat semi-
conducteur se trouvant entre la paire de régions de source/drain, contenant de l'azote et ayant un maximum de concentration de l'azote; et en ce que le maximum de concentration de l'azote se trouve à une profondeur ne dépasse pas 50 nm à partir de la surface principale du
substrat semiconducteur.
2. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce que le substrat semiconduc-
teur comporte une région de type p (3) contenant du bore qui y a été introduit, et la paire de régions de source/
drain (7) sont d'un type de conductivité n.
3. Dispositif à semiconducteurs selon la reven-
dication 2, caractérisé en ce qu'il comprend en outre une région de canal enterré (115) de type n, formée dans une région du substrat semiconducteur (1, 3) qui se trouve entre la paire de régions de source/drain (7), et en ce qu'une jonction p-n qui est formée par la région de canal enterré de type n et par la région de type p (3) dans le substrat de semiconducteur, contenant du bore qui y est introduit, se trouve à l'intérieur de la région (105) dans
laquelle on a introduit de l'azote.
4. Dispositif à semiconducteurs selon la reven-
dication 1, caractérisé en ce que le substrat semiconduc-
teur comporte une région de type n (20), et la paire de régions de source/drain (207) comportent une région de
type p contenant du bore qui y a été introduit.
5. Dispositif à semiconducteurs selon la reven-
dication 4, caractérisé en ce qu'il comprend en outre une région de canal enterré (315) de type p qui est formée par l'introduction de bore dans la surface principale du substrat semiconducteur (201, 203) se trouvant entre la paire de régions de source/drain (207), et en ce qu'une jonction p-n qui est formée par la région de canal enterré de type p et par la région de type n (203) dans le substrat semiconducteur, se trouve à l'intérieur de la
région (305) dans laquelle on a introduit de l'azote.
6. Dispositif à semiconducteurs comportant un transistor à effet de champ, caractérisé en ce qu'il comprend: un substrat semiconducteur (1, 3, 201, 203) d'un premier type de conductivité, ayant une surface principale; une paire de régions de source/drain (7, 207) d'un second type de conductivité, formées sur la surface principale du substrat semiconducteur, avec un espace prédéterminé entre elles; une électrode de grille (11, 211) disposée face à une région située entre la paire de
régions de source/drain et formée sur la surface princi-
pale du substrat semiconducteur, avec interposition d'une pellicule d'isolation de grille (9, 209); et une région (5, 105, 205, 305) dans laquelle on a introduit de
l'azote, qui est formée dans une région du substrat semi-
conducteur se trouvant entre la paire de régions de source/drain, contenant de l'azote et ayant un maximum de concentration de l'azote; et en ce que le maximum de concentration de l'azote se trouve à la surface principale
du substrat semiconducteur.
7. Dispositif à semiconducteurs selon la reven-
dication 6, caractérisé en ce que le substrat semiconduc-
teur comporte une région de type p (3) contenant du bore qui y a été introduit, et la paire de régions de source/ drain (7) sont d'un type de conductivité n.
8. Dispositif à semiconducteurs selon la reven-
dication 7, caractérisé en ce qu'il comprend en outre une région de canal enterré (115) de type n, formée dans une région du substrat semiconducteur (1, 3) qui se trouve entre la paire de régions de source/drain (7), et en ce qu'une jonction p-n qui est formée par la région de canal enterré de type n et par la région de type p (3) dans le substrat de semiconducteur, contenant du bore qui y est introduit, se trouve à l'intérieur de la région (105) dans
laquelle on a introduit de l'azote.
9. Dispositif à semiconducteurs selon la reven-
dication 6, caractérisé en ce que le substrat semiconduc-
teur comporte une région de type n (20), et la paire de régions de source/drain (207) comportent une région de
type p contenant du bore qui y a été introduit.
10. Dispositif à semiconducteurs selon la reven-
dication 9, caractérisé en ce qu'il comprend en outre une région de canal enterré (315) de type p qui est formée par l'introduction de bore dans la surface principale du substrat semiconducteur (201, 203) se trouvant entre la paire de régions de source/drain (207), et en ce qu'une jonction p-n qui est formée par la région de canal enterré de type p et par la région de type n (203) dans le substrat semiconducteur, se trouve à l'intérieur de la
région (305) dans laquelle on a introduit de l'azote.
11. Procédé de fabrication d'un dispositif à semiconducteurs comportant un transistor à effet de champ, caractérisé en ce qu'il comprend les étapes suivantes: on forme une paire de régions de source/drain (7, 207) d'un second type de conductivité dans une surface principale d'un substrat semiconducteur (1, 3, 201, 203) d'un premier type de conductivité, avec un espace prédéterminé entre elles; on forme une électrode de grille (11, 211) face à une région située entre la paire de régions de source/ drain sur la surface principale du substrat semiconduc- teur, avec interposition d'une pellicule d'isolation de grille (9, 209); et on forme une région (5, 105, 205, 305) dans laquelle on a introduit de l'azote, cette région ayant un maximum de concentration de l'azote qui s'étend jusqu'à une position se trouvant à une profondeur ne dépassant pas 50 nm à partir de la surface principale du substrat semiconducteur, dans une région du substrat semiconducteur qui se trouve entre la paire de régions de source/drain.
12. Procédé de fabrication d'un dispositif à semiconducteurs comportant un transistor à effet de champ, caractérisé en ce qu'il comprend les étapes suivantes: on forme une paire de régions de source/drain (7, 207) d'un second type de conductivité dans une surface principale d'un substrat semiconducteur (1, 3, 201, 203) d'un premier type de conductivité, avec un espace prédéterminé entre elles; on forme une électrode de grille (11, 211) face à une région située entre la paire de régions de source/
drain sur la surface principale du substrat semiconduc-
teur, avec interposition d'une pellicule d'isolation de grille (9, 209); et on forme une région (5, 105, 205, 305) dans laquelle on a introduit de l'azote, cette région ayant un maximum de concentration de l'azote qui se trouve à la surface principale du substrat semiconducteur, dans une région du substrat semiconducteur se trouvant entre la
paire de régions de source/drain.
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|---|---|---|---|---|
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| TW328147B (en) * | 1996-05-07 | 1998-03-11 | Lucent Technologies Inc | Semiconductor device fabrication |
| JPH09306904A (ja) * | 1996-05-20 | 1997-11-28 | Mitsubishi Electric Corp | 半導体装置 |
| JPH10261588A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体装置 |
| FR2762138B1 (fr) | 1997-04-11 | 1999-07-02 | Sgs Thomson Microelectronics | Transistor mos a fort gradient de dopage sous sa grille |
| US6306763B1 (en) * | 1997-07-18 | 2001-10-23 | Advanced Micro Devices, Inc. | Enhanced salicidation technique |
| US6323520B1 (en) * | 1998-07-31 | 2001-11-27 | Vlsi Technology, Inc. | Method for forming channel-region doping profile for semiconductor device |
| JP4030198B2 (ja) * | 1998-08-11 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6051865A (en) * | 1998-11-09 | 2000-04-18 | Advanced Micro Devices, Inc. | Transistor having a barrier layer below a high permittivity gate dielectric |
| US6362510B1 (en) * | 1998-12-07 | 2002-03-26 | Advanced Micro Devices, Inc. | Semiconductor topography having improved active device isolation and reduced dopant migration |
| US6369434B1 (en) | 1999-07-30 | 2002-04-09 | International Business Machines Corporation | Nitrogen co-implantation to form shallow junction-extensions of p-type metal oxide semiconductor field effect transistors |
| TW449836B (en) * | 1999-09-06 | 2001-08-11 | Winbond Electronics Corp | Manufacturing method and device for forming anti-punch-through region by large-angle-tilt implantation |
| US6724053B1 (en) * | 2000-02-23 | 2004-04-20 | International Business Machines Corporation | PMOSFET device with localized nitrogen sidewall implantation |
| JP2002208645A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100653721B1 (ko) * | 2005-06-30 | 2006-12-05 | 삼성전자주식회사 | 질소주입활성영역을 갖는 반도체소자 및 그 제조방법 |
| TWI419324B (zh) * | 2009-11-27 | 2013-12-11 | Univ Nat Chiao Tung | 具有三五族通道及四族源汲極之半導體裝置及其製造方法 |
| CN112908854A (zh) * | 2021-01-28 | 2021-06-04 | 上海华力集成电路制造有限公司 | 一种降低n管短沟道组件穿通效应以及组件变异的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222215A2 (fr) * | 1985-10-23 | 1987-05-20 | Hitachi, Ltd. | Transistor MOS en polysilicium et son procédé de fabrication |
| JPH0629314A (ja) * | 1992-07-08 | 1994-02-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| FR2709599A1 (fr) * | 1993-09-02 | 1995-03-10 | Mitsubishi Electric Corp | Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755865A (en) * | 1986-01-21 | 1988-07-05 | Motorola Inc. | Means for stabilizing polycrystalline semiconductor layers |
-
1994
- 1994-06-22 JP JP06140542A patent/JP3015253B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-09 DE DE19517002A patent/DE19517002C2/de not_active Expired - Lifetime
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- 1995-06-23 FR FR9507609A patent/FR2735908B1/fr not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0222215A2 (fr) * | 1985-10-23 | 1987-05-20 | Hitachi, Ltd. | Transistor MOS en polysilicium et son procédé de fabrication |
| JPH0629314A (ja) * | 1992-07-08 | 1994-02-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| FR2709599A1 (fr) * | 1993-09-02 | 1995-03-10 | Mitsubishi Electric Corp | Dispositif semiconducteur en particulier du type MOS à dopage à l'azote et son procédé de fabrication. |
Non-Patent Citations (3)
| Title |
|---|
| KUROI T ET AL: "Novel NICE (nitrogen implantation into CMOS gate electrode and source-drain) structure for high reliability and high performance 0.25 mu m dual gate CMOS", INTERNATIONAL ELECTRON DEVICES MEETING 1993. TECHNICAL DIGEST (CAT. NO.93CH3361-3), PROCEEDINGS OF IEEE INTERNATIONAL ELECTRON DEVICES MEETING, WASHINGTON, DC, USA, 5-8 DEC. 1993, ISBN 0-7803-1450-6, 1993, NEW YORK, NY, USA, IEEE, USA, PAGE(S) 325 - 328 * |
| LEE D R ET AL: "Reliability of nitrided Si-SiO/sub 2/ interfaces formed by a new, low-temperature, remote-plasma process", 22ND CONFERENCE ON PHYSICS AND CHEMISTRY OF SEMICONDUCTOR INTERFACES, SCOTTSDALE, AZ, USA, 8-12 JAN. 1995, ISSN 0734-211X, JOURNAL OF VACUUM SCIENCE & TECHNOLOGY B (MICROELECTRONICS AND NANOMETER STRUCTURES), JULY-AUG. 1995, USA, PAGE(S) 1788 - 1793 * |
| PATENT ABSTRACTS OF JAPAN vol. 018, no. 238 (E - 1544) 6 May 1994 (1994-05-06) * |
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