TWI419324B - 具有三五族通道及四族源汲極之半導體裝置及其製造方法 - Google Patents

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Description

具有三五族通道及四族源汲極之半導體裝置及其製造方法
本發明係關於具有三五族通道及四族源汲極之半導體裝置，及製造具有三五族通道及四族源汲極之半導體裝置之方法，該方法係將三五族通道磊晶於四族基板上，或者是將四族源汲極磊晶於三五族元件結構上。
一般而言，具有二氧化矽製之薄閘極介電質(gate dielectrics)的金氧半場效電晶體(MOSFET)會遭遇嚴重的閘極漏電流問題，因此以高介電常數的介電材料取代二氧化矽形成閘極介電質，藉以減少閘極漏電流。在此，高介電常數係指介電常數大於10。
然而，由於此種高介電常數層可能與多晶矽不相容，所以較佳為在含有高介電常數閘極介電層的裝置中使用金屬閘極。當製作含有金屬閘極之CMOS裝置時，可能需要以不同的材料製作NMOS及PMOS。可使用替代閘極製程(replacement gate process)來形成由不同材料製成的閘極。在該製程中，將被一對間隔物包夾的第1多晶矽層選擇性地移除成為第2多晶矽層而在該等間隔物之間產生溝槽(trench)。以第1金屬填入溝槽。然後，移除第2多晶矽層且以有別於第1金屬的第2金屬替代。
美國專利案US 2006/0046399 A1揭露另一種形成替代金屬閘極(replacement metal gate electrode)的方法。在矽基板10上依序形成假介電層(dummy dielectric layer)、犧牲層。將假介電層、犧牲層圖案化，以經圖案化的犧牲層作為遮罩執行離子佈植而形成淺源汲極區(shallow source drain region)14。依序將側壁間隔物17、16形成於犧牲層18的相對側。再次執行離子佈植而形成深源汲極區(deep source drain region)12。在所生成的結構(resultant structure)上沉積介電層20，以化學機械研磨將介電層20從經圖案化的犧牲層上移除。移除犧牲層而產生位在側壁間隔物16、17之間的孔。在孔內形成側壁間隔物24。利用濕蝕刻移除假介電層。如第1圖所示，利用乾蝕刻來蝕刻藉由側壁間隔物24間之開口所曝露之將作為通道部的矽基板10，形成溝槽26。如第2圖所示，將如矽鍺、鍺、InSb或掺雜碳的矽之磊晶材料28填入溝槽26的一部分至淺源汲極區14上表面的高度。如第3圖所示，移除側壁間隔物24。形成U型高介電常數的介電層32。在介電層32上形成N型金屬層30。
在上述方法中，在基板形成溝槽26，藉由沉積單一磊晶薄膜來填入磊晶材料作為載子通道，即磊晶材料28係單層而無結構設計，因此所製作之裝置的電氣特性易受磊晶接面的品質影響且無法有效侷限載子。此外，上述方法係將溝槽26的深度配置為等同深源汲極區12的深度，但對磊晶異質材料而言，由於異質材料的缺陷可能會向上延伸至通道部的表面導致電性退化，故此種配置並非最佳化。
將三五族材料整合於矽基板作為邏輯電子裝置，雖然可有效提升裝置的電氣特性，但是一旦元件尺寸微縮至22nm以下，則採用三五族材料之場效電晶體將面臨能階密度及掺雜濃度不足的問題。
本發明人鑑於上述問題，考量將通道部的深度及結構納入元件設計中。
本發明之一態樣係一種具有三五族通道及四族源汲極之半導體裝置，其包括：基板，係選自於由Si基板、Ge基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Si基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Ge基板、及上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之鑽石基板所構成之群組之一者；源汲極，係藉由離子佈植將該基板之特定部分進行掺雜所形成；包含通道之堆疊元件，係在成對之該源汲極之間的該基板形成凹陷，藉由磊晶將三五族材料填入該凹陷而形成為與該源汲極相連接；及閘極，係形成在該包含通道之堆疊元件上。
本發明之另一態樣係藉由兩種不同的磊晶技術來結合三五族載子通道與四族源汲極。
其一為三五族磊晶技術，係先形成四族源汲極再堆疊三五族通道，具體而言，包括下列步驟：製備基板，該基板係選自於由Si基板、Ge基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Si基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Ge基板、及上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之鑽石基板所構成之群組之一者；在該基板上沉積假閘極材料層，利用微影法將該假閘極材料層定義出假閘極(dummy gate)；以該假閘極作為遮罩實施自我對準式離子佈植而對該基板的曝露區域進行掺雜，進行高溫活化而形成源汲極；去除該假閘極；藉由蝕刻，在成對之該源汲極之間的該基板形成凹陷，該凹陷具有後續磊晶包含通道之堆疊元件所需的深度；在該凹陷中磊晶三五族材料來形成包含通道之堆疊元件；及在該包含通道之堆疊元件上形成閘極。
其二為四族磊晶技術，係先堆疊三五族通道再形成四族源汲極，具體而言，包括下列步驟：製備基板，該基板係三五族基板或上面成長有GaN之Si基板；藉由蝕刻，在該基板形成凹陷，該凹陷具有後續磊晶包含通道之堆疊元件所需的深度；在該凹陷中磊晶三五族材料來形成包含通道之堆疊元件；在該基板上沉積假閘極材料層，利用微影法將該假閘極材料層定義出假閘極；以該假閘極作為遮罩而在基板形成源汲極用凹陷(source-drain recess)；以該假閘極作為遮罩，利用選擇性異質磊晶(selective heteroepitaxy)將四族材料填入該源汲極用凹陷；實施自我對準式離子佈植對該四族材料進行掺雜，接著進行高溫活化而形成源汲極；去除該假閘極；及在該包含通道之堆疊元件上形成閘極。
又，該基板之晶面為(100)、(110)、或(111)，其偏差角度為2度、4度、或6度。
又，該假閘極材料層係由絕緣材料所製成之單一層或由複數絕緣材料所製成之堆疊層，其材料可為氧化矽、氮氧化矽、氮氧化鋁、或氮氧化鉿。
又，該源汲極係由經掺雜之Six Ge1-x (x=0~1)或碳化矽鍺所製成。
又，該包含通道之堆疊元件具有金氧半結構、量子井結構或二維電子氣(two-dimension electron gas)結構，其中該金氧半結構係由金屬層、高介電常數之介電層、及三五族通道層所構成；該量子井結構係由大能隙材料層、作為通道之小能隙材料層、及大能隙材料層所構成；該二維電子氣結構係由大能隙重掺雜材料層、大能隙未掺雜材料層、作為通道之小能隙未掺雜材料層、及中能隙未掺雜材料層所構成。
又，該通道之材料為InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、或其以不同比例所組成之化合物。
又，本發明係使用選自於由金屬有機化學氣相沉積系統(MOCVD)、分子束磊晶系統(MBE)、超高真空化學氣相沉積系統(UHVCVD)、及原子層沉積系統(ALD)所構成之群組的成膜系統來進行磊晶。
根據本發明製造之具有三五族通道及四族源汲極之半導體裝置，具有下列優點：(1)解決三五族元件能階密度及摻雜濃度皆不高的問題；(2)藉由形成量子井或二維電子氣或金氧半等堆疊結構，能有效侷限通道載子；(3)整合三五族材料於矽鍺或矽基板，可降低成本；及(4)能成長具有應力的三五族通道，進一步提升電氣特性，此係由於晶格常數相對較小之如Six Ge1-x (x=0~1)的四族源汲極會使晶格常數相對較大之如GaAs的三五族通道受到壓縮應力(compressive strain)，本身則形成拉伸應力(tensile strain)，而該壓縮應力能提升三五族通道之電子遷移率，提高電流。
以下，參照隨附圖式詳細說明本發明的實施形態。
第1實施例
第1實施例係利用三五族磊晶技術製作金氧半場效電晶體1。
請參照第4圖，製備上面形成有p型Six Ge1-x (x=0~1)層104之p型矽基板102，以下將連同p型Six Ge1-x 層104之p型矽基板102稱為Six Ge1-x 基板100。清洗後，於Six Ge1-x 基板100上沉積第1二氧化矽層106。
請參照第5圖，利用微影法定義出假閘極106a及殘留的第1二氧化矽層106b。以假閘極106a及殘留的第1二氧化矽層106b作為遮罩，實施自我對準式離子佈植，對Six Ge1-x 基板100進行P掺雜而形成n+ 源汲極108。請參照第6圖，沉積第2二氧化矽層110覆蓋整體表面，接著將n+ 源汲極108高溫活化。
請參照第7圖，蝕刻去除假閘極106a及其上方的第2二氧化矽層110。
請參照第8圖，在剩餘的第2二氧化矽層110上形成作為蝕刻遮罩的阻劑PR，蝕刻Six Ge1-x 基板100至所需深度而形成凹陷124。
請參照第9圖，去除阻劑PR，在凹陷124中磊晶三五族材料以作為高電子遷移率三五族通道層112。在所生成之結構上形成高介電常數閘極介電質層114。
請參照第10圖，在位於n+ 源汲極108上方的第2二氧化矽層110及高介電常數閘極介電質層114中定義出接觸孔116。
請參照第11圖，實施金屬化製程，在接觸孔116形成TiN或TaN製之源汲極插塞接點118，及在高遷移率三五族通道層112上方形成TiN或TaN製之金屬閘極120。最後，在矽基板102之相對於成長上述層的側上形成由Al製成的背面接點(backside contact)122。
第2實施例
第2實施例係利用三五族磊晶技術製作量子井場效電晶體(QWFET)2。
請參照第12圖，製備上面形成有p型Six Ge1-x (x=0~1)層204之p型矽基板202，以下將連同p型Six Ge1-x 層204之p型矽基板202稱為Six Ge1-x 基板200。清洗後，於Six Ge1-x 基板200上沉積第1二氧化矽層206。
請參照第13圖，利用微影法定義出假閘極206a及殘留的第1二氧化矽層206b。以假閘極206a及殘留的第1二氧化矽層206b作為遮罩，實施自我對準式離子佈植，對Six Ge1-x 基板200進行P掺雜而形成n+ 源汲極208。請參照第14圖，沉積第2二氧化矽層210覆蓋整體表面，接著將n+ 源汲極208高溫活化。
請參照第15圖，蝕刻去除假閘極206a及其上方的第2二氧化矽層210。
請參照第16圖，在剩餘的第2二氧化矽層210上形成作為蝕刻遮罩的阻劑PR，蝕刻Six Ge1-x 基板200至後續堆疊元件所需的深度而形成凹陷228。
請參照第17圖，去除阻劑PR，在凹陷228中依序磊晶三五族第1大能隙侷限層(Ⅲ-Ⅴ first large energy gap confinement layer)212、三五族小能隙通道層(small energy gap channel layer)214、及三五族第2大能隙侷限層216，作為具有三五族量子井結構之堆疊元件218。
請參照第18圖，在位於n+ 源汲極208上方的第2二氧化矽層210中定義出接觸孔220。
請參照第19圖，實施金屬化製程，在接觸孔220形成Al製之源汲極插塞接點222。在具有三五族量子井結構之堆疊元件218上形成Pt或Ti製之金屬閘極224。最後，在矽基板202之相對於成長上述層的側上形成由Al製成的背面接點226。
第3實施例
第3實施例係利用三五族磊晶技術製作高電子遷移率電晶體(HEMT)3。
請參照第20圖，製備上面形成有p型Six Ge1-x (x=0~1)層304之p型矽基板302，以下將連同p型Six Ge1-x 層304之p型矽基板302稱為Six Ge1-x 基板300。清洗後，於Six Ge1-x 基板300上沉積第1二氧化矽層306。
請參照第21圖，利用微影法定義出假閘極306a及殘留的第1二氧化矽層306b。以假閘極306a及殘留的第1二氧化矽層306b作為遮罩，實施自我對準式離子佈植，對Six Ge1-x 基板300進行P掺雜而形成n+ 源汲極308。請參照第22圖，沉積第2二氧化矽層310覆蓋整體表面，接著將n+ 源汲極308高溫活化。
請參照第23圖，蝕刻去除假閘極306a及其上方的第2二氧化矽層310。
請參照第24圖，在剩餘的第2二氧化矽層310上形成作為蝕刻遮罩的阻劑PR，蝕刻Six Ge1-x 基板300至後續堆疊元件所需的深度而形成凹陷330。
請參照第25圖，去除阻劑PR，在凹陷330中依序磊晶三五族未掺雜中能隙侷限層(Ⅲ-Ⅴ undoped moderate energy gap confinement layer)312、三五族未掺雜小能隙通道層314、三五族未掺雜大能隙間隔物層(Ⅲ-Ⅴ undoped large energy gap spacer layer)316、及三五族n+ 掺雜大能隙侷限層(Ⅲ-Ⅴ n+ -doped high energy gap confinement layer)318，以作為具有三五族二維電子氣結構之堆疊元件320。
請參照第26圖，在位於源汲極308上方的殘留的第2二氧化矽層310中定義出接觸孔322。
請參照第27圖，實施金屬化製程，在接觸孔322形成源汲極插塞接點324。在具有三五族二維電子氣結構之堆疊元件320上形成金屬閘極326。最後，在矽基板302之相對於成長上述層的側上形成由Al製成的背面接點328。
第4實施例
第4實施例係利用三五族磊晶技術製作金氧半-高電子遷移率電晶體(MOS-HEMT)4。
請參照第28圖，製備上面形成有Six Ge1-x (x=0~1)層404之矽基板402，以下將連同Six Ge1-x 層404之矽基板402稱為Six Ge1-x 基板400。清洗後，於Six Ge1-x 基板400上沉積第1二氧化矽層406。
請參照第29圖，利用微影法定義出假閘極406a及殘留的第1二氧化矽層406b。以假閘極406a及殘留的第1二氧化矽層406b作為遮罩，實施自我對準式離子佈植，對Six Ge1-x 基板400進行P掺雜而形成n+ 源汲極408。請參照第30圖，沉積第2二氧化矽層410覆蓋整體表面，接著將源汲極408高溫活化。
請參照第31圖，蝕刻去除假閘極406a及其上方的第2二氧化矽層410。
請參照第32圖，在剩餘的第2二氧化矽層410上形成作為蝕刻遮罩的阻劑PR，蝕刻Six Ge1-x 基板400至後續堆疊元件所需的深度而形成凹陷432。
請參照第33圖，去除阻劑PR，於凹陷432中依序磊晶三五族未掺雜中能隙侷限層412、三五族未掺雜小能隙通道層414、三五族未掺雜大能隙間隔物層416、及三五族n+ 掺雜大能隙侷限層418，以作為具有三五族二維電子氣結構之堆疊元件420。在具有三五族二維電子氣結構之堆疊元件420上形成高介電常數閘極介電質層422。
請參照第34圖，在位於n+ 源汲極408上方的第2二氧化矽層410及高介電常數閘極介電質層422中定義出接觸孔424。
請參照第35圖，實施金屬化製程，在接觸孔424形成源汲極插塞接點426。在三五族二維電子氣結構420上方形成金屬閘極428。最後，在矽基板402之相對於成長上述層的側上形成由Al製成的背面接點430。
第5實施例
第5實施例係利用四族磊晶技術製作量子井場效電晶體5。
製備如GaAs之三五族基板502。請參照第36圖，蝕刻三五族基板502至後續後續堆疊元件所需的深度而形成凹陷524。
請參照第37圖，在凹陷524中依序磊晶三五族第1大能隙侷限層504、三五族小能隙通道層506、及三五族第2大能隙侷限層508，作為具有三五族量子井結構之堆疊元件510。
請參照第38圖，沉積二氧化矽層512覆蓋整體表面。請參照第39圖，利用微影法定義出假閘極512a及殘留的二氧化矽層512b。請參照第40圖，在假閘極512a及殘留的二氧化矽層512b上形成作為蝕刻遮罩的阻劑PR，蝕刻曝露的三五族基板502而形成源汲極用凹陷(source-drain recess)514。
請參照第41~42圖，去除阻劑PR後，利用選擇性異質磊晶(selective heteroepitaxy)將四族SiGe材料516填入源汲極用凹陷514。以假閘極512a及殘留的二氧化矽層512b為遮罩，實施自我對準式離子佈植對四族SiGe材料516進行N型掺雜而形成源汲極518，接著將其高溫活化。
請參照第43圖，去除假閘極512a。請參照第44圖，在三五族量子井結構510上形成金屬閘極520。在源汲極518上形成源汲極接點522。
電性模擬結果
以下，利用ISE-TCAD模擬軟體來模擬具有三五族通道及四族源汲極之場效電晶體的電氣特性，以評估本發明的效果。在此，用以評估之根據本發明的場效電晶體係具有如附件所示之GaAs通道搭配Ge源汲極結構者，將其與GaAs n-MOSFET及習知的Si n-MOSFET相比較。三者的主要差異在於源汲極的掺雜濃度，將其構成及掺雜條件列於表1。
第45~47圖係分別顯示表1所列3種MOSFET的ID -VG 、GM -VG 、及ID -VD 電性的圖表。在此，模擬的通道尺寸為100nm。由第45及46圖可知，使用高載子遷移率三五族通道的MOSFET能有效提升驅動電流及電導特性，且採用Ge源汲極的GaAs n-MOSFET，能進一步改善整體元件特性。為了比較上的方便，將表1所列3種MOSFET之圖示於第45~47圖的電氣特性整理於表2。
由表2可知，就電導GM 特性，本發明之具有鍺源汲極之GaAs MOSFET比Si MOSFET提升130%，比GaAs MOSFET則提升12%。就驅動電流ID 特性，本發明之具有鍺源汲極之GaAs MOSFET比GaAs MOSFET在線性區及飽和區分別提升22%及18%。
根據上述場效電晶體的模擬結果，本發明之具有三五族通道及四族源汲極之異質場效元件能明顯改善電氣特性。此外，本發明所提出之磊晶技術能應用於如高電子遷移率電晶體之其他類型的場效元件。
 產業上的可利用性
根據本發明所製作之半導體裝置可應用於邏輯元件產品，例如，形成在Six Ge1-x (x=0~1)頂層或Si(Ge)基板上之金氧半場效電晶體、高電子遷移率電晶體(HEMT)、或量子井場效電晶體。
以上雖然藉由參照特定實施例描述本發明，但對本發明所屬領域之具有通常知識者而言，在不悖離下述申請專利範圍所界定的本發明之精神及範圍的情況下，可輕易進行各種變更及替代。
1．．．金氧半場效電晶體
2．．．量子井場效電晶體
3．．．高電子遷移率電晶體
4．．．金氧半-高電子遷移率電晶體
5．．．量子井場效電晶體
10．．．矽基板
12．．．深源汲極區
14．．．淺源汲極區
16．．．側壁間隔物
17．．．側壁間隔物
20．．．介電層
24．．．側壁間隔物
26．．．溝槽
28．．．磊晶材料
30．．．N型金屬層
32．．．介電層
100．．．Six Ge1-x 基板
102．．．p型矽基板
104．．．p型Six Ge1-x 層
106．．．第1二氧化矽層
106a．．．假閘極
106b．．．殘留的第1二氧化矽層
108．．．n+ 源汲極
110．．．第2二氧化矽層
112．．．高遷移率三五族通道層
114．．．高介電常數閘極介電質層
116．．．接觸孔
118．．．源汲極插塞接點
120．．．金屬閘極
122．．．背面接點
124．．．凹陷
200．．．Six Ge1-x 基板
202．．．p型矽基板
204．．．p型Six Ge1-x 層
206．．．第1二氧化矽層
206a．．．假閘極
206b．．．殘留的第1二氧化矽層
208．．．n+ 源汲極
210．．．第2二氧化矽層
212．．．三五族第1大能隙侷限層
214．．．三五族小能隙通道層
216．．．三五族第2大能隙侷限層
218．．．具有三五族量子井結構之堆疊元件
220．．．接觸孔
222．．．源汲極插塞接點
224．．．金屬閘極
226．．．背面接點
228．．．凹陷
300．．．Six Ge1-x 基板
302．．．p型矽基板
304．．．p型Six Ge1-x 層
306．．．第1二氧化矽層
306a．．．假閘極
306b．．．殘留的第1二氧化矽層
308．．．n+ 源汲極
310．．．第2二氧化矽層
312．．．三五族未掺雜中能隙侷限層
314．．．三五族未掺雜小能隙通道層
316．．．三五族未掺雜大能隙間隔物層
318．．．三五族n+ 掺雜大能隙侷限層
320．．．具有三五族二維電子氣結構之堆疊元件
322．．．接觸孔
324．．．源汲極插塞接點
326．．．金屬閘極
328．．．背面接點
330．．．凹陷
400．．．Six Ge1-x 基板
402．．．p型矽基板
404．．．p型Six Ge1-x 層
406．．．第1二氧化矽層
406a．．．假閘極
406b．．．殘留的第1二氧化矽層
408．．．n+ 源汲極
410．．．第2二氧化矽層
412．．．三五族未掺雜中能隙侷限層
414．．．三五族未掺雜小能隙通道層
416．．．三五族未掺雜大能隙間隔物層
418．．．三五族n+ 掺雜大能隙侷限層
420．．．具有三五族二維電子氣結構之堆疊元件
422．．．高介電常數閘極介電質層
424．．．接觸孔
426．．．源汲極插塞接點
428．．．金屬閘極
430．．．背面接點
432．．．凹陷
502．．．三五族基板
504．．．三五族第1大能隙侷限層
506．．．三五族小能隙通道層
508．．．三五族第2大能隙侷限層
510．．．具有三五族量子井結構之堆疊元件
512．．．二氧化矽層
512a．．．假閘極
512b．．．殘留的二氧化矽層
514．．．源汲極用凹陷
516．．．四族SiGe材料
518．．．源汲極
520．．．金屬閘極
522．．．源汲極接點
524．．．凹陷
PR．．．阻劑
第1~3圖係顯示相關先前技術之具有陡峭的源汲極及金屬閘極之電晶體的剖面示意圖。
第4~11圖係顯示根據本發明第1實施例之利用三五族磊晶技術製作金氧半場效電晶體之剖面示意圖。
第12~19圖係顯示根據本發明第2實施例之利用三五族磊晶技術製作量子井場效電晶體之剖面示意圖。
第20~27圖係顯示根據本發明第3實施例之利用三五族磊晶技術製作高電子遷移率電晶體之剖面示意圖。
第28~35圖係顯示根據本發明第4實施例之利用三五族磊晶技術製作金氧半-高電子遷移率電晶體之剖面示意圖。
第36~44圖係顯示根據本發明第5實施例之利用四族磊晶技術製作量子井場效電晶體之剖面示意圖。
第45~47圖係分別顯示表1所列3種MOSFET的ID -VG 、GM -VG 、及ID -VD 電性的圖表。
1．．．金氧半場效電晶體
100．．．Six Ge1-x 基板
102．．．p型矽基板
104．．．p型Six Ge1-x 層
106b．．．殘留的第1二氧化矽層
108．．．n+ 源汲極
110．．．第2二氧化矽層
112．．．高遷移率三五族通道層
114．．．高介電常數閘極介電質層
118．．．源汲極插塞接點
120．．．金屬閘極
122．．．背面接點

Claims (21)

  1. 一種具有三五族通道及四族源汲極之半導體裝置，其包括：基板，係選自於由Si基板、Ge基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Si基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Ge基板、及上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之鑽石基板所構成之群組之一者；源汲極，係藉由離子佈植對該基板之特定部分進行掺雜而形成；包含通道之堆疊元件，係在成對之該源汲極之間的該基板形成凹陷，藉由磊晶將三五族材料填入該凹陷而形成為與該源汲極相連接；及閘極，係形成在該包含通道之堆疊元件上。
  2. 如申請專利範圍第1項之半導體裝置，其中該基板之晶面為(100)、(110)、或(111)，其偏差角度(off-cut)為2度、4度、或6度。
  3. 如申請專利範圍第1項之半導體裝置，其中該源汲極係由經掺雜之Six Ge1-x (x=0~1)或碳化矽鍺所製成。
  4. 如申請專利範圍第1項之半導體裝置，其中該包含通道之堆疊元件具有金氧半結構、量子井結構或二維電子氣結構，其中該金氧半結構係由金屬層、高介電常數之介電層、及三五族通道層所構成；該量子井結構係由大能隙材料層、作為通道之小能隙材料層、及大能隙材料層 所構成；該二維電子氣結構係由大能隙重掺雜材料層、大能隙未掺雜材料層、作為通道之小能隙未掺雜材料層、及中能隙未掺雜材料層所構成。
  5. 如申請專利範圍第1項之半導體裝置，其中該通道之材料為InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、或其以不同比例所組成之化合物。
  6. 一種製造具有三五族通道及四族源汲極之半導體裝置之方法，包括：製備基板，該基板係選自於由Si基板、Ge基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Si基板、上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之Ge基板、及上面成長有Six Ge1-x (x=0~1)或GaN或碳化矽鍺之鑽石基板所構成之群組之一者；在該基板上沉積假閘極材料層，利用微影法將該假閘極材料層定義出假閘極(dummy gate)；以該假閘極作為遮罩實施自我對準式離子佈植而對該基板的曝露區域進行掺雜，進行高溫活化而形成源汲極；去除該假閘極；藉由蝕刻，在成對之該源汲極之間的該基板形成凹陷，該凹陷具有後續磊晶包含通道之堆疊元件所需的深度；在該凹陷中磊晶形成包含通道之堆疊元件；及在該包含通道之堆疊元件上形成閘極。
  7. 如申請專利範圍第6項之方法，其中該基板之晶面為 (100)、(110)、或(111)，其偏差角度為2度、4度、或6度。
  8. 如申請專利範圍第6項之方法，其中該假閘極材料層係由絕緣材料所製成之單一層或由複數絕緣材料所製成之堆疊層。
  9. 如申請專利範圍第8項之方法，其中該假閘極材料層之材料為氧化矽、氮氧化矽、氮氧化鋁、或氮氧化鉿。
  10. 如申請專利範圍第6項之方法，其中該源汲極係由經掺雜之Six Ge1-x (x=0~1)或碳化矽鍺所製成。
  11. 如申請專利範圍第6項之方法，其中該包含通道之堆疊元件具有金氧半結構、量子井結構或二維電子氣結構，其中該金氧半結構係由金屬層、高介電常數之介電層、及三五族通道層所構成；該量子井結構係由大能隙材料層、作為通道之小能隙材料層、及大能隙材料層所構成；該二維電子氣結構係由大能隙重掺雜材料層、大能隙未掺雜材料層、作為通道之小能隙未掺雜材料層、及中能隙未掺雜材料層所構成。
  12. 如申請專利範圍第6項之方法，其中該通道之材料為InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、或其以不同比例所組成之化合物。
  13. 如申請專利範圍第6項之方法，其中使用選自於由金屬有機化學氣相沉積系統(MOCVD)、分子束磊晶系統(MBE)、超高真空化學氣相沉積系統(UHVCVD)、及原子 層沉積系統(ALD)所構成之群組的成膜系統來進行磊晶。
  14. 一種製造具有三五族通道及四族源汲極之半導體裝置之方法，包括：製備基板，該基板係三五族基板或上面成長有GaN之Si基板；藉由蝕刻，在該基板形成凹陷，該凹陷具有後續磊晶包含通道之堆疊元件所需的深度；在該凹陷中磊晶形成包含通道之堆疊元件；在該基板上沉積假閘極材料層，利用微影法將該假閘極材料層定義出假閘極；以該假閘極作為遮罩而在基板形成源汲極用凹陷(source-drain recess)；以該假閘極作為遮罩，利用選擇性異質磊晶(selective heteroepitaxy)將四族材料填入該源汲極用凹陷；實施自我對準式離子佈植對該四族材料進行掺雜，進行高溫活化而形成源汲極；去除該假閘極；及在該包含通道之堆疊元件上形成閘極。
  15. 如申請專利範圍第14項之方法，其中該基板之晶面為(100)、(110)、或(111)，其偏差角度為2度、4度、或6度。
  16. 如申請專利範圍第14項之方法，其中該假閘極材料層係由絕緣材料所製成之單一層或由複數絕緣材料所製成 之堆疊層。
  17. 如申請專利範圍第16項之方法，其中該假閘極材料層之材料為氧化矽、氮氧化矽、氮氧化鋁、或氮氧化鉿。
  18. 如申請專利範圍第14項之方法，其中該源汲極係由經掺雜之Six Ge1-x (x=0~1)或碳化矽鍺所製成。
  19. 如申請專利範圍第14項之方法，其中該包含通道之堆疊元件具有金氧半結構、量子井結構或二維電子氣結構，其中該金氧半結構係由金屬層、高介電常數之介電層、及三五族通道層所構成；該量子井結構係由大能隙材料層、作為通道之小能隙材料層、及大能隙材料層所構成；該二維電子氣結構係由大能隙重掺雜材料層、大能隙未掺雜材料層、作為通道之小能隙未掺雜材料層、及中能隙未掺雜材料層所構成。
  20. 如申請專利範圍第14項之方法，其中該通道之材料為InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、或其以不同比例所組成之化合物。
  21. 如申請專利範圍第14項之方法，其中使用選自由金屬有機化學氣相沉積系統(MOCVD)、分子束磊晶系統(MBE)、超高真空化學氣相沉積系統(UHVCVD)、及原子層沉積系統(ALD)所構成之群組的成膜系統來進行磊晶。
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