KR101193207B1 - Ⅲ-ⅴ족 채널 및 ⅳ족 소스-드레인을 구비한 반도체 소자 및 그 제조방법 - Google Patents

Ⅲ-ⅴ족 채널 및 ⅳ족 소스-드레인을 구비한 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101193207B1
KR101193207B1 KR1020100031401A KR20100031401A KR101193207B1 KR 101193207 B1 KR101193207 B1 KR 101193207B1 KR 1020100031401 A KR1020100031401 A KR 1020100031401A KR 20100031401 A KR20100031401 A KR 20100031401A KR 101193207 B1 KR101193207 B1 KR 101193207B1
Authority
KR
South Korea
Prior art keywords
layer
energy gap
way
substrate
channel
Prior art date
Application number
KR1020100031401A
Other languages
English (en)
Other versions
KR20110059511A (ko
Inventor
천-엔 창
Original Assignee
네이셔널 치아오 텅 유니버시티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 네이셔널 치아오 텅 유니버시티 filed Critical 네이셔널 치아오 텅 유니버시티
Publication of KR20110059511A publication Critical patent/KR20110059511A/ko
Application granted granted Critical
Publication of KR101193207B1 publication Critical patent/KR101193207B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자, 및 그 제조방법에 관한 것이다. 특히, Ⅲ-Ⅴ족 물질의 에너지 준위 밀도 및 도핑 농도가 Ⅲ-Ⅴ족 및 Ⅳ족 물질의 헤테로에피택시, 및 요소의 구조적 설계에 의하여 증가된다. 본 방법은 기판을 제조하는 단계; 상기 기판 상에 더미 게이트 물질 층을 증착하고, 포토리소그래피에 의하여 더미 게이트 물질 층으로부터 더미 게이트를 정의하는 단계; 소스-드레인을 형성하기 위하여, 더미 게이트를 마스크로 이용하여 자기-정렬 이온 주입에 의하여 도핑을 수행하고, 고온에서 활성화를 수행하는 단계; 상기 더미 게이트를 제거하는 단계; 리세스를 식각에 의하여 소스-드레인 쌍 사이의 기판에 형성하는 단계; 채널-함유 스택 요소를 에피택시에 의하여 상기 리세스에 형성하는 단계; 및 상기 채널-함유 스택 요소 상에 게이트를 형성하는 단계를 포함한다.

Description

Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE WITH GROUP Ⅲ-ⅤCHANNEL AND GROUP Ⅳ SOURCE-DRAIN AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자, 및 Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자의 제조방법에 관한 것이다. 상기 방법은 에피택시(epitaxy)에 의하여 Ⅲ-Ⅴ족 채널을 Ⅳ족 기판 상에 형성하거나, 또는 에피택시에 의하여 Ⅳ족 소스-드레인을 Ⅲ-Ⅴ족 요소 구조(element structure) 상에 형성하는 것이다.
일반적으로, 실리콘 디옥사이드(silicon dioxide)로 만들어진 매우 얇은 게이트 유전체(gate dielectrics)를 구비한 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor, MOSFET)는 수용불가능한 게이트 누설 전류(gate leakage currents)를 겪을 수 있으므로, 게이트 유전체는 실리콘 디옥사이드 대신에 고유전율(high-dielectric-constant) 유전체 물질로 형성됨으로써, 게이트 누설 전류를 감소시킨다. 여기에서, 고유전율은 10보다 큰 유전율(dielectric constant)을 나타낸다.
그러나, 고유전율 게이트 유전체 층은 폴리실리콘(polysilicon)과 상용가능g하지 않기 때문에, 고유전율 게이트 유전체를 포함하는 소자에서 금속 게이트 전극을 이용하는 것이 바람직할 수 있다. 금속 게이트를 구비한 CMOS 소자를 제조하는 경우, NMOS와 PMOS를 상이한 물질로 만드는 것이 필요할 수 있다. 상이한 물질로 게이트를 형성하기 위하여, 치환 게이트 공정(replacement gate process)이 이용될 수 있다. 이 공정에서, 한 쌍의 스페이서에 의하여 함께 묶어지는 제1 폴리실리콘 층은 스페이서 사이에 트렌치(trench)를 생성하기 위하여 제2 폴리실리콘 층과 같이 선택적으로 제거된다. 트렌치는 제1 금속으로 채워진다. 다음으로, 제2 폴리실리콘 층을 제거하고, 제1 금속과 상이한 제2 금속으로 치환한다.
미국출원공개공보 제2006/0046399A1호는 치환 금속 게이트 전극을 형성하는 방법을 개시한다. 더미 유전체 층(dummy dieletric layer) 및 희생층(sacrificial layer)을 실리콘 기판(10) 상에 순차적으로 형성한다. 더미 유전체 층 및 희생층을 패터닝하고, 패터닝된 희생층을 마스크로 이용하여 이온 주입(ion implantation)에 의하여 얕은(shallow) 소스 드레인 영역(14)을 형성한다. 측벽 스페이서(16) 및 측벽 스페이서(17)를 희생층의 반대 면 상에 순차적으로 형성한다. 깊은(deep) 소스 드레인 영역(12)을 형성하기 위하여, 이온 주입을 다시 한번 수행한다. 결과물인 구조 상에 유전체 층(20)을 증착하고, 패터닝된 희생층 상의 유전체 층(20)을 화학적 기계적 평탄화(chemical mechanical polishing)에 의하여 제거한다. 측벽 스페이서(16) 및 측벽 스페이서(17) 사이에 위치한 홀(hole)을 형성하기위하여, 희생층을 제거한다. 측벽 스페이서(24)를 홀에 형성한다. 더미 유전체 층을 습식 식각(wet etching)에 의하여 제거한다. 도 1에 도시된 바와 같이, 측벽 스페이서(24) 사이의 오프닝(oepning)에 의하여 노출된, 채널 부분으로 작용하는 실리콘 기판(10)의 부분을 건식 식각(dry etching)으로 식각하여, 트렌치(26)를 형성한다. 도 2에 도시된 바와 같이, 트렌치(26)의 일부는 실리콘 게르마늄(silicon germanium), 게르마늄(germanium), InSb, 또는 탄소-도핑된 실리콘(carbon-doped silicon)과 같은 에피택셜 물질(epitaxial material)(28)로 얕은 소스 드레인 영역(14)의 상부 표면 수준까지 채워진다. 도 3에 도시된 바와 같이, 측벽 스페이서(24)를 제거한다. U-형 고유전율 유전체 층(32)을 형성한다. N-형 금속층(30)을 유전체 층(32) 상에 형성한다.
전술한 방법에서, 트렌치(26)는 기판에 형성되고, 단일 에피택셜 필름(즉, 에피택셜 물질이 구조적 설계 없이 단일 층임)의 증착에 의하여 캐리어 채널(carrier channel)로서 작용하는 에피택셜 물질로 채워지므로, 제조된 소자의 전기적 특성이 에피택셜 정션(epitaxial junction)의 품질에 민감하게 되고, 캐리어를 효율적으로 제한시킬 수 없다. 또한, 전술한 방법에서, 트렌치(26)의 깊이는 깊은 소스 드레인 영역(12)의 깊이와 동일하도록 정렬된다. 그러나, 헤테로에피택셜 물질(heteroepitaxial material)에 있어서, 비균질 물질(heterogeneous material)의 결함(defects)이 채널 부분의 표면까지 위로 확장될 수 있어, 전기적 특성의 저하에 이르게 된다. 따라서, 이러한 정렬은 최적화되지 않는다.
Ⅲ-Ⅴ족 물질이 실리콘 기판에 통합되어 논리 전자 소자로 되는 것은 요소(element) 크기가 22㎚ 보다 작게 미소화되면 소자의 전기적 특성을 효율적으로 향상시킬 수 있으나, Ⅲ-Ⅴ족 물질을 이용하는 전계 효과 트랜지스터는 불충분한 에너지 준위 밀도(energy level density) 및 도핑 농도(doping concentration)의 문제에 직면할 것이다.
이러한 문제를 해결하기 위하여, 본 발명자들은 채널 부분의 깊이를 고려하여 소자를 설계하는 개념을 제시한다.
본 발명의 일 측면은 Si 기판, Ge 기판, SixGe1-x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드(silicon germanium carbide)가 위에 성장된 Si 기판, SixGe1-x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드가 위에 성장된 Ge 기판, 및 SixGe1-x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드가 위에 성장된 다이아몬드 기판으로 이루어진 군의 하나로부터 선택된 기판; 이온 주입(ion implantation)에 의하여 기판의 특정 부분을 도핑(doping)함으로써 형성된 소스-드레인; 소스-드레인 쌍 사이의 기판에 리세스(recess)를 형성하고, 상기 리세스를 에피택시에 의하여 Ⅲ-Ⅴ족 물질로 채움으로써 소스-드레인을 연결하도록 형성된, 채널-함유 스택 요소(channel-containing stacked element); 및 상기 채널-함유 스택 요소 상에 형성된 게이트를 포함하는, Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자이다.
본 발명의 다른 측면은 2종의 상이한 에피택셜 기술에 의하여 Ⅲ-Ⅴ족 캐리어(carrier) 채널과 Ⅳ족 소스-드레인을 결합하는 것이다.
이 중 하나는, Ⅳ족 소스-드레인을 먼저 형성하고, Ⅲ-Ⅴ족 채널을 적층하는, Ⅲ-Ⅴ족 에피택셜 기술이다. 특히, 이는 Si 기판, Ge 기판, SixGe1 -x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드(silicon germanium carbide)가 위에 성장된 Si 기판, SixGe1 -x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드가 위에 성장된 Ge 기판, 및 SixGe1 -x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드가 위에 성장된 다이아몬드 기판으로 이루어진 군의 하나로부터 선택된 기판을 제조하는 단계; 상기 기판 상에 더미 게이트 물질 층을 증착하고, 포토리소그래피(photolithograph)에 의하여 상기 더미 게이트 물질 층으로부터 더미 게이트를 정의하는 단계; 소스-드레인을 형성하기 위하여, 상기 더미 게이트를 마스크로 이용하여 자기-정렬 이온 주입(self-aligned ion implantantion)에 의하여 기판의 노출된 영역을 도핑하고, 상기 노출된 영역을 고온에서 활성화하는 단계; 상기 더미 게이트를 제거하는 단계; 후속되는 에피택시에 의해 채널-함유 스택 요소(channel-containing stacked element)를 형성하기 위하여 요구되는 깊이를 갖는 리세스(recess)를 식각에 의하여 상기 소스-드레인 쌍 사이의 기판에 형성하는 단계; 채널-함유 스택 요소를 에피택시에 의하여 Ⅲ-Ⅴ족 물질로 상기 리세스에 형성하는 단계; 및 게이트를 상기 채널-함유 스택 요소 상에 형성하는 단계를 포함한다.
다른 하나는 Ⅲ-Ⅴ족 채널을 먼저 적층하고, Ⅳ족 소스-드레인을 형성하는, Ⅳ족 에피택셜 기술이다. 특히, 이는 Ⅲ-Ⅴ족 기판, 또는 GaN이 위에 성장된 Si 기판을 제조하는 단계; 후속되는 에피택시에 의해 채널-함유 스택 요소(channel-containing stacked element)를 형성하기 위하여 요구되는 깊이를 갖는 리세스를 식각에 의하여 상기 기판에 형성하는 단계; 채널-함유 스택 요소를 에피택시에 의하여 Ⅲ-Ⅴ족 물질로 상기 리세스에 형성하는 단계; 상기 기판 상에 더미 게이트 물질 층을 증착하고, 포토리소그래피(photolithography)에 의하여 상기 더미 게이트 물질 층으로부터 더미 게이트를 정의하는 단계; 상기 더미 게이트를 마스크로 이용하여 상기 기판 상에 소스-드레인 리세스(source-drain recess)를 형성하는 단계; 상기 더미 게이트를 마스크로 이용하여, 선택적 헤테로에피택시(selective heteroepitaxy)에 의하여 상기 소스-드레인 리세스를 Ⅳ족 물질로 채우는 단계; 소스-드레인을 형성하기 위하여, 자기-정렬 이온 주입(self-aligned ion implantantion)에 의하여 Ⅳ족 물질을 도핑한 후, 상기 Ⅳ족 물질을 고온에서 활성화하는 단계; 상기 더미 게이트를 제거하는 단계; 및 게이트를 상기 채널-함유 스택 요소 상에 형성하는 단계를 포함한다.
또한, 기판의 결정면(crystal plane)은 (100), (110), 또는 (111)이며, 그의 오프-컷 각(off-cut angle)은 2도, 4도 또는 6도이다.
또한, 더미 게이트 물질 층은 절연 물질(insulating material)로 만들어진 단일 층(single layer)이거나, 또는 복수의 절연 물질로 만들어진 적층된 층(stacked layer)이며, 상기 물질은 실리콘 옥사이드(silicon oxide), 실리콘 옥시나이트라이드(silicon oxynitride), 알루미늄 옥시나이트라이드(aluminum oxynitride), 또는 하프늄 옥시나이트라이드(hafnium oxynitride)일 수 있다.
또한, 소스-드레인은 도핑된 SixGe1 -x (x=0~1) 또는 실리콘 게르마늄 카바이드로 만들어진다.
또한, 채널-함유 스택 요소는 금속-산화물 반도체 구조(metal-oxide semiconductor structure), 퀀텀 웰 구조(quantum well structure), 또는 2차원 전자 가스 구조(two-dimension electron gas structure)를 가지며, 상기 금속-산화물 반도체 구조는 금속층, 고유전율 유전체 층, 및 Ⅲ-Ⅴ족 채널 층으로 이루어지며; 상기 퀀텀 웰 구조는 제1 에너지 갭 물질 층, 채널로 작용하는 제3 에너지 갭 물질 층, 및 제1 에너지 갭 물질 층으로 이루어지며; 상기 2차원 전자 가스 구조는 제1 에너지 갭의 도핑된 물질 층, 제1 에너지 갭의 비도핑된 물질 층, 채널로 작용하는 제3 에너지 갭의 비도핑된 물질 층, 및 제2 에너지 갭의 비도핑된 물질 층으로 이루어진다. 고유전율은 10 보다 큰 유전율이며, 제1 에너지 갭은 제2 에너지 갭 보다 크고, 제2 에너지 갭은 제3 에너지 갭 보다 크다.
또한, 채널의 물질은 InN, GaN, AlN, InP, InAs, InSb, GaAs, GaSb, 또는 상이한 비율의 상기 물질들로 이루어진 화합물이다.
또한, 본 발명은 에피택시를 수행하기 위하여, 금속 유기 화학 기상 증착(a metal organic chemical vapor deposition, MOCVD) 시스템, 분자 빔 에피택시(molecular beam epitaxy, MBE) 시스템, 초고진공 화학 기상 증착(ultra-high vacuum chemical vapor deposition, UHVCVD) 시스템 및 원자층 증착(atomic layer deposition, ALD) 시스템으로 이루어진 군으로부터 선택되는 필름 형성 시스템을 이용한다.
본 발명에 따라 제조된 Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자는 하기 이점을 갖는다: (1) 불충분한 에너지 준위 밀도 및 도핑 농도 문제를 해결한다; (2) 퀀텀 웰 또는 2차원 전자 가스 또는 금속-산화물 반도체와 같은 스택 구조(stacked structure)를 형성함으로써, 채널 캐리어를 효율적으로 제한시킬 수 있다; (3) Ⅲ-Ⅴ족 물질의 실리콘 게르마늄 또는 실리콘 기판에의 통합에 의하여 비용을 절감할 수 있다; 및 (4) Ⅳ족 소스-드레인 자체가 인장 변형(tensile strain)으로 형성되는 동안, 상대적으로 작은 격자 상수(lattice constant)를 갖는, SixGe1 -x (x=0~1)과 같은 Ⅳ족 소스-드레인은 상대적으로 큰 격자 상수를 갖는 GaAs와 같은 Ⅲ-Ⅴ족 채널에 압축 변형(compressive strain)을 가할 수 있으며, 이러한 압축 변형은 전자 이동을 증가시켜 전류를 증가시킬 수 있으므로, 변형(strain)으로 성장된 Ⅲ-Ⅴ족 채널은 전기적 특성을 더욱 향상시킬 수 있다.
도 1 내지 3은 관련 종래 기술의 계단(abrupt) 소스-드레인 및 금속 게이트를 갖는 트랜지스터를 나타내는 개략 횡단면도.
도 4 내지 11은 본 발명의 제1 실시예에 따라 Ⅲ-Ⅴ족 에피택시 기술을 이용함으로써 제조된 금속-산화물 반도체 전계 효과 트랜지스터를 나타내는 개략 횡단면도.
도 12 내지 29는 본 발명의 제2 실시예에 따라 Ⅲ-Ⅴ족 에피택시 기술을 이용함으로써 제조된 퀀텀 웰 전계 효과 트랜지스터를 나타내는 개략 횡단면도.
도 20 내지 27은 본 발명의 제3 실시예에 따라 Ⅲ-Ⅴ족 에피택시 기술을 이용함으로써 제조된 고-전자이동도(high-electron-mobility) 트랜지스터를 나타내는 개략 횡단면도.
도 28 내지 35는 본 발명의 제4 실시예에 따라 Ⅲ-Ⅴ족 에피택시 기술을 이용함으로써 제조된 금속-산화물 반도체 고-전자이동도 트랜지스터를 나타내는 개략 단면도.
도 36 내지 44는 본 발명의 제4 실시예에 따라 Ⅳ족 에피택시 기술을 이용함으로써 제조된 퀀텀 웰 전계 효과 트랜지스터의 개략 횡단면도.
도 45 내지 47은 각각 표 1에 열거된 3종의 MOSFETs의 전기적 특성, ID-VG, GM-VG, 및 ID-VD를 나타내는 그래프.
도 48은 평가된 본 발명에 따른 FET의 구조를 설명하는 횡단면 다이어그램.
하기에서, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
제1 실시예
제1 실시예는 금속-산화물 반도체 전계 효과 트랜지스터 1을 제조하기 위하여, Ⅲ-Ⅴ족 에피택셜 기술을 이용한다.
도 4를 참조하면, p-형 SixGe1 -x(x=0~1) 층(104)이 위에 형성된 p-형 실리콘 기판(102)을 제조한다. 하기에서, p-형 SixGe1 -x 층(104)를 포함하는 p-형 실리콘 기판(102)은 SixGe1 -x 기판(100)을 나타낸다. 세정 후에, 제1 실리콘 디옥사이드(silicon dioxide) 층(106)을 SixGe1 -x 기판(100) 상에 증착한다.
도 5를 참조하면, 더미 게이트(106a) 및 잔류 제1 실리콘 디옥사이드(silicon dioxide) 층(106b)을 포토리소그래피(photolithography)를 이용함으로써 정의한다. n+ 소스-드레인(108)을 형성하기 위하여, 더미 게이트(106a) 및 잔류 제1 실리콘 디옥사이드 층(106b)을 마스크로 이용하여, 자기-정렬 이온 주입(self-aligned ion implantation)에 의하여 SixGe1 -x 기판(100)을 P 도펀트(dopant)로 도핑한다. 도 6을 참조하면, 전체 표면을 덮도록 제2 실리콘 디옥사이드 층(110)을 증착한다. 다음으로, n+ 소스-드레인(108)을 고온에서 활성화한다.
도 7을 참조하면, 상기 더미 게이트(106a) 및 제2 실리콘 디옥사이드 층(110)을 식각에 의하여 제거한다.
도 8을 참조하면, 리세스(recess)(124)를 형성하기 위하여, 레지스트 PR(resist PR)을 잔류 제2 실리콘 디옥사이드 층(110) 상에 식각 마스크로서 형성하고, SixGe1 -x 기판(100)을 원하는 깊이로 식각한다.
도 9를 참조하면, 레지스트 PR을 제거한다. 고-전자이동도를 갖는 Ⅲ-Ⅴ족 채널 층(112)을 에피택시에 의하여 리세스(124)에 Ⅲ-Ⅴ족 물질로 형성한다. 결과물인 구조 상에 고유전율 게이트 유전체 층(114)을 형성하며, 여기에서 고유전율은 10 보다 큰 유전율이다.
도 10을 참조하면, 콘택홀(116)을 n+ 소스-드레인(108) 상의 제2 실리콘 디옥사이드 층(110) 및 고유전율 게이트 유전체 층(114)에 정의한다.
도 11을 참조하면, TiN 또는 TaN으로 만들어진 소스-드레인 플러그 콘택(118)을 금속 배선 공정(metallization process)에 의하여 콘택홀(116)에 형성하며, TiN 또는 TaN으로 만들어진 금속 게이트(120)를 고-전자이동도 Ⅲ-Ⅴ족 채널 층(112) 상에 형성한다. 마지막으로, Al로 만들어진 후면 콘택(backside contact)(122)을 상기 성장된 층들과 반대인 실리콘 기판(102)의 면 상에 형성한다.
제2 실시예
제2 실시예는 퀀텀 웰 전계 효과 트랜지스터(QWFET) 2를 제조하기 위하여, Ⅲ-Ⅴ족 에피택셜 기술을 이용한다.
도 12를 참조하면, p-형 SixGe1 -x(x=0~1) 층(204)이 위에 형성된 p-형 실리콘 기판(202)을 제조한다. 하기에서, p-형 SixGe1 -x 층(204)을 포함하는 p-형 실리콘 기판(202)은 SixGe1 -x 기판(200)으로 나타내어진다. 세정 후에, 제1 실리콘 디옥사이드(silicon dioxide) 층(206)을 SixGe1 -x 기판(200) 상에 증착한다.
도 13을 참조하면, 더미 게이트(206a) 및 잔류 제1 실리콘 디옥사이드 층(206b)을 포토리소그래피(photolithography)를 이용함으로써 정의한다. n+ 소스-드레인(208)을 형성하기 위하여, 상기 더미 게이트(206a) 및 잔류 제1 실리콘 디옥사이드 층(206b)을 마스크로 이용하여 자기-정렬 이온 주입에 의하여 SixGe1 -x 기판(200)을 P 도펀트로 도핑한다. 도 14를 참조하면, 전체 표면을 덮도록 제2 실리콘 디옥사이드(silicon dioxide) 층(210)을 증착한다. 다음으로, n+ 소스-드레인(208)을 고온에서 활성화한다.
도 15를 참조하면, 상기 더미 게이트(206a) 및 제2 실리콘 디옥사이드 층(210)을 식각에 의하여 제거한다.
도 16을 참조하면, 리세스(228)를 형성하기 위하여, 레지스트 PR(resist PR)을 잔류 제2 실리콘 디옥사이드 층(210) 상에 식각 마스크로서 형성하고, SixGe1 -x 기판(200)을 후속 스택 요소(stacked element)에 대하여 요구되는 깊이로 식각한다.
도 17을 참조하면, 레지스트 PR을 제거한다. Ⅲ-Ⅴ족 제1의 제1 에너지 갭 제한 층(212), Ⅲ-Ⅴ족 제3 에너지 갭 채널 층(214), 및 Ⅲ-Ⅴ족 제2의 제1 에너지 갭 제한 층(216)을 에피택시에 의하여, Ⅲ-Ⅴ족 퀀텀 웰 구조를 갖는 스택 요소(stacked element)(218)로서, 리세스(228)에 순차적으로 형성하며, 여기에서 제1 에너지 갭은 제2 에너지 갭 보다 크고, 제2 에너지 갭은 제3 에너지 갭 보다 크다.
도 18을 참조하면, 콘택홀(220)을 n+ 소스-드레인(208) 상의 제2 실리콘 디옥사이드 층(210)에 정의한다.
도 19를 참조하면, Al로 만들어진 소스-드레인 플러그 콘택(222)을 금속배선 공정에 의하여 콘택홀(220)에 형성한다. Pt 또는 Ti로 만들어진 금속 게이트(224)를 Ⅲ-Ⅴ족 퀀텀 웰 구조를 갖는 스택 요소(218) 상에 형성한다. 마지막으로, Al로 만들어진 후면 콘택(226)을 상기 성장된 층들과 반대인 실리콘 기판(202)의 면 상에 형성한다.
제3 실시예
제3 실시예는 고-전자이동도 트랜지스터(high-electron-mobility transistor, HEMT) 3을 제조하기 위하여, Ⅲ-Ⅴ족 에피택셜 기술을 이용한다.
도 20을 참조하면, p-형 SixGe1 -x(x=0~1) 층(304)이 형성된 p-형 실리콘 기판(302)을 제조한다. 하기에서, SixGe1 -x 층(304)을 포함하는 p-형 실리콘 기판(302)은 SixGe1 -x 기판(300)으로 나타내어진다. 세정 후에, 제1 실리콘 디옥사이드(silicon dioxide) 층(306)을 SixGe1 -x 기판(300) 상에 증착한다.
도 21을 참조하면, 더미 게이트(306a) 및 잔류 제1 실리콘 디옥사이드 층(306b)을 포토리소그래피(photolithography)를 이용함으로써 정의한다. n+ 소스-드레인(308)을 형성하기 위하여, 더미 게이트(306a) 및 잔류 제1 실리콘 디옥사이드 층(306b)을 마스크로 이용하여, 자기-정렬 이온 주입에 의하여 SixGe1 -x 기판(300)을 P 도펀트로 도핑한다. 도 22를 참조하면, 전체 표면을 덮도록 제2 실리콘 디옥사이드 층(310)을 증착한다. 다음으로, n+ 소스-드레인(308)을 고온에서 활성화한다.
도 23을 참조하면, 더미 게이트(306a) 및 제2 실리콘 디옥사이드 층(310)을 식각에 의하여 제거한다.
도 24를 참조하면, 리세스(330)를 형성하기 위하여, 레지스트 PR을 잔류 제2 실리콘 디옥사이드 층(310) 상에 식각 마스크로서 형성하고, SixGe1 -x 기판(300)을 후속 스택 요소(stacked element)에 대하여 요구되는 깊이로 식각한다.
도 25를 참조하면, 레지스트 PR을 제거한다. Ⅲ-Ⅴ족 비도핑된 제2 에너지 갭 제한 층(312), Ⅲ-Ⅴ족 비도핑된 제3 에너지 갭 채널 층(314), Ⅲ-Ⅴ족 비도핑된 제1 에너지 갭 스페이서 층(316), 및 Ⅲ-Ⅴ족 n+-도핑된 제1 에너지 갭 제한 층(318)을 에피택시에 의하여 Ⅲ-Ⅴ족 2차원 전자 가스 구조(two-dimension electron gas structure)를 갖는 스택 요소(320)로서 리세스(330)에 순차적으로 형성하며, 여기에서 제1 에너지 갭은 제2 에너지 갭 보다 크고, 제2 에너지 갭은 제3 에너지 갭 보다 크다.
도 26을 참조하면, 콘택홀(322)을 소스-드레인(308) 상의 잔류 제2 실리콘 디옥사이드 층(310)에 정의한다.
도 27을 참조하면, 소스-드레인 플러그 콘택(324)을 금속배선 공정에 의하여 콘택홀(322)에 형성한다. 금속 게이트(326)를 Ⅲ-Ⅴ족 2차원 전자 가스 구조(two-dimension electron gas structure)를 갖는 스택 요소(320) 상에 형성한다. 마지막으로, Al로 만들어진 후면 콘택(328)을 상기 성장된 층들과 반대인 실리콘 기판(302)의 면 상에 형성한다.
제4 실시예
제4 실시예는 MOS 고-전자이동도 트랜지스터(MOS high-electron-mobility transistor, MOS-HEMT) 4를 제조하기 위하여, Ⅲ-Ⅴ족 에피택셜 기술을 이용한다.
도 28을 참조하면, SixGe1 -x(x=0~1) 층(404)이 위에 형성된 실리콘 기판(402)을 제조한다. 하기에서, SixGe1 -x 층(404)을 포함하는 실리콘 기판(402)은 SixGe1 -x 기판(400)으로 나타내어진다. 세정 후에, 제1 실리콘 디옥사이드 층(406)을 SixGe1-x 기판(400) 상에 증착한다.
도 29를 참조하면, 더미 게이트(406a) 및 잔류 제1 실리콘 디옥사이드 층(406b)을 포토리소그래피(photolithography)를 이용함으로써 정의한다. n+ 소스-드레인(408)을 형성하기 위하여, 더미 게이트(406a) 및 잔류 제1 실리콘 디옥사이드 층(406b)을 마스크로 이용하여 자기-정렬 이온 주입에 의하여 SixGe1 -x 기판(400)을 P 도펀트로 도핑한다. 도 30을 참조하면, 전체 표면을 덮도록 제2 실리콘 디옥사이드 층(410)을 증착한다. 다음으로, 소스-드레인(408)을 고온에서 활성화한다.
도 31을 참조하면, 상기 더미 게이트(406a) 및 제2 실리콘 디옥사이드 층(410)을 식각에 의하여 제거한다.
도 32를 참조하면, 리세스(432)를 형성하기 위하여, 레지스트 PR을 잔류 제2 실리콘 디옥사이드 층(410) 상에 식각 마스크로서 형성하고, SixGe1 -x 기판(400)을 후속 스택 요소에 대하여 요구되는 깊이로 식각한다.
도 33을 참조하면, 레지스트 PR을 제거한다. Ⅲ-Ⅴ족 비도핑된 제2 에너지 갭 제한 층(412), Ⅲ-Ⅴ족 비도핑된 제3 에너지 갭 채널 층(414), Ⅲ-Ⅴ족 비도핑된 제1 에너지 갭 스페이서 층(416), 및 Ⅲ-Ⅴ족 n+-도핑된 제1 에너지 갭 제한 층(418)을 에피택시에 의하여 Ⅲ-Ⅴ족 2차원 전자 가스 구조를 갖는 스택 요소(420)로, 리세스(432)에 순차적으로 형성하며, 여기에서 제1 에너지 갭은 제2 에너지 갭 보다 크고, 제2 에너지 갭은 제3 에너지 갭 보다 크다. 고유전율 게이트 유전체 층(422)을 Ⅲ-Ⅴ족 2차원 전자 가스 구조를 갖는 스택 요소(420) 상에 형성하며, 여기에서 고유전율은 10 보다 큰 유전율이다.
도 34를 참조하면, 콘택홀(424)을 n+ 소스-드레인(408) 상의 제2 실리콘 디옥사이드 층(410) 및 고유전율 게이트 유전체 층(422)에 정의한다.
도 35를 참조하면, 소스-드레인 플러그 콘택(426)을 금속배선 공정에 의하여 콘택홀(424)에 형성한다. 금속 게이트(428)를 Ⅲ-Ⅴ족 2차원 전자 가스 구조(420) 상에 형성한다. 마지막으로, Al로 만들어진 후면 콘택(430)을 상기 성장된 층들과 반대인 실리콘 기판(402)의 면 상에 형성한다.
제5 실시예
제5 실시예는 퀀텀 웰 전계 효과 트랜지스터 5를 제조하기 위하여, Ⅳ족 에피택셜 기술을 이용한다.
GaAs와 같은 Ⅲ-Ⅴ족 기판(502)을 제조한다. 도 36을 참조하면, 리세스(524)를 형성하기 위하여, Ⅲ-Ⅴ족 기판(502)을 후속 스택 요소에 대하여 요구되는 깊이로 식각한다.
도 37을 참조하면, Ⅲ-Ⅴ족 제1의 제1 에너지 갭 제한 층(504), Ⅲ-Ⅴ족 제3 에너지 갭 채널 층(506), 및 Ⅲ-Ⅴ족 제2의 제1 에너지 갭 제한 층(508)을 에피택시에 의하여 Ⅲ-Ⅴ족 퀀텀 웰 구조를 갖는 스택 요소(510)로 리세스(524)에 순차적으로 형성하며, 여기에서 제1 에너지 갭은 제2 에너지 갭 보다 크고, 제2 에너지 갭은 제3 에너지 갭 보다 크다.
도 38을 참조하면, 전체 표면을 덮도록 실리콘 옥사이드 층(512)을 증착한다. 도 39를 참조하면, 더미 게이트(512a) 및 잔류 실리콘 디옥사이드 층(512b)을 포토리소그래피(photolithography)를 이용함으로써 정의한다. 도 40을 참조하면, 레지스트 PR을 더미 게이트(512a) 및 잔류 실리콘 디옥사이드 층(512b) 상에 식각 마스크로서 형성하고, Ⅲ-Ⅴ족 기판(502)의 노출된 부분을 식각하여 소스-드레인 리세스(514)를 형성한다.
도 41 및 42를 참조하면, 레지스트를 제거한다. 소스-드레인 리세스(514)를 선택적 헤테로에피택시(selective heteroepitaxy)에 의하여 Ⅳ족 SiGe 물질(516)로 채운다. 소스-드레인(518)을 형성하기 위하여, 더미 게이트(512a) 및 잔류 실리콘 디옥사이드 층(512b)을 마스크로 이용하여 자기-정렬 이온 주입에 의하여 Ⅳ족 SiGe 물질(516)을 N-형 도핑한다. 다음으로, 소스-드레인(518)을 고온에서 활성화한다.
도 43을 참조하면, 더미 게이트(512a)를 제거한다. 도 44를 참조하면, 금속 게이트(520)를 Ⅲ-Ⅴ족 퀀텀 웰 구조(510) 상에 형성한다. 소스-드레인 콘택(522)을 소스-드레인(518) 상에 형성한다.
전기적 특성의 시뮬레이션 결과
하기에, 본 발명의 효과를 평가하기 위하여, Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 갖는 전계 효과 트랜지스터의 전기적 특성을 ISE-TCAD 시뮬레이션 소프트웨어를 이용함으로써 시뮬레이트한다. 여기에서, 평가되는 본 발명에 따른 전계 효과 트랜지스터는 도 48에 나타내어지는 바와 같이, Ge 소스-드레인 구조와 함께 GaAs 채널을 가지며, GaAs n-MOSFET 및 종래의 Si n-MOSFET과 비교하기 위하여 이용된다. 이 3종의 FETs 사이의 주요한 차이점은 소스-드레인의 도핑 농도(doping concentration)이다. 구성요소 및 도핑 농도는 하기 표 1에 열거한다.
소자 구조 게르마늄 소스-드레인을 갖는 GaAs-MOSFET GaAs-MOSFET Si MOSFET
기판(GaAs, Si) p-형, 5×1017-3 두께 = 1㎛
게이트 유전체 HfO2, 5㎚(EOT = 1㎚)
게이트 물질 Al 금속(일함수 = 4.1eV)
스페이서 SiO2, 길이 = 50㎚
소스-드레인 물질 Ge
(6×1019-3)
GaAs
(1×1019-3)
Si
(1×1020-3)
가우시안 도펀트 프로파일(Gaussian dopant profile)
소스-드레인 정션 연장(junstion extension) 길이 = 40㎚
소스-드레인 정션 길이 = 80㎚
할로 주입(halo implantation) p-형, 2×1018-3 가우시안 도펀트 프로파일
도 45 내지 47은 각각 표 1에 열거된 3종의 MOSFETs의 전기적 특성 ID-VG, GM-VG, 및 ID-VD를 나타내는 그래프이다. 여기에서, 시뮬레이트된 채널 크기는 100㎚이다. 도 45 및 46으로부터 볼 수 있는 바와 같이, 고-캐리어 이동도(high-carrier-mobility) Ⅲ-Ⅴ족 채널을 갖는 MOSFET은 구동 전류(driving current) 및 컨덕턴스(conductance)의 특성을 효율적으로 향상시킬 수 있고, Ge 소스-드레인을 갖는 GaAs n-MOSFET은 전체 소자 특성을 더욱 향상시킬 수 있다. 편리한 비교를 위하여, 도 45 내지 47에 나타낸, 표 1에 열거된 3종의 MOSFETs의 전기적 특성을 표 2에 요약한다.
GM(μS/㎛)
@Vd=0.1V
증가율(enhancement)(%) ID(μA/㎛)@
Vg-Vth=0.5V, Vd=0.1V
증가율(enhancement)(%) ID(μA/㎛)@
Vg-Vth=0.5V, Vd=1V
증가율(enhancement)(%)
Si MOSFET 436 - 173 - 362 -
GaAs MOSFET 895 105 334 93 459 27
Ge 소스-드레인을 갖는 GaAs MOSFET 1004 130 409 136 544 50
표 2로부터, 컨덕턴스 GM 특성에 있어서, Si MOSFET과 비교하여 본 발명에 따른 Ge 소스-드레인을 갖는 GaAs MOSFET의 증가율은 130%에 이르고, GaAs MOSFET과 비교하여 12% 증가된다. 구동 전류(ID) 특성에 있어서, GaAs MOSFET과 비교하여, 선형 구역(lnear zone) 및 포화 구역(saturation zone)에서의 본 발명에 따른 Ge 소스-드레인을 갖는 GaAs MOSFET의 증가율은 각각 22% 및 18%에 이른다.
상기 전계 효과 트랜지스터의 시뮬레이션 결과에 따르면, 본 발명에 따른 Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 갖는 헤테로 전계 효과 소자(hetero field-effect element)가 전기적 특성을 현저하게 향상시킨다. 또한, 본 발명에 의하여 제안되는 에피택시 기술은 고-전자이동도 트랜지스터와 같은 다른 형태의 전계 효과 소자에 적용될 수 있다.
본 발명에 따라 제조된 반도체 소자는 논리 소자 제품(logic element products), 예를 들어, SixGe1 -x(x=0~1) 상부 층 또는 Si(Ge) 기판 상에 형성된 금속-산화물 반도체 트랜지스터, 고-전자이동도 트랜지스터(HEMT), 또는 퀀텀 웰 트랜지스터에 적용될 수 있다.
본 발명은 바람직한 실시예에 의하여 설명되었으나, 하기 특허청구범위에 의하여 정의되는 본 발명의 정신 및 범위로부터 벗어나지 않고 다양한 변경 및 치환이 쉽게 이루어질 수 있다.
1: 금속-산화물 반도체 전계 효과 트랜지스터
2: 퀀텀 웰 전계 효과 트랜지스터
3: 고-전자이동도 트랜지스터
4: 금속-산화물 반도체 고-전자이동도 트랜지스터
5: 퀀텀 웰 전계 효과 트랜지스터
10: 실리콘 기판
12: 깊은(deep) 소스-드레인 영역
14: 얕은(shallow) 소스-드레인 영역
16: 측벽 스페이서
17: 측벽 스페이서
20: 유전체 층
24: 측벽 스페이서
26: 트렌치
28: 에피택셜 물질
30: N-형 금속층
32: 유전체 층
100: SixGe1-x 기판
102: p-형 실리콘 기판
104: p-형 SixGe1-x
106: 제1 실리콘 디옥사이드 층
106a: 더미 게이트
106b: 잔류 제1 실리콘 디옥사이드 층
108: n+ 소스-드레인
110: 제2 실리콘 디옥사이드 층
112: 고-전자이동도 Ⅲ-Ⅴ족 채널 층
114: 고유전율 게이트 유전체 층
116: 콘택홀
118: 소스-드레인 플러그 콘택
120: 금속 게이트
122: 후면 콘택
124: 리세스
200: SixGe1-x 기판
202: p-형 실리콘 기판
204: p-형 SixGe1-x
206: 제1 실리콘 디옥사이드 층
206a: 더미 게이트
206b: 잔류 제1 실리콘 디옥사이드 층
208: n+ 소스-드레인
210: 제2 실리콘 디옥사이드 층
212: Ⅲ-Ⅴ족 제1의 제1 에너지 갭 제한 층
214: Ⅲ-Ⅴ족 제3 에너지 갭 채널 층
216: Ⅲ-Ⅴ족 제2의 제1 에너지 갭 제한 층
218: Ⅲ-Ⅴ족 퀀텀 웰 구조를 갖는 스택 요소
220: 콘택홀
222: 소스-드레인 플러그 콘택
224: 금속 게이트
226: 후면 콘택
228: 리세스
300: SixGe1-x 기판
302: p-형 실리콘 기판
304: p-형 SixGe1-x
306: 제1 실리콘 디옥사이드 층
306a: 더미 게이트
306b: 잔류 제1 실리콘 디옥사이드 층
308: n+ 소스-드레인
310: 제2 실리콘 디옥사이드 층
312: Ⅲ-Ⅴ족 비도핑된 제2 에너지 갭 제한 층
314: Ⅲ-Ⅴ족 비도핑된 제3 에너지 갭 채널 층
316: Ⅲ-Ⅴ족 비도핑된 제1 에너지 갭 스페이서 층
318: Ⅲ-Ⅴ족 n+-도핑된 제1 에너지 갭 제한 층
320: Ⅲ-Ⅴ족 2차원 전자 가스 구조를 갖는 스택 요소
322: 콘택홀
324: 소스-드레인 플러그 콘택
326: 금속 게이트
328: 후면 콘택
330: 리세스
400: SixGe1-x 기판
402: p-형 실리콘 기판
404: p-형 SixGe1-x
406: 제1 실리콘 디옥사이드 층
406a: 더미 게이트
406b: 잔류 제1 실리콘 디옥사이드 층
408: n+ 소스-드레인
410: 제2 실리콘 디옥사이드 층
412: Ⅲ-Ⅴ족 비도핑된 제2 에너지 갭 제한 층
414: Ⅲ-Ⅴ족 비도핑된 제3 에너지 갭 채널 층
416: Ⅲ-Ⅴ족 비도핑된 제1 에너지 갭 스페이서 층
418: Ⅲ-Ⅴ족 n+-도핑된 제1 에너지 갭 제한 층
420: Ⅲ-Ⅴ족 2차원 전자 가스 구조를 갖는 스택 요소
422: 고유전율 게이트 유전체 층
424: 콘택홀
426: 소스-드레인 플러그 콘택
428: 금속 게이트
430: 후면 콘택
432: 리세스
502: Ⅲ-Ⅴ족 기판
504: Ⅲ-Ⅴ족 제1의 제1 에너지 갭 제한 층
506: Ⅲ-Ⅴ족 제3 에너지 갭 채널 층
508: Ⅲ-Ⅴ족 제2의 제1 에너지 갭 제한 층
510: Ⅲ-Ⅴ족 퀀텀 웰 구조를 갖는 스택 요소
512: 실리콘 디옥사이드 층
512a: 더미 게이트
512b: 잔류 실리콘 디옥사이드 층
514: 소스-드레인 리세스
516: Ⅳ족 SiGe 물질
518: 소스-드레인
520: 금속 게이트
522: 소스-드레인 콘택
524: 리세스
PR: 레지스트

Claims (39)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. Si 기판, Ge 기판, SixGe1-x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드(silicon germanium carbide)가 위에 성장된 Si 기판, SixGe1-x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드가 위에 성장된 Ge 기판, 및 SixGe1-x (x=0~1) 또는 GaN 또는 실리콘 게르마늄 카바이드가 위에 성장된 다이아몬드 기판으로 이루어진 군의 하나로부터 선택된 기판을 제조하는 단계;
    상기 기판 상에 더미 게이트 물질 층을 증착하고, 포토리소그래피(photolithograph)에 의하여 상기 더미 게이트 물질 층으로부터 더미 게이트를 정의하는 단계;
    소스-드레인을 형성하기 위하여, 상기 더미 게이트를 마스크로 이용하여 자기-정렬 이온 주입(self-aligned ion implantantion)에 의하여 기판의 노출된 영역을 도핑하고, 상기 노출된 영역을 활성화하는 단계;
    상기 더미 게이트를 제거하는 단계;
    후속되는 에피택시에 의해 채널-함유 스택 요소(channel-containing stacked element)를 형성하기 위하여 요구되는 깊이를 갖는 리세스(recess)를 식각에 의하여 상기 소스-드레인 쌍 사이의 기판에 형성하는 단계;
    채널-함유 스택 요소를 에피택시에 의하여 상기 리세스에 형성하는 단계; 및
    게이트를 상기 채널-함유 스택 요소 상에 형성하는 단계를 포함하는
    Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 기판의 결정면(crystal plane)은 (100), (110), 또는 (111)이며, 그의 오프-컷 각(off-cut angle)은 2도, 4도 또는 6도인
    방법.
  14. 제12항에 있어서,
    상기 더미 게이트 물질 층은 절연 물질(insulating material)로 만들어진 단일 층(single layer)이거나, 또는 복수의 절연 물질로 만들어진 적층된 층(stacked layer)인
    방법.
  15. 제14항에 있어서,
    상기 더미 게이트 물질 층의 물질은 실리콘 옥사이드(silicon oxide), 실리콘 옥시나이트라이드(silicon oxynitride), 알루미늄 옥시나이트라이드(aluminum oxynitride), 또는 하프늄 옥시나이트라이드(hafnium oxynitride)인
    방법.
  16. 제12항에 있어서,
    상기 소스-드레인은 도핑된 SixGe1 -x (x=0~1) 또는 실리콘 게르마늄 카바이드로 만들어지는
    방법.
  17. 제12항에 있어서,
    상기 채널-함유 스택 요소는 금속-산화물 반도체 구조(metal-oxide semiconductor structure), 퀀텀 웰 구조(quantum well structure), 또는 2차원 전자 가스 구조(two-dimension electron gas structure)를 가지며,
    상기 금속-산화물 반도체 구조는 금속층, 고유전율 유전체 층, 및 Ⅲ-Ⅴ족 채널 층으로 이루어지며;
    상기 퀀텀 웰 구조는 제1 에너지 갭 물질 층, 채널로 작용하는 제3 에너지 갭 물질 층, 및 제1 에너지 갭 물질 층으로 이루어지며;
    상기 2차원 전자 가스 구조는 제1 에너지 갭의 도핑된 물질 층, 제1 에너지 갭의 비도핑된 물질 층, 채널로 작용하는 제3 에너지 갭의 비도핑된 물질 층, 및 제2 에너지 갭의 비도핑된 물질 층으로 이루어지며;
    상기 고유전율은 10 보다 큰 유전율이며, 상기 제1 에너지 갭은 상기 제2 에너지 갭 보다 크고, 상기 제2 에너지 갭은 상기 제3 에너지 갭 보다 큰
    방법.
  18. 제17항에 있어서,
    상기 금속-산화물 반도체 구조는 TaN 층, HfO2 층, 및 InGaAs 층으로 이루어지는
    방법.
  19. 제17항에 있어서,
    상기 금속-산화물 반도체 구조는 TiN 층, Al2O3 층, 및 InSb 층으로 이루어지는
    방법.
  20. 제17항에 있어서,
    상기 퀀텀 웰 구조는 GaAs 층, Ge 층, 및 GaAs 층으로 이루어지는
    방법.
  21. 제17항에 있어서,
    상기 퀀텀 웰 구조는 GaAs 층, InGaAs 층, 및 GaAs 층으로 이루어지는
    방법.
  22. 제17항에 있어서,
    상기 2차원 전자 가스 구조는 N형 AlGaAs 층, AlGaAs 층, InGaAs 층, 및 GaAs 층으로 이루어지는
    방법.
  23. 제17항에 있어서,
    상기 2차원 전자 가스 구조는 N형 AlInAs 층, AlInAs 층, InGaAs 층, 및 AlInAs 층으로 이루어지는
    방법.
  24. 제12항에 있어서,
    상기 채널의 물질은 InN, GaN, AlN, InP, InAs, InSb, GaAs, GaSb, 또는 상이한 비율의 상기 물질들로 이루어진 화합물인
    방법.
  25. 제12항에 있어서,
    상기 에피택시는, 금속 유기 화학 기상 증착(a metal organic chemical vapor deposition, MOCVD) 시스템, 분자 빔 에피택시(molecular beam epitaxy, MBE) 시스템, 초고진공 화학 기상 증착(ultra-high vacuum chemical vapor deposition, UHVCVD) 시스템 및 원자층 증착(atomic layer deposition, ALD) 시스템으로 이루어진 군으로부터 선택되는 필름 형성 시스템을 이용함으로써 수행되는
    방법.
  26. Ⅲ-Ⅴ족 기판, 또는 GaN이 위에 성장된 Si 기판을 제조하는 단계;
    후속되는 에피택시에 의해 채널-함유 스택 요소(channel-containing stacked element)를 형성하기 위하여 요구되는 깊이를 갖는 리세스(recess)를 식각에 의하여 상기 기판에 형성하는 단계;
    채널-함유 스택 요소를 에피택시에 의하여 상기 리세스에 형성하는 단계;
    상기 기판 상에 더미 게이트 물질 층을 증착하고, 포토리소그래피(photolithography)에 의하여 상기 더미 게이트 물질 층으로부터 더미 게이트를 정의하는 단계;
    상기 더미 게이트를 마스크로 이용하여 소스-드레인 리세스(source-drain recess)를 상기 기판 상에 형성하는 단계;
    상기 더미 게이트를 마스크로 이용하여, 선택적 헤테로에피택시(selective heteroepitaxy)에 의하여 상기 소스-드레인 리세스를 Ⅳ족 물질로 채우는 단계;
    소스-드레인을 형성하기 위하여, 자기-정렬 이온 주입(self-aligned ion implantantion)에 의하여 Ⅳ족 물질을 도핑하고, 상기 Ⅳ족 물질을 활성화하는 단계;
    상기 더미 게이트를 제거하는 단계; 및
    게이트를 상기 채널-함유 스택 요소 상에 형성하는 단계를 포함하는
    Ⅲ-Ⅴ족 채널 및 Ⅳ족 소스-드레인을 구비한 반도체 소자의 제조방법.
  27. 제26항에 있어서,
    상기 기판의 결정면(crystal plane)은 (100), (110), 또는 (111)이며, 그의 오프-컷 각(off-cut angle)은 2도, 4도 또는 6도인
    방법.
  28. 제26항에 있어서,
    상기 더미 게이트 물질 층은 절연 물질(insulating material)로 만들어진 단일 층(single layer)이거나, 또는 복수의 절연 물질로 만들어진 적층된 층(stacked layer)인
    방법.
  29. 제28항에 있어서,
    상기 더미 게이트 물질 층의 물질은 실리콘 옥사이드(silicon oxide), 실리콘 옥시나이트라이드(silicon oxynitride), 알루미늄 옥시나이트라이드(aluminum oxynitride), 또는 하프늄 옥시나이트라이드(hafnium oxynitride)인
    방법.
  30. 제26항에 있어서,
    상기 소스-드레인은 도핑된 SixGe1 -x (x=0~1) 또는 실리콘 게르마늄 카바이드로 만들어지는
    방법.
  31. 제26항에 있어서,
    상기 채널-함유 스택 요소는 금속-산화물 반도체 구조(metal-oxide semiconductor structure), 퀀텀 웰 구조(quantum well structure), 또는 2차원 전자 가스 구조(two-dimension electron gas structure)를 가지며,
    상기 금속-산화물 반도체 구조는 금속층, 고유전율 유전체 층, 및 Ⅲ-Ⅴ족 채널 층으로 이루어지며;
    상기 퀀텀 웰 구조는 제1 에너지 갭 물질 층, 채널로 작용하는 제3 에너지 갭 물질 층, 및 제1 에너지 갭 물질 층으로 이루어지며;
    상기 2차원 전자 가스 구조는 제1 에너지 갭의 도핑된 물질 층, 제1 에너지 갭의 비도핑된 물질 층, 채널로 작용하는 제3 에너지 갭의 비도핑된 물질 층, 및 제2 에너지 갭의 비도핑된 물질 층으로 이루어지며;
    상기 고유전율은 10 보다 큰 유전율이며, 상기 제1 에너지 갭은 상기 제2 에너지 갭 보다 크고, 상기 제2 에너지 갭은 상기 제3 에너지 갭 보다 큰
    방법.
  32. 제31항에 있어서,
    상기 금속-산화물 반도체 구조는 TaN 층, HfO2 층, 및 InGaAs 층으로 이루어지는
    방법.
  33. 제31항에 있어서,
    상기 금속-산화물 반도체 구조는 TiN 층, Al2O3 층, 및 InSb 층으로 이루어지는
    방법.
  34. 제31항에 있어서,
    상기 퀀텀 웰 구조는 GaAs 층, Ge 층, 및 GaAs 층으로 이루어지는
    방법.
  35. 제31항에 있어서,
    상기 퀀텀 웰 구조는 GaAs 층, InGaAs 층, 및 GaAs 층으로 이루어지는
    방법.
  36. 제31항에 있어서,
    상기 2차원 전자 가스 구조는 N형 AlGaAs 층, AlGaAs 층, InGaAs 층, 및 GaAs 층으로 이루어지는
    방법.
  37. 제31항에 있어서,
    상기 2차원 전자 가스 구조는 N형 AlInAs 층, AlInAs 층, InGaAs 층, 및 AlInAs 층으로 이루어지는
    방법.
  38. 제26항에 있어서,
    상기 채널의 물질은 InN, GaN, AlN, InP, InAs, InSb, GaAs, GaSb, 또는 상이한 비율의 상기 물질들로 이루어진 화합물인
    방법.
  39. 제26항에 있어서,
    상기 에피택시는, 금속 유기 화학 기상 증착(a metal organic chemical vapor deposition, MOCVD) 시스템, 분자 빔 에피택시(molecular beam epitaxy, MBE) 시스템, 초고진공 화학 기상 증착(ultra-high vacuum chemical vapor deposition, UHVCVD) 시스템 및 원자층 증착(atomic layer deposition, ALD) 시스템으로 이루어진 군으로부터 선택되는 필름 형성 시스템을 이용함으로써 수행되는
    방법.
KR1020100031401A 2009-11-27 2010-04-06 Ⅲ-ⅴ족 채널 및 ⅳ족 소스-드레인을 구비한 반도체 소자 및 그 제조방법 KR101193207B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW098140529A TWI419324B (zh) 2009-11-27 2009-11-27 具有三五族通道及四族源汲極之半導體裝置及其製造方法
TW098140529 2009-11-27

Publications (2)

Publication Number Publication Date
KR20110059511A KR20110059511A (ko) 2011-06-02
KR101193207B1 true KR101193207B1 (ko) 2012-10-22

Family

ID=43858615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100031401A KR101193207B1 (ko) 2009-11-27 2010-04-06 Ⅲ-ⅴ족 채널 및 ⅳ족 소스-드레인을 구비한 반도체 소자 및 그 제조방법

Country Status (4)

Country Link
US (2) US7928427B1 (ko)
JP (1) JP2011114336A (ko)
KR (1) KR101193207B1 (ko)
TW (1) TWI419324B (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964487B2 (en) * 2008-06-04 2011-06-21 International Business Machines Corporation Carrier mobility enhanced channel devices and method of manufacture
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
US8053344B1 (en) 2010-09-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8778767B2 (en) 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
CN102543744B (zh) * 2010-12-29 2014-12-24 中芯国际集成电路制造(北京)有限公司 晶体管及其制作方法
US9537004B2 (en) 2011-05-24 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain formation and structure
US8673426B2 (en) 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
CN103000692A (zh) * 2011-09-14 2013-03-27 鸿富锦精密工业(深圳)有限公司 薄膜晶体管结构及其制造方法
US9236494B2 (en) 2011-12-13 2016-01-12 E Ink Holdings Inc. Field effect transistor
US8674453B2 (en) 2011-12-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
US8723266B2 (en) 2011-12-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Pinch-off control of gate edge dislocation
DE112011105978B4 (de) * 2011-12-19 2021-02-04 Intel Corporation System-on-chip (ein-chip-system) mit stromverwaltungsschaltreis und mit hochfrequenzschaltkreis, die einen gruppe-iii-n-transistor aufweisen
US8603898B2 (en) 2012-03-30 2013-12-10 Applied Materials, Inc. Method for forming group III/V conformal layers on silicon substrates
CN103426737B (zh) * 2012-05-14 2015-10-07 中芯国际集成电路制造(上海)有限公司 一种大马士革金属栅极制作方法
US8823059B2 (en) * 2012-09-27 2014-09-02 Intel Corporation Non-planar semiconductor device having group III-V material active region with multi-dielectric gate stack
CN103811349A (zh) * 2012-11-06 2014-05-21 中国科学院微电子研究所 半导体结构及其制造方法
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US8853039B2 (en) 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
CN105027291A (zh) 2013-03-29 2015-11-04 英特尔公司 具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法
US9159554B2 (en) * 2013-05-01 2015-10-13 Applied Materials, Inc. Structure and method of forming metamorphic heteroepi materials and III-V channel structures on si
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9245971B2 (en) 2013-09-27 2016-01-26 Qualcomm Incorporated Semiconductor device having high mobility channel
CN104576376A (zh) * 2013-10-13 2015-04-29 中国科学院微电子研究所 一种mosfet结构及其制造方法
US20150214331A1 (en) 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9147615B2 (en) 2014-02-14 2015-09-29 International Business Machines Corporation Ambipolar synaptic devices
US9466670B2 (en) * 2014-03-12 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Sandwich epi channel for device enhancement
US9812323B2 (en) * 2014-09-08 2017-11-07 Internaitonal Business Machines Corporation Low external resistance channels in III-V semiconductor devices
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
US9530860B2 (en) 2014-12-22 2016-12-27 GlobalFoundries, Inc. III-V MOSFETs with halo-doped bottom barrier layer
US9397161B1 (en) 2015-02-26 2016-07-19 International Business Machines Corporation Reduced current leakage semiconductor device
US9941295B2 (en) 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
US9425299B1 (en) 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
KR101589612B1 (ko) 2015-07-08 2016-01-29 (주)이피엔 인라인 플라즈마 반응기
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US9437614B1 (en) 2015-09-18 2016-09-06 International Business Machines Corporation Dual-semiconductor complementary metal-oxide-semiconductor device
KR102402771B1 (ko) * 2015-12-11 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9721963B1 (en) 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
US11158714B2 (en) * 2016-06-09 2021-10-26 Intel Corporation Quantum dot devices with trenched substrates
US9818801B1 (en) 2016-10-14 2017-11-14 Sandisk Technologies Llc Resistive three-dimensional memory device with heterostructure semiconductor local bit line and method of making thereof
US10529832B2 (en) 2016-12-19 2020-01-07 International Business Machines Corporation Shallow, abrupt and highly activated tin extension implant junction
US10199485B2 (en) * 2017-01-18 2019-02-05 United Microelectronics Corp. Semiconductor device including quantum wires
JP6926798B2 (ja) * 2017-08-04 2021-08-25 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法、電源装置、及び高周波増幅器
US10431695B2 (en) * 2017-12-20 2019-10-01 Micron Technology, Inc. Transistors comprising at lease one of GaP, GaN, and GaAs
US10825816B2 (en) 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10580900B2 (en) 2018-01-19 2020-03-03 International Business Machines Corporation Nanosheet channel post replacement gate process
US10734527B2 (en) 2018-02-06 2020-08-04 Micron Technology, Inc. Transistors comprising a pair of source/drain regions having a channel there-between
KR102560100B1 (ko) * 2018-03-08 2023-07-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
DE102020001842A1 (de) * 2020-03-20 2021-09-23 Azur Space Solar Power Gmbh Stapelförmiges photonisches III-V-Halbleiterbauelement

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155943A (ja) * 1983-02-25 1984-09-05 Mitsubishi Electric Corp 半導体装置の製造方法
JPH06267992A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
JP3015253B2 (ja) * 1994-06-22 2000-03-06 三菱電機株式会社 半導体装置およびその製造方法
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003197550A (ja) * 2001-12-26 2003-07-11 Hitachi Ltd 半導体装置及びその製造方法
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
JP2007521648A (ja) * 2003-06-26 2007-08-02 アール.ジェイ. メアーズ エルエルシー バンド設計超格子を有するmosfetを有する半導体装置
DE102005023891B4 (de) * 2004-05-24 2009-08-27 DENSO CORPORATION, Kariya-shi Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
US7704833B2 (en) 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US7268049B2 (en) * 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
US7742455B2 (en) * 2004-11-19 2010-06-22 Telefonaktiebolaget Lm Ericsson (Publ) Scheduling method for wireless packet data channel
US20060197148A1 (en) * 2005-02-04 2006-09-07 Hsu Hsiu-Wen Trench power moset and method for fabricating the same
JP5481067B2 (ja) * 2005-07-26 2014-04-23 台湾積體電路製造股▲ふん▼有限公司 代替活性エリア材料の集積回路への組み込みのための解決策
JP5334149B2 (ja) * 2006-06-02 2013-11-06 独立行政法人産業技術総合研究所 窒化物半導体電界効果トランジスタ
EP1936696A1 (en) * 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof

Also Published As

Publication number Publication date
TWI419324B (zh) 2013-12-11
TW201119031A (en) 2011-06-01
US8148218B2 (en) 2012-04-03
JP2011114336A (ja) 2011-06-09
US7928427B1 (en) 2011-04-19
KR20110059511A (ko) 2011-06-02
US20110183480A1 (en) 2011-07-28

Similar Documents

Publication Publication Date Title
KR101193207B1 (ko) Ⅲ-ⅴ족 채널 및 ⅳ족 소스-드레인을 구비한 반도체 소자 및 그 제조방법
US10269970B2 (en) Gradient ternary or quaternary multiple-gate transistor
JP4301506B2 (ja) 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス
US8669163B2 (en) Tunnel field-effect transistors with superlattice channels
US8853024B2 (en) Method of manufacturing semiconductor device
US8604518B2 (en) Split-channel transistor and methods for forming the same
US11842927B2 (en) Semiconductor structure
US9871038B2 (en) Semiconductor device including fin structures and manufacturing method thereof
US8614468B2 (en) Mask-less and implant free formation of complementary tunnel field effect transistors
TW201947772A (zh) 混合半導體電晶體結構與製造方法
CN103311247A (zh) 半导体器件及其制造方法
JP2011071517A (ja) 金属ゲートとストレッサーを有するゲルマニウムフィンfet
US9406791B2 (en) Transistors, semiconductor devices, and methods of manufacture thereof
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
US9041060B2 (en) III-V FET device with overlapped extension regions using gate last
JP2014038898A (ja) 半導体装置
KR102133208B1 (ko) 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법
US9373722B2 (en) Semiconductor structure and method for manufacturing the same
CN109671673B (zh) 半导体结构及其形成方法
KR20230004951A (ko) 수평 gaa 나노-와이어 및 나노-슬래브 트랜지스터들
US12027599B2 (en) Single structure CASCODE device and method of manufacturing same
US20220085781A1 (en) Single structure cascode device and method of manufacturing same
US20240047272A1 (en) Semiconductor structure

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170814

Year of fee payment: 6