DE102005023891B4 - Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung - Google Patents

Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung Download PDF

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Abstract

Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung, wobei das Verfahren die Schritte aufweist:
Vorbereiten eines Halbleitersubstrats (1), das ein Siliziumkarbidsubstrat (5), eine Driftschicht (6) und eine erste Halbleiterschicht (7) beinhaltet, wobei das Siliziumkarbidsubstrat (5) einen ersten Leitfähigkeitstyp aufweist, die Driftschicht (6) den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf dem Siliziumkarbidsubstrat (5) angeordnet ist, und die erste Halbleiterschicht (7) den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf der Driftschicht (6) angeordnet ist;
Ausbilden einer Mehrzahl von ersten Gräben (8) in einem Zellabschnitt (2) des Halbleitersubstrats (1), wobei jeder der ersten Gräben (8) eine Tiefe von einer Oberfläche der ersten Halbleiterschicht (7) zu der Driftschicht (6) aufweist;
Ausbilden einer Gateschicht (9) auf einer Innenwand von jedem ersten Graben (8) durch ein epiktaktisches Aufwachsverfahren, wobei die Gateschicht (9) einen zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht;
Ausbilden eines ersten Isolationsfilms (14) auf der Oberfläche des Halbleitersubstrats (1);...

Description

  • Die vorliegende Erfindung betrifft eine Siliziumkarbid-Halbleitervorrichtung und ein Verfahren zum Herstellen der Vorrichtung.
  • Eine Siliziumhalbleitervorrichtung, die mit einem Schutzring in einem Umfangsabschnitt eines Halbleiterchip ausgestattet ist, ist bekannt. 31 zeigt eine Querschnittsansicht dieser Siliziumhalbleitervorrichtung. Diese Halbleitervorrichtung ist mit einem Halbleitersubstrat 103 versehen, die eine Epitaxieschicht 102 eines N–-Typs aufweist, die auf einem Siliziumhalbleitersubstrat 101 eines N+-Typs ausgebildet ist. In einem Zellabschnitt dieser Halbleitervorrichtung ist ein Bodybereich 106 eines P-Typs auf einer Oberflächenschicht der Epitaxischicht 102 ausgebildet worden und ist ein Sourcebereich 105 des N+-Typs innerhalb des Bodybereichs 106 des P-Typs ausgebildet worden. Ebenso sind sowohl eine Gateelektrode 108 als auch eine Sourceelektrode 109 auf dem Halbleitersubstrat 103 ausgebildet worden. Ebenso ist in einem Außenumfangsabschnitt, welcher sich auf einen Außenumfangsabschnitt des gleichen Bereichs befindet, eine Schutzring-Diffusionsschicht 110 des P+-Typs in der Oberflächenschicht des Halbleitersubstrats 103 durch thermische Diffusion von Störstellen ausgebildet worden, während eine Tiefe in dieser Schutzring-Diffusionsschicht 103 des P+-Typs, die von der Oberfläche des Halbleitersubstrats 104 definiert ist, tiefer als eine Tiefe des Body-Bereichs 106 des P-Typs definiert ist.
  • Wie es vorhergehend erläutert worden ist, kann, da die Schicht des P+-Typs des Schutzrings verglichen mit der Tiefe der Bodyschicht des P-Typs des Zellabschnitts tief ausgebildet ist, eine Konzentration eines elektrischen Felds abgeschwächt werden.
  • Andererseits gibt es eine Siliziumkarbid-Halbleitervorrichtung, die mit einem JFET des vertikalen Typs ausgestattet ist, der einen Graben aufweist.
  • 20 zeigt eine Querschnittsansicht zum Darstellen einer herkömmlichen Siliziumkarbid-Halbleitervorrichtung, die mit einem JFET ausgestattet ist. Diese herkömmliche Siliziumkarbid-Halbleitervorrichtung ist mit einem N+-Substrat J1, das einem Drainbereich entspricht, einem N–-Driftschicht J2, einer N+-Sourceschicht J3, einer P+-Bodyschicht J5, einen P+-Gateschicht J6, einer Passivierungsschicht J7, einem Gateverdrahtungsmuster J8, einem Siliziumoxidfilm J9, einer Sourceelektrode J10 und einer Drainelektrode J11 ausgestattet.
  • Diese herkömmliche Siliziumkarbid-Halbleitervorrichtung wird durch das nachstehende erwähnte Verfahren hergestellt. Nachdem die N–-Driftschicht J2 und die N+-Sourceschicht J3 aufeinanderfolgend auf dem N+-Substrat J1 ausgebildet worden sind, wird ein Graben J4 auf einer Oberfläche der N+-Sourceschicht J3 bis zu der N–-Driftschicht J2 ausgebildet. Dann wird eine geneigte Ionenimplantation in der Art ausgeführt, dass die P+-Gateschicht J6 in einem Bereich, welcher einer Seitenfläche des Grabens J4 innerhalb der N–-Driftschicht J2 gegenüberliegt, ausgebildet wird. In der geneigten Ionenimplantation wird ein Implantationswinkel bezüglich einer Oberfläche des Substrats geneigt. Nachfolgend wird eine vertikale Ionenimplantation derart ausgeführt, dass die P+-Bodyschicht J4 in einem Bereich, welcher einer Bodenfläche des Grabens J4 innerhalb der N–-Driftschicht J2 gegenüberliegt, ausgebildet wird. Danach wird der Passivierungsfilm J7 auf einer Seitenwand des Grabens J4 ausgebildet und wird das Gateverdrahtungsmuster J8 auf der Bodenfläche des Grabens J4 ausgebildet. Weiterhin wird der Siliziumoxidfilm J9 auf dem Gateverdrahtungsmuster J8 auf eine derartige Weise ausgebildet, dass der Innenabschnitt des Grabens J4 eingebettet ist. Dann wird die Sourceelektrode J10 auf ein derartige Weise ausgebildet, dass sie mit der N+-Sourceschicht J3 verbunden ist. Ebenso wird die Drainelektrode J11 derart ausgebildet, dass die Drainelektrode J11 derart ausgebildet ist, dass sie mit dem N+-Substrat J1 verbunden ist. Eine derartige Siliziumkarbid-Halbleitervorrichtung, wie sie in 20 gezeigt ist, kann auf die nachstehend erwähnte Weise hergestellt werden. Diese Vorrichtung ist zum Beispiel in J. H. Zhao et. al., "36 mΩcm2, 1726 V 4H-SiC Normally-off Trenched-and-Implanted Vertical JFETs," in Power Semiconductor Device and Ics 2003, Proceedings, ISPSD 2003 IEEE 15th International Symposium, IEEE, 14. bis 17. April 2003, Seiten 50 bis 53 offenbart.
  • Während die Siliziumkarbid-Halbleitervorrichtung, die auf die zuvor erwähnte Weise hergestellt ist, einen derartigen Halbleiteraufbau besitzt, welcher Strom von der Drainelektrode J11 zu der Sourceelektrode J10 entlang der Längsrichtung fließen lässt, kann eine Zellabmessung von dieser sehr schmal gemacht werden und können die Speicherzellen verglichen mit denen des Halbleiteraufbaus, welcher Strom entlang der Längsrichtung fließen lässt, auf eine sehr feine Weise integriert werden. Ebenso kann, da der Siliziumoxidfilm J9 bei dieser Siliziumkarbid-Halbleitervorrichtung auf dem Gateverdrahtungsmuster J8 ausgebildet worden ist, die Dicke dieses Oxidfilms J9 dick gemacht werden. Als Ergebnis gibt es einen Vorzug, dass eine Eingangskapazität eines Gates niedrig ist.
  • Jedoch besitzt die zuvor beschriebene herkömmliche Siliziumkarbid-Halbleitervorrichtung die nachstehend erwähnten Probleme.
  • Als ein erstes Problem ist ein Eingangswiderstand des Gates hoch. Wie es vorhergehend erwähnt worden ist, werden, da sowohl die P+-Bodyschicht J5 als auch die P+-Gateschicht J6 bei dieser Siliziumkarbid-Halbleitervorrichtung ausgebildet worden sind, sowohl eine Filmdicke J5a der P+-Bodyschicht J5 als auch eine Filmdicke J6a der P+-Gateschicht J6 auf der Grundlage von Bereichen einer Ionenimplantation bestehen. Ebenso wird in dem Fall, dass Ionen bezüglich eines Substrats eines Siliziumkarbid-Halbleiters implantiert werden, ein Bereich von Störstelleanionen normalerweise klein. Als Folge werden die Filmdicke J5a der P+-Bodyschicht J5 und die Filmdicke J6a der P+-Gateschicht J6 kleiner oder gleich 1 μm, das heißt sie werden dünn. Als Folge wird der Eingangswiderstand des Gates hoch.
  • Es versteht sich, dass als ein Verfahren zum Dickermachen sowohl einer Flmdicke einer P+-Bodyschicht als auch einer Filmdicke einer P+-Gateschicht es ein Verfahren zum Implantieren von Ionen gibt, dass eine Beschleunigungsspannung auf eine hohe Energie, zum Beispiel mehrere MeV, gesetzt wird. Jedoch ist bei diesen Ionenimplantationverfahren eine Ionenimplantationsvorrichtung mit einer hohen Energie erforderlich. Ebenso können, wenn die Ionen mit der hohen Energie implantiert werden, Beschädigungen zurückbleiben, wenn die Ionen implantiert werden, und es gibt ein Risiko, dass eine Sperrschicht zwischen einem Gate und einem Drain zerstört werden kann. Deshalb ist dieses Ionenimplantationverfahren mit der hohen Energie nicht vorzugsweise annehmbar.
  • Als ein zweites Problem ist ein Spannungsfestigkeit zwischen dem Gate und dem Drain niedrig. Bei dieser Siliziumkarbid-Halbleitervorrichtung besitzt die P+-Gateschicht J5 eine Form, welche dann in der Längsrichtung, die in dieser Darstellung gezeigt ist, verbreitert ist, und besitzt die P+-Bodyschicht J5 eine Form, welche entlang der unteren Richtung, die in dieser Darstellung gezeigt ist, verbreitert ist. Anders ausgedrückt, ist eine Breite der P+-Gateschicht J6 entlang einer Parallelrichtung bezüglich der Substratoberfläche von einer Breite P+-Bodyschicht J5 entlang einer Vertikalrichtung bezüglich dieser Substratoberfläche verschieden. Als Ergebnis wird bei dieser Halbleitervorrichtung ein Stufenabschnitt J12 in einem Abschnitt erzeugt, in dem die P+-Gateschicht J6 benachbart der P+-Bodyschicht J5 angeordnet ist. Als Folge ist in einem derartigem Fall, dass eine Spannung an diese Halbleitervorrichtung angelegt wird, obwohl dies in dieser Darstellung nicht gezeigt ist, ein Equipotentiallinie in diesem Stufenabschnitt J12 in einer Equipotentialverteilung gekrümmt worden. Da eine Konzentration eines elektrischen Felds in diesem Stufenabschnitt J12 auftritt, wird die Spannungsfestigkeit zwischen dem Gate und dem Drain niedrig.
  • Als ein drittes Problem wird ein Kontaktwiderstand einer Gateschicht und einer Gateelektrode hoch. Dieser Grund ist wie folgt gegeben. Das heißt, wie es in 20 dargestellt ist, wird, während diese Siliziumkarbid-Halbleitervorrichtung eine derartige Struktur besitzt, dass das Gateverdrahtungsmuster J8 und die P+-Bodyschicht J5 auf einer Bodenfläche des Grabens J4 verbunden worden sind, eine Kontaktfläche auf Grund lediglich der Verbindung zwischen dem Gateverdrahtungsmuster J8 und der P+-Bodyschicht J5 klein. Bei einem derartigen Aufbau kann auch dann, wenn versucht wird, einen Eingangswiderstand eines Gates zu verringern, um eine Schaltgeschwindigkeit zu erhöhen, in dem Fall, dass eine Zellabmessung zum Beispiel 3 μm, oder 4 μm ist, der Eingangswiderstand des Gates nicht ausreichend verringert werden.
  • Als ein viertes Problem gibt es in einem derartigen Fall, dass, während ein Motor oder der Gleichen mit der Siliziumkarbid-Halbleitervorrichtung verbunden ist, diese Siliziumkarbid-Halbleitervorrichtung betrieben wird, ein Risiko, dass eine Gate-Ansteuerschaltung zerstört wird. Das heißt, wenn eine Stoßenergie, wie zum Beispiel eine gegenelektromotorische Kraft, welche aus einer Induktanzlast erzeugt wird, an diese Siliziumkarbid-Halbleitervorrichtung angelegt wird, wird die Stoßenergie über die P+-Bodyschicht J5 von der Drainelektrode J11 zu dem Gateverdrahtungsmuster J8 extrahiert. Das heißt bei der Siliziumkarbid-Halbleitervorrichtung, die den Aufbau aufweist der in Power Semiconductor Device and Ics 2003, Proceedings, ISPSD 2003 IEEE 15th International Symposium, IEEEm, 14. bis 17. April 2003, Seiten 50 bis 53 beschrieben ist, ist die P+-Bodyschicht J5 auf der Bodenfläche des Grabens J4 mit dem Gateverdrahtungsmuster J8 verbunden und ist bezüglich der Stoßenergie keine besondere Maßnahme ausgeführt worden.
  • Aus der US 2003/0042538 A1 ist ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung bekannt, wobei das Verfahren die Schritte aufweist: Vorbereiten eines Halbleitersubstrats, das ein Siliziumkarbidsubstrat, eine Driftschicht und eine erste Halbleiterschicht beinhaltet, wobei das Siliziumkarbidsubstrat einen ersten Leitfähigkeitstyp (n) aufweist, die Driftschicht den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf dem Siliziumkarbidsubstrat angeordnet ist, und die erste Halbleiterschicht einen zweiten Leitfähigkeitstyp (p) aufweist, aus Siliziumkarbid besteht und auf der Driftschicht angeordnet ist; Ausbilden einer Mehrzahl von ersten Gräben in einem Zellabschnitt des Halbleitersubstrats, wobei jeder der ersten Gräben eine Tiefe von einer Oberfläche der ersten Halbleiterschicht zu der Driftschicht aufweist; Ausbilden einer Gateschicht auf einer Innenwand des ersten Grabens durch ein epiktaktisches Aufwachsverfahren, wobei die Gateschicht den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; Ausbilden eines ersten Isolationsfilms auf der Oberfläche des Halbleitersubstrats; Ausbilden einer Gateelektrode, wobei die Gateelektrode elektrisch mit der Gateschicht verbunden ist; Ausbilden einer Sourceelektrode benachbart des ersten Isolationsfilms, wobei die Source elektrode in dem Zellabschnitt nicht mit der ersten Halbleiterschicht verbunden ist; und Ausbilden einer Drainelektrode, die elektrisch mit dem Siliziumkarbidsubstrat verbunden ist.
  • Eine weitere Siliziumkarbid-Halbleitervorrichtung mit Herstellverfahren wird durch die US 5 323 040 A offenbart.
  • Im Hinblick auf das zuvor beschriebene Problem ist eine Aufgabe der vorliegenden Erfindung, eine Siliziumkarbid-Halbleitervorrichtung zu schaffen, die hervorragende elektrische Eigenschaften aufweist. Weiterhin ist es eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung zu schaffen, die hervorragende elektrische Eigenschaften aufweist.
  • Diese Aufgaben werden mit den in den unabhängigen Ansprüchen 1 und 25 angegebenen Maßnahmen gelöst.
  • Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung beinhaltet die Schritte: Vorbereiten eines Halbleitersubstrats, das ein Siliziumkarbidsubstrat, eine Driftschicht und eine erste Halbleiterschicht beinhaltet, wobei das Siliziumkarbidsubstrat einen ersten Leitfähigkeitstyp aufweist, die Driftschicht den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf dem Siliziumkarbidsubstrat angeordnet ist, und die erste Halbleiterschicht den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf der Driftschicht angeordnet ist; Ausbilden einer Mehrzahl von ersten Gräben in einem Zellabschnitt des Halbleitersubstrats, wobei jeder der ersten Gräben eine Tiefe von einer Oberfläche der ersten Halbleiterschicht zu der Driftschicht aufweist; Ausbilden einer Gateschicht auf einer Innenwand des ersten Grabens durch ein epitaktisches Aufwachsverfahren, wobei die Gateschicht einen zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; Ausbilden eines ersten Isolationsfilms auf der Oberfläche des Halbleitersubstrats; Ausbilden einer Gateelektrode auf dem ersten Isolationsfilm, wobei die Gateelektrode elektrisch mit der Gateschicht verbunden ist; Ausbilden einer Sourceelektrode auf dem ersten Isolationsfilm, wobei die Sourceelektrode in dem Zellabschnitt mit der ersten Halbleiterschicht verbunden ist; und Ausbilden einer Drainelektrode, die elektrisch mit dem Siliziumkarbidsubstrat verbunden ist.
  • In dem vorhergehenden Verfahren wird die Siliziumkarbid-Halbleitervorrichtung geschaffen, die eine Gateschicht aufweist, die dicker als die einer herkömmlichen Vorrichtung ist. Demgemäss wird der Eingangswiderstand des Gates niedriger. Weiterhin ist die Gateschicht auf der Innenwand des ersten Grabens durch das epitaktische Verfahren derart ausgebildet, dass die Form der Gateschicht entlang der Form der Innenwand des ersten Grabens verläuft. Daher weist die Gateschicht keinen Stufenabschnitt auf, so dass die Konzentration eines elektrischen Felds an der Ecke der Gateschicht unterdrückt wird. Deshalb wird die Spannungsfestigkeit zwischen dem Gate und dem Drain in der Vorrichtung höher. Demgemäss schafft das Verfahren die Siliziumkarbid-Halbleitervorrichtung, die hervorragende elektrische Eigenschaften aufweist.
  • Vorzugsweise beinhaltet das Verfahren weiterhin die Schritte: Ausbilden einer Mehrzahl von zweiten Gräben zwischen dem Schritt eines Vorbereitens des Halbleitersubstrats und dem Schritt eines Ausbildens der Sourceelektrode, wobei die zweiten Gräben auf einem Bereich ausgebildet werden, welcher von dem Zellabschnitt verschieden ist, und die zweiten Gräben Abstände zwischen zwei benachbarten Gräben aufweisen, wobei jeder Abstand breiter als ein Abstand zwischen zwei benachbarten ersten Gräben ist; und Ausbilden einer zweiten Halbleiterschicht auf einer Innenwand von jedem zweiten Graben durch ein epitaktisches Aufwachsverfahren, wobei die zweite Halbleiterschicht den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid ausgebildet ist. In dem Schritt eines Ausbildens der Sourceelektrode wird die Sourceelektrode mit der zweiten Halbleiterschicht derart elektrisch verbunden, dass eine Diode vorgesehen wird, und wird die Diode in dem Bereich ausgebildet, welcher von dem Zellabschnitt verschieden ist, wird elektrisch mit der Sourceelektrode verbunden und wird durch die Driftschicht und die zweite Halbleiterschicht vorgesehen.
  • In diesem Fall ist der Abstand zwischen zwei zweiten Gräben breiter als der zwischen zwei ersten Gräben, so dass ein Abstand zwischen zwei benachbarten Halbleiterschichten breiter als zwischen zwei Gateschichten wird. Daher ist die Spannungsfestigkeit der Diode niedriger als die des Zellabschnitts. Wenn eine Stoßenergie, wie zum Beispiel eine gegenelektromotorische Kraft, an die Drainelektrode angelegt wird, wird die Diode zuerst durchbrechen, bevor der Zellabschnitt durchbricht. Deshalb wird die Stoßenergie aus der Sourceelektrode entladen. Demgemäss wird verhindert, dass eine Gate-Ansteuerschaltung in der Vorrichtung versagt, wenn die Stoßenergie an die Vorrichtung angelegt wird.
  • Vorzugsweise beinhaltet das Verfahren die Schritte: Ausbilden eines dritten Grabens zwischen dem Schritt eines Vorbereitens des Halbleitersubstrats und dem Schritt eines Ausbildens der Sourceelektrode, wobei der dritte Graben auf einem Bereich zwischen dem Zellabschnitt und der Diode ausgebildet wird; und Ausbilden einer dritten Halbleiterschicht auf einer Innenwand des dritten Grabens durch ein epitaktisches Aufwachsverfahren, wobei die dritte Halbleiterschicht einen zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht. In dem Schritt eines Ausbildens der Sourceelektrode wird die Sourceelektrode ausgebildet, um von der dritten Halbleiterschicht isoliert zu sein, und in dem Schritt eines Ausbildens der Gateelektrode wird die Gateelektrode ausgebildet, um von der dritten Halbleiterschicht isoliert zu sein.
  • In diesem Fall wird eine Schwebeschicht zwischen dem Zellabschnitt und der Diode ausgebildet. Daher wird, wenn die Gatespannung an die Gateschicht angelegt wird, verhindert, dass die Gateelektrode und die Sourceelektrode dazwischen kurzgeschlossen werden.
  • Vorzugsweise weist in dem Schritt eines Vorbereitens des Halbleitersubstrats das Halbleitersubstrat eine Hauptoberfläche einer (0001)-Si-Oberfläche auf und wird in dem Schritt eines Ausbildens der ersten Gräben jeder erste Graben auf eine derartige Weise ausgebildet, dass der erste Graben einen Boden, der parallel zu der Hauptoberfläche des Halbleitersubstrats ist, und eine Seitenwand aufweist, die senkrecht zu der Hauptoberfläche des Halbleitersubstrats ist.
  • In diesem Fall weist die Gateschicht, die auf der (0001)-Si-Oberfläche ausgebildet ist, eine Dicke auf, die dicker als die der Gateschicht ist, die auf einer Oberfläche ausgebildet ist, die senkrecht zu der (0001)-Si-Oberfläche ist. Weiterhin ist die Trägerkonzentration der Gateschicht, die auf der (0001)-Si-Oberfläche ausgebildet ist, höher als die auf der Oberfläche, die senkrecht zu der (0001)-Si-Oberfläche ist. Daher weist die Gateschicht auf dem Boden des Grabens eine dicke Dicke und eine hohe Störstellenkonzentration verglichen mit der der Gateschicht auf der Seitenwand des Grabens auf. Demgemäss wird der Eingangswiderstand des Gates niedriger. Weiterhin kann eine Gateverdrahtung mit der Gateschicht verbunden werden, die auf dem Boden des Grabens angeordnet ist, so dass die Gateschicht mit einem hervorragenden ohmschen Kontakt mit der Gateverdrahtung verbunden wird. Daher wird der Kontaktwiderstand zwischen der Gateschicht und der Gateelektrode niedriger.
  • Weiterhin beinhaltet ein Verfahren zum Herstellen eines Siliziumkarbid-Halbleitervorrichtung die Schritte: Vorbereiten eines Halbleitersubstrats, das ein Siliziumkarbidsubstrat, eine Driftschicht und eine erste Halbleiterschicht beinhaltet, wobei das Siliziumkarbidsubstrat einen ersten Leitfähigkeitstyp aufweist, die Driftschicht den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf dem Siliziumkarbidsubstrat angeordnet ist und die erste Halbleiterschicht den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf der Driftschicht angeordnet ist; Ausbilden einer Mehrzahl von ersten Gräben in einem Zellabschnitt des Halbleitersubstrats, wobei jeder erste Graben eine Tiefe von einer Oberfläche der ersten Halbleiterschicht zu der Driftschicht aufweist; Ausbilden einer Mehrzahl von zweiten Gräben in einem Umfangsabschnitt des Halbleitersubstrats, wobei jeder zweite Graben eine Tiefe von der Oberfläche der ersten Halbleiterschicht aufweist, wobei die Tiefe gleich zu der Tiefe des ersten Grabens ist; Ausbilden einer Gateschicht auf einer Innenwand des ersten Grabens durch ein epitaktisches Aufwachsverfahren, wobei die Gateschicht einen zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; Ausbilden einer Schutzringschicht auf einer Innenwand von jedem zweiten Graben durch ein epitaktisches Verfahren, wobei die Schutzringschicht aus Siliziumkarbid besteht und den zweiten Leitfähigkeitstyp aufweist; Ausbilden eines Isolationsfilms auf der Oberfläche des Halbleitersubstrats; Ausbilden einer Gateelektrode auf dem Isolationsfilm, wobei die Gateelektrode elektrisch mit der Gateschicht verbunden ist; Ausbilden einer Sourceelektrode auf dem Isolationsfilm, wobei die Sourceelektrode mit der ersten Halbleiterschicht in dem Zellabschnitt verbunden ist; und Ausbilden einer Drainelektrode, die elektrisch mit dem Siliziumkarbidsubstrat verbunden ist.
  • Das vorhergehende Verfahren schafft eine Siliziumkarbid-Halbleitervorrichtung, die einen JFET aufweist, der das Substrat als einen Drain, die erste Halbleiterschicht als eine Source und einen Teil der Driftschicht als einen Kanal aufweist. Weiterhin weist der Schutzring eine Tiefe auf, die gleich der Tiefe der Gateschicht in dem Zellabschnitt ist. Demgemäss wird ein Eingangswiderstand des Gates niedriger. Weiterhin wird die Spannungsfestigkeit zwischen dem Gate und dem Drain in der Vorrichtung höher. Daher schafft das Verfahren die Siliziumkarbid-Halbleitervorrichtung, die hervorragende elektrische Eigenschaften aufweist.
  • Vorzugsweise beinhaltet das Verfahren weiterhin die Schritte:
    Entfernen der ersten Halbleiterschicht, die auf dem Umfangsabschnitt angeordnet ist, zwischen dem Schritt eines Vorbereitens des Halbleitersubstrats und dem Schritt eines Ausbildens der zweiten Gräben. In dem Schritt eines Ausbildens der zweiten Gräben werden die zweiten Gräben in dem Umfangsabschnitt ausgebildet, von welchen die erste Halbleiterschicht entfernt wird. In diesem Fall wird die Tiefe des Schutzrings tiefer als die des Bodens der Gateschicht. Demgemäss kann eine Konzentration eines elektrischen Felds an dem Umfangsabschnitt verringert werden, so dass die Spannungsfestigkeit der Vorrichtung erhöht wird.
  • Weiterhin beinhaltet eine Siliziumkarbid-Halbleitervorrichtung: ein Halbleitersubstrat, das ein Siliziumkarbidsubstrat, eine Driftschicht und eine erste Halbleiterschicht beinhaltet, welche in dieser Reihenfolge angeordnet sind, wobei das Siliziumkarbidsubstrat einen ersten Leitfähigkeitstyp aufweist, die Driftschicht den ersten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht und die erste Halbleiterschicht den ersten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; eine Mehrzahl von ersten Gräben, die in einem Zellabschnitt des Halbleitersubstrats vorgesehen sind, wobei jeder erste Graben eine Tiefe von einer Oberfläche der ersten Halbleiterschicht zu der Driftschicht aufweist, und einen rechteckigen Querschnitt in einer Vertikalrichtung des Halbleitersubstrats aufweist; eine Gateschicht, die auf einer Innenwand von jedem ersten Graben vorgesehen ist, wobei die Gateschicht aus Siliziumkarbid besteht, einen zweiten Leitfähigkeitstyp aufweist und einen epitaktischen Aufbau aufweist; einen Kanalbereich, der zwischen der Gateschicht vorgesehen ist; einen ersten Isolationsfilm, der auf einer Oberfläche des Halbleitersubstrats angeordnet ist; eine Gateelektrode, die auf dem ersten Isolationsfilm angeordnet ist und elektrisch mit der Gateschicht verbunden ist; eine Sourceelektrode, die elektrisch mit der ersten Halbleiterschicht verbunden ist, die in dem Zellabschnitt angeordnet ist; und eine Drainelektrode, die elektrisch mit dem Siliziumkarbidsubstrat verbunden ist.
  • Bei der vorhergehenden Vorrichtung wird der Eingangswiderstand des Gates niedriger. Weiterhin weist die Gateschicht keinen Stufenabschnitt auf, so dass eine Konzentration eines elektrischen Felds an der Ecke der Gateschicht unterdrückt wird. Weiterhin wird die Spannungsfestigkeit zwischen dem Gate und dem Drain in der Vorrichtung höher. Demgemäss schafft das Verfahren die Siliziumkarbid-Halbleitervorrichtung, die hervorragende elektrische Eigenschaften aufweist.
  • Weiterhin beinhaltet eine Siliziumkarbid-Halbleitervorrichtung: ein Halbleitersubstrat, das ein Siliziumkarbidsubstrat, eine Driftschicht, die auf dem Siliziumkarbidsubstrat angeordnet ist, und eine erste Halbleiterschicht, die auf der Driftschicht angeordnet ist, wobei das Siliziumkarbidsubstrat einen ersten Leitfähigkeitstyp aufweist, die Driftschicht den ersten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht und die erste Halbleiterschicht den ersten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; eine Mehrzahl von ersten Gräben, die in einem Zellabschnitt des Halbleitersubstrats angeordnet sind, wobei jeder erste Graben eine Tiefe von einer Oberfläche der ersten Halbleiterschicht zu der Driftschicht aufweist; eine Gateschicht, die auf einer Innenwand von jedem ersten Graben angeordnet ist, wobei die Gateschicht aus Siliziumkarbid besteht, einen zweiten Leitfähigkeitstyp aufweist und einen epitaktischen Aufbau entlang der Innenwand des ersten Grabens aufweist; eine Mehrzahl von zweiten Gräben, die in einem Umfangsabschnitt des Halbleitersubstrats angeordnet sind, wobei jeder zweite Graben eine Tiefe aufweist, die gleich der Tiefe des ersten Grabens ist; eine Schutzringschicht, die auf einer Innenwand von jedem zweiten Graben angeordnet ist, wobei die Schutzringschicht aus Siliziumkarbid besteht, einen zweiten Leitfähigkeitstyp aufweist und einen epitaktischen Aufbau entlang der Innenwand des zweiten Grabens aufweist; einen Isolationsfilm, der auf der Oberfläche des Halbleitersubstrats angeordnet ist; eine Gateelektrode, die auf dem Isolationsfilm angeordnet ist und elektrisch mit der Gateschicht verbunden ist; eine Sourceelektrode, die elektrisch mit der ersten Halbleiterschicht verbunden ist, die in dem Zellabschnitt angeordnet ist; und eine Drainelektrode, die elektrisch mit dem Siliziumkarbidsubstrat verbunden ist.
  • Die vorhergehende Vorrichtung schafft einen JFET, der das Substrat als einen Drain, die erste Halbleiterschicht als eine Source und einen Teil der Driftschicht als einen Kanal beinhaltet. Der Schutzring weist eine Tiefe auf, die gleich zu der Tiefe der Gateschicht in dem Zellabschnitt ist. Demgemäss wird der Eingangswiderstand des Gates niedriger. Weiterhin wird die Spannungsfestigkeit zwischen dem Gate und dem Drain in der Vorrichtung höher. Daher schafft das Verfahren die Siliziumkarbid-Halbleitervorrichtung, die hervorragende elektrische Eigenschaften aufweist.
  • Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.
  • Es zeigt:
  • 1 eine Draufsicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine Querschnittsansicht der Vorrichtung, die entlang einer Linie II-II in 1 genommen ist;
  • 3 eine Querschnittsansicht eines Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 4 eine Querschnittsansicht einer Ansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 5 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 6 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 7 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 8 eine Querschnittsansicht des Herstellungsverfahrens gemäss dem ersten Ausführungsbeispiel;
  • 9 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 10 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 11 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 12 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 13 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 14 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 15 eine Querschnittsansicht des Herstellungsverfahrens der Vorrichtung gemäss dem ersten Ausführungsbeispiel;
  • 16 eine Querschnittsansicht des Herstellungsverfahrens gemäss dem ersten Ausführungsbeispiel;
  • 17 eine Draufsicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
  • 18 eine Querschnittsansicht, die entlang der Vorrichtung genommen ist, die entlang einer Linie XVIII-XVIII in 17 genommen ist;
  • 19 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
  • 20 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung im Stand der Technik;
  • 21 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel eines vierten Ausführungsbeispiels der vorliegenden Erfindung;
  • 22 eine Querschnittsansicht einer Siliziumkarbid- Halbleitervorrichtung gemäss einem zweiten Beispiel des vierten Ausführungsbeispiels der vorliegenden Erfindung;
  • 23 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem dritten Beispiel des vierten Ausführungsbeispiels der vorliegenden Erfindung;
  • 24 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem fünften Ausführungsbeispiel der vorliegenden Erfindung;
  • 25 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel eines sechsten Ausführungsbeispiels der vorliegenden Erfindung;
  • 26 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Beispiel des sechsten Ausführungsbeispiels der vorliegenden Erfindung;
  • 27 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel eines siebten Ausführungsbeispiels der vorliegenden Erfindung;
  • 28 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Beispiel des siebten Ausführungsbeispiels der vorliegenden Erfindung;
  • 29 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel eines achten Ausführungsbeispiels der vorliegenden Erfindung;
  • 30 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Beispiel des achten Ausführungsbeispiels der vorliegenden Erfindung;
  • 31 eine Querschnittsansicht einer Siliziumkarbid- Halbleitervorrichtung im Stand der Technik; und
  • 32 eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung gemäss einem Vergleich des vierten Ausführungsbeispiels der vorliegenden Erfindung.
  • Nachstehend erfolgt die Beschreibung eines ersten Ausführungsbeispiels der vorliegenden Erfindung.
  • 1 zeigt eine Draufsicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung, die mit einem JFET ausgestattet ist, gemäss einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Ebenso zeigt 2 eine Querschnittsansicht zum Anzeigen der Halbleitervorrichtung, die entlang einer Linie II-II in 1 genommen ist.
  • Wie es in 1 und 2 dargestellt ist, ist die Siliziumkarbid-Halbleitervorrichtung dieses ersten Ausführungsbeispiels mit einem Zellabschnitt 2, einem Gateverdrahtungsabschnitt 3 und einem Außenumfangsabschnitt 4 ausgestattet. Der Zellabschnitt 2 ist an einer Mitte eines Halbleitersubstrats 1 angeordnet. Der Gateverdrahtungsabschnitt 3 und der Außenumfangsabschnitt 4 sind aufeinanderfolgend auf einer Außenumfangsseite dieses Zellabschnitts 2 angeordnet.
  • Wie es in 2 dargestellt ist, sind in dem Halbleitersubstrat 1 eine N–-Driftschicht 6 und eine N+-Halbleiterschicht 7, die als eine erste Halbleiterschicht wirkt, aufeinanderfolgend auf einer Hauptoberfläche eines N+-Substrats 5 ausgebildet. In diesem ersten Ausführungsbeispiel ist ein erster Leitfähigkeitstyp als ein N-Typ definiert und ist ein zweiter Leitfähigkeitstyp als ein P-Typ definiert. Das N+-Substrat 5, die N–-Driftschicht 6 und die N+-Halbleiterschicht 7 sind aus Siliziumkarbid hergestellt. Eine Hauptoberfläche des Halbleitersubstrats 1 ist aus einer (0001)-Si-Fläche ausgebildet. Ebenso ist eine Drainelektrode 19 auf der Seite der hinteren Fläche des N+-Substrats 5 ausgebildet.
  • Der Zellabschnitt 2 entspricht einem Bereich, welcher innerhalb des Halbleitersubstrats 1 als ein Transistor betrieben wird. In dem Zellabschnitt 2 bildet das N+-Substrat 5 eine Drainschicht und bildet die N+-Halbleiterschicht 7 ein Sourceschicht 7a.
  • In dem Zellabschnitt 2 ist eine Mehrzahl von Gräben 8 auf eine derartige Weise in dem Halbleitersubstrat 1 ausgebildet, dass diese mehreren Gräben 8 voneinander getrennt sind. Eine Tiefe von jedem der Gräben 8 besteht aus einer Oberfläche der Sourceschicht 7a und erreicht die N–-Driftschicht 6. Eine Bodenfläche 8a dieses Grabens 8 ist als eine (0001)-Si-Fläche ausgebildet und eine Seitenfläche 8b davon ist vertikal bezüglich der Bodenfläche 8a angeordnet. Anders ausgedrückt ist ein Bodenflächen-Eckabschnitt 8c des Grabens 8 in einem rechten Winkel hergestellt. Es versteht sich, dass, während eine Form, die durch sowohl die Bodenfläche 8a als auch die Seitenfläche 8b definiert ist, im Wesentlichen in einer rechteckigen Form hergestellt werden kann, der Bodenflächen-Eckenabschnitt 8c des Grabens 8 alternativ gerundet sein kann. In diesem Fall schließt "eine im Wesentlichen rechteckige Form" nicht nur eine derartige Form ein, deren Ecken in rechten Winkeln hergestellt sind, sondern ebenso eine Form deren Ecken gerundet sind.
  • Dann ist in dem Zellabschnitt 2 eine P-Gateschicht 9, die aus Siliziumkarbid besteht, auf einer Innenwand von jedem der Gräben 8 ausgebildet. Während die P-Gateschicht 9 durch ein epitaktisches Aufwachsverfahren hergestellt ist, weist die P-Gateschicht 9 eine derartige Form auf, welche an die Innenwände 8a und 8b des Grabens 8 angepasst ist. Anders ausgedrückt besitzt die P-Gateschicht 9 eine U-förmige Form. Dann besitzt eine Kontur, welche durch sowohl eine Bodenfläche 9d als auch ein Seitenfläche 9e der P-Gateschicht 9 definiert ist, eine im Wesentlichen rechteckige Form, welche ähnlich zu der Querschnittsform des Grabens 8 ist.
  • Die P-Gateschicht 9 ist durch eine bodenflächenseitige P++-Gateschicht 9a und eine seitenflächenseitige P+-Gateschicht 9b gebildet. Die bodenflächenseitige P+ +-Gateschicht 9a entspricht einem Abschnitt, welcher auf einer Bodenfläche 8a von jedem der Gräben 8 ausgebildet ist. Die seitenflächenseitige P+-Gateschicht 9b entspricht einem Abschnitt, welcher auf einer Seitenfläche 8 von jedem der Gräben 8 ausgebildet ist.
  • Eine Dicke 10a in der bodenflächeseitigen P+ +-Gateschicht 9a entlang der Vertikalrichtung bezüglich der Bodenfläche 8a von jedem der Gräben 8 wird dicker als eine Dicke 10d in der seitenflächenseitigen P+-Gateschicht 9b entlang der Vertikalrichtung bezüglich der Seitenfläche 8b von jedem der Gräben 8. Ebenso wird eine Trägerkonzentration der bodenflächenseitigen P+ +-Gateschicht 9a höher als die der seitenflächenseitigen P+-Gateschicht 9b.
  • Ein Metall 11 zum Zwecke einer Gateverdrahtung ist auf einer Oberfläche der bodenflächenseitigen P+ +-Gateschicht 9a innerhalb von jedem der Gräben 8 des Zellabschnitts 2 ausgebildet. Das Metall zum Zwecke einer Gateverdrahtung ist elektrisch über das Metall 11 zum Zwecke einer Gateverdrahtung in einem Gateverdrahtungsabschnitt 3 (welcher später erläutert wird) mit einer Gateelektrode 21 verbunden und dieses Metall 11 zum Zwecke einer Gateverdrahtung ist mit der bodenflächenseitigen P+ +-Gateschicht 9a verbunden. Das Metall 11 zum Zwecke einer Gateverdrahtung ist zum Beispiel durch Ti bzw. Titan hergestellt.
  • Weiterhin ist eine Seitenwand 12 innerhalb von jedem der Gräben 8 des Zellabschnitts 2 ausgebildet. Dies Seitenwand 12 besteht aus einem Isolationsfilm und ist lediglich auf der seitenflächenseitigen P+-Gateschicht 9b ausgebildet. Weiterhin ist ein eingebetteter Isolationsfilm 13 auf sowohl der Seitenwand 12 als auch auf dem Metall 11 zum Zwecke einer Gateverdrahtung ausgebildet. Anders ausgedrückt ist der Graben 8 durch sowohl die Seitenwand 12 als auch den eingebetteten Isolationsfilm 13 abgeblockt. Die Seitenwand 12 und der eingebettete Isolationsfilm 13 werden zum Beispiel durch einen Siliziumoxidfilm ausgebildet. Sowohl die Seitenwand 12 als auch der eingebettete Isolationsfilm 13 entsprechen einem zweiten Isolationsfilm.
  • In dem Zellabschnitt 2 sind ein Zwischenschicht-Isolationsfilm 14 und eine Sourceelektrode 16 aufeinanderfolgend auf der Oberfläche des Halbleitersubstrats 1 ausgebildet. Dann ist eine Sourceelektrode 16 über eine ohmsche Elektrode 15, welche in einem Kontaktloch 14a des Zwischenschicht-Isolationsfilms 14 ausgebildet ist, elektrisch mit der Sourceschicht 7a verbunden. Genauer gesagt ist der Zwischenschicht-Isolationsfilm 14 durch einen Siliziumoxidfilm ausgebildet, ist die ohmsche Elektrode 15 durch Ni ausgebildet und ist die Sourceelektrode 16 durch Al ausgebildet.
  • Ebenso ist, wie es in 1 gezeigt ist, die Sourceelektrode 16 elektrisch mit einem Sourceelektroden-Anschlussflächenabschnitt 18 verbunden, welcher auf einer Oberseite des Zellabschnitts 2 angeordnet ist, wie es in dieser Darstellung gezeigt ist.
  • Der Gateverdrahtungsabschnitt 3 ist ein Bereich, in dem die Gateelektrode 21 ausgebildet ist. Ein Aufbau des Halbleitersubstrats 1 in dem Gateverdrahtungsabschnitt 3 besteht aus einem Aufbau, der ähnlich zu dem des Zellabschnitts 2 ist. Anders ausgedrückt ist in dem Gateverdrahtungsabschnitt 3 ein Graben in dem Halbleitersubstrat 1 ausgebildet. Während eine P-Gateschicht 9 innerhalb des Grabens 8 ausgebildet ist, ist die P-Gateschicht 9 elektrisch mit der P-Gateschicht 9 des Zellabschnitts 2 verbunden. Weiterhin sind sowohl eine Seitenwand 12 als auch ein eingebetteter Isolationsfilm 13 innerhalb des Grabens 8 ausgebildet. Eine N+-Halbleiterschicht 7b, welche in dem Gateverdrahtungsabschnitt 3 innerhalb der N+-Halbleiterschicht 7 angeordnet ist, ist bezüglich der Sourceelektrode 16 und der Gateelektrode 21 elektrisch isoliert.
  • In dem Gateverdrahtungsabschnitt 3 ist eine P-Halbleiterschicht 24, die für einen Kontakt verwendet wird, auf der Oberfläche der N+-Halbleiterschicht 7b innerhalb des Kontaktlochs 14b auf eine derartige Weise ausgebildet wird, dass diese N+-Halbleiterschicht 7b vollständig von dieser P-Halbleiterschicht 24 bedeckt wird. Das Kontaktloch 14b ist in dem Zwischenschicht-Isolationsfilm 14 auf der Oberfläche des Halbleitersubstrats 1 ausgebildet. Die P-Halbleiterschicht 24 zu einem Kontaktzweck ist mit den P-Halbleiterschichten 24 verbunden, die auf beiden Seiten der N+-Halbleiterschicht 7b angeordnet sind. Die P-Halbleiterschicht 24 ist lediglich in dem Gateverdrahtungsabschnitt 3, das heißt lediglich innerhalb des Bereichs, welcher unter der Unterseite der Gateelektrode 21 angeordnet ist, angeordnet. Diese P-Halbleiterschicht 24 entspricht einer vierten Halbleiterschicht.
  • Ebenso sind in dem Gateverdrahtungsabschnitt 3 die Höhen von sowohl der Seitenwand 12a als auch dem eingebetteten Isolationsfilm 3a die gleiche Höhe wie die Oberfläche der P-Halbleiterschicht 24. Eine Au- bzw. Goldmetallschicht 25 ist auf der Oberfläche der Seitenwand 12 und der Oberfläche des eingebetteten Isolationsfilm 13 in diesem Gateverdrahtungsabschnitt 3 ausgebildet. Weiterhin ist eine Ni- bzw. Nickelelektrode 26 auf einem Abschnitt der P-Halbleiterschicht 24 ausgebildet, welche nicht von der Au-Metallschicht 25 bedeckt wird, und ist auf einer Oberfläche der Au-Metallschicht 25 ausgebildet.
  • Bei der Siliziumkarbid-Halbleitervorrichtung, welche mit dem zuvor erwähnten Aufbau hergestellt worden ist, wird der Zellabschnitt 2 in zum Beispiel einem normalerweise ausgeschalteten Betrieb (welche später erläutert wird) betrieben. Ein derartiger Abschnitt, welcher auf der Unterseite der Sourceschicht 7a angeordnet ist und zwischen den angrenzenden P-Gateschichten 9 innerhalb der N–-Driftschicht 6 angeordnet ist, entspricht einem Kanalbereich 17. Dann wird in dem Fall, in dem eine Spannung nicht an die angrenzenden P-Gateschichten 9 angelegt wird, der Kanalbereich 17 durch Verarmungsschichten abgeschnürt, welche sich von beiden der P-Gateschichten 9 ausdehnen. Als Ergebnis fließt kein Strom zwischen der Source und dem Drain. Dann wird in dem Fall, in dem eine Spannung zwischen den angrenzenden P-Gateschichten 9 angelegt wird, da die sich Ausdehnungsbeträge der Verarmungsschichten, welche sich zu dem Kanalbereich 17 ausdehnen, verringert werden, ein Strom zwischen der Source und dem Drain.
  • Als nächstes wird eine Beschreibung eines Verfahrens zum Herstellen der Siliziumkarbid-Halbleitervorrichtung dieses ersten Ausführungsbeispiels gegeben. 3 bis 16 stellen Herstellungsschritte bezüglich dieser Siliziumkarbid-Halbleitervorrichtung dar.
  • Zuerst wird in dem Schritt, der in 3 gezeigt ist, ein Schritt zum Vorbereiten eines Halbleitersubstrats 1 ausgeführt. Das heißt sowohl eine N–-Driftschicht 6 als auch eine N+-Halbleiterschicht 7 werden aufeinanderfolgend auf einer Oberfläche eines N+-Substrats mittels des epitaktischen Aufwachsverfahrens ausgebildet. Eine Hauptoberfläche des N+-Substrats 5 entspricht einer (0001)-Si-Fläche. Gleichzeitig wird die Hauptoberfläche des Halbleitersubstrats 1 eine (0001)-Si-Fläche.
  • Nachfolgend wird in dem Schritt, der in 4 gezeigt ist, eine Mehrzahl von Gräben 8, welche voneinander gegenseitig beabstandet sind, gleichzeitig mittels einer Fotolithografie und eines Ätzverfahrens in einem Bereich, welcher dazu gedacht ist, einen Zellabschnitt 2 des Halbleitersubstrats 1 auszubilden, in einem anderen Bereich, welcher dazu gedacht ist, einen Gateverdrahtungsabschnitt 3 auszubilden, und in einem anderen Bereich, welcher dazu gedacht ist, einen Außenumfangsabschnitt 4 auszubilden, ausgebildet. Gleichzeitig wird eine Tiefe von jedem der Gräben 8 gleich einer derartigen Tiefe gemacht, welche von der Oberfläche der N+-Halbleiterschicht 7 anfängt und die N–-Driftschicht 6 erreicht. Eine Bodenfläche 8a von jedem der Gräben 8 wird parallel zu der Oberfläche des Halbleitersubstrats 1 festgelegt und eine Seitenfläche 8b von jedem der Gräben 8 wird vertikal bezüglich der Oberfläche des Halbleitersubstrats 1 festgelegt. Es ist anzumerken, dass der Bereich, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, einem derartigen Bereich entspricht welcher dazu gedacht ist, eine Gateelektrode auszubilden.
  • Als Ergebnis wird die Bodenfläche 8a von jedem der Gräben 8 eine "(0001)-Si-Fläche" wohin gegen die Seitenfläche 8b von jedem der Gräben 8 eine "a-Fläche" wird. Diese "a-Fläche" entspricht entweder einer "(11–20)-Fläche" oder einer "(1–100)-Fläche". Aufgrund von Einschränkungen in den Ausdrücken wird "–" "(Balken)", welches über eine Zahl auszudrücken ist, normalerweise vor dieser Zahl ausgedrückt. In diesem Fall wird eine Form, welche durch die Bodenfläche 8a und die Seitenfläche 8b von jedem der Gräben 8 definiert wird, eine rechteckige Form. Alternativ wird, nachdem die Gräben 8 ausgebildet worden sind, ein derartiger Verfahrensbetrieb durchgeführt, der Eckabschnitte der Bodenflächen der Gräben 8 abrundet.
  • Nachfolgend wird in dem Schritt, der in 5 gezeigt ist, eine P-Halbleiterschicht 41, die aus Siliziumkarbid besteht, mittels des epitaktischen Aufwachsverfahrens auf einer Innenwand von jedem der Gräben 8 bis zu der Oberfläche des Halbleitersubstrats 1 ausgebildet. Zu diesem Zeitpunkt werden die Innenabschnitte der Gräben 8 nicht vollständig von der P-Halbleiterschicht 41 eingebettet.
  • Als Folge wird eine P-Gateschicht 9, die eine Form aufweist, die entlang der Innenwand von jedem der Gräben 8 ausgebildet ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Diese P-Gateschicht 9 wird durch sowohl eine bodenflächenseitige P+ +-Gateschicht 9a auf der Bodenfläche 8a von dem jeder Gräben 8 als auch einer seitenflächenseitigen P+-Gateschicht 9b auf der Seitenfläche 8b von jedem der Gräben 8 gebildet. Eine Dicke der bodenflächenseitigen P+ +-Gateschicht 9a und eine Trägerkonzentration von dieser sind dicker und höher als eine Dicke der seitenflächenseitigen P+-Gateschicht 9b und einer Trägerkonzentration von dieser. Der Grund ist wie folgt gegeben. Das heißt während ein Flächenazimut der Grabenbodenfläche 8a verschieden von der Grabenseitenfläche 8b ist, sind sowohl die Filmausbildungsraten als auch die Trägerkonzentration auf der Grabenbodenfläche 8a und der Grabenseitenfläche 8b voneinander verschieden. Ebenso wird, wenn die P-Gateschicht 9 ausgebildet wird, gleichzeitig eine P-Halbleiterschicht 24, die eine Form aufweist, die entlang der Innenwand von jedem der Gräben 8 angepasst ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, und ebenso wird eine P-Halbleiterschicht 23, die eine Form aufweist, die entlang der Innenwand von jedem der Gräben 8 angepasst ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Nachfolgend wird in dem Schritt, der in 6 dargestellt ist, zum Beispiel ein Siliziumoxidfilm 42 als ein Isolationsfilm auf der Oberfläche der P-Halbleiterschicht 41 ausgebildet. Danach wird der Siliziumoxidfilm 42 abgeflacht und wird ein Siliziumoxidfilm 42 weiterhin auf diesem abgeflachten Siliziumoxidfilm 42 ausgebildet. Als Folge wird der Innenabschnitt von jedem der Gräben 8 vollständig durch die P-Halbleiterschicht 41 und dem Siliziumoxidfilm 42a abgeblockt und wird ein Siliziumoxidfilm 42b auf der Oberfläche der P-Halbleiterschicht 41 über dem Halbleitersubstrat 1 ausgebildet.
  • Nachfolgend wird in dem Schritt, der in 7 dargestellt ist, ein Fotoresist 43 auf der Oberfläche des Siliziumoxidfilms 42 ausgebildet. Dann wird lediglich ein derartiges Siliziumoxidfilm 42b des Bereichs, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, belassen und wird der Siliziumoxidfilm 42b von anderen Bereichen innerhalb des Siliziumoxidfilms 42b auf der Oberfläche des Halbleitersubstrats 1 durch sowohl eine Fotolithografie als auch ein Ätzverfahren entfernt.
  • Nachfolgend wird in dem Schritt, der in 8 gezeigt ist, während der Siliziumoxidfilm 42b als eine Maske verwendet wird, die P-Halbleiterschicht 41 auf der Oberfläche des Halbleitersubstrats 1 geätzt. Danach werden sowohl der Siliziumoxidfilm 42b als auch der obere Abschnitt des Siliziumoxidfilms 42a innerhalb der Gräben 8 entfernt. Als Ergebnis wird die P-Halbleiterschicht 41 auf der Oberfläche der N+-Halbleiterschicht 7 lediglich in dem Bereich belassen, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, wohingegen die N+-Halbleiterschicht in anderen Bereichen von der P-Halbleiterschicht 41 freiliegt. Diese belassene P-Halbleiterschicht 41 bildet die P-Halbleiterschicht 24.
  • Nachfolgend wird in dem Schritt, der in 9 dargestellt ist, der Siliziumoxidfilm 42a innerhalb von jedem der Gräben 8 derart geätzt, um den Siliziumoxidfilm 42a von dem Innenabschnitt von jedem der Gräben 8 vollständig zu entfernen.
  • Nachfolgend wird in dem Schritt, der in 10 dargestellt ist, ein Siliziumoxidfilm auf der Oberfläche des Halbleitersubstrats 1 innerhalb von jedem der Gräben 8 ausgebildet und rückgeätzt, so dass eine Seitenwand 12 innerhalb von jedem der Gräben 8 ausgebildet wird.
  • Als nächstes werden in dem Schritt, der in 11 dargestellt ist, sowohl ein Ti- bzw. Titan-Film als auch ein Fotoresist aufeinanderfolgend auf der Oberfläche des Halbleitersubstrats 1 ausgebildet, welches den Innenabschnitt von jedem der Gräben 8 enthält, und rückgeätzt, so dass ein Fotoresist 44 innerhalb von jedem der Gräben 8 belassen wird. Als nächstes wird, während das Fotoresist 44 als eine Maske verwendet wird, der Ti-Film geätzt. Als Ergebnis wird ein Metallfilm 11 zum Zwecke einer Gateverdrahtung innerhalb von jedem der Gräben 8 ausgebildet.
  • Als nächstes werden in dem Schritt, der in 12 gezeigt ist, die Fotoresists 44, die innerhalb der Gräben 8 ausgebildet sind, entfernt. Ein Siliziumoxidfilm wird auf der Oberfläche des Halbleitersubstrats 1 ausgebildet, welche die Innenabschnitte der Gräben 8 enthält, und dann wird der ausgebildete Siliziumoxidfilm rückgeätzt, um abgeflacht zu werden, und wird weiterhin ein Siliziumoxidfilm ausgebildet. Als ein Ergebnis wird ein eingebetteter Siliziumoxidfilm 13 in jedem der Gräben 8 ausgebildet und wird ein Zwischenschicht-Isolationsfilm 14 auf der Oberfläche des Halbleitersubstrats 1 ausgebildet.
  • Nachfolgend wird in dem Schritt, der in 13 gezeigt ist, ein Fotoresist 45 auf der Oberfläche des Zwischenschicht-Isolationsfilms 14 ausgebildet. Dann wird ein Kontaktloch 14a durch sowohl eine Fotolithografie als auch ein Ätzverfahren auf eine derartige Weise in dem Zwischenschicht-Isolationsfilm 14 ausgebildet, dass die N+-Halbleiterschicht 7 von diesem Kontaktloch 14a in dem Bereich freiliegt, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Danach wird das Fotoresist 45 entfernt.
  • Nachfolgend wird in dem Schritt, der in 14 gezeigt ist, ein Fotoresist 46 erneut auf der Oberfläche des Zwischenschicht-Isolationsfilms 14 ausgebildet. Dann wird ein Kontaktloch 14b durch sowohl eine Fotolithografie als auch ein Ätzverfahren auf eine derartige Weise in dem Zwischenschicht-Isolationsfilm 14 ausgebildet, das die P-Halbleiterschicht 24 in dem Bereich, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 8 auszubilden, von diesem Kontaktloch 14b frei liegt. Die P-Halbleiterschicht 24 wird auf der Oberfläche der N+-Halbleiterschicht 7 ausgebildet. Ebenso wird gleichzeitig ein Kontaktloch 14c auf eine derartige Weise in dem Zwischenschicht-Isolationsfilm 14 ausgebildet, das die N+-Halbleiterschicht 7, die in dem äußersten Umfangsabschnitt angeordnet ist, in dem Bereich frei liegt, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Als nächstes wird in dem Schritt, der in 15 dargestellt ist, ein Metall, das Al bzw. Aluminium enthält, auf die Oberfläche des Zwischenschicht-Isolationsfilms 14 mittels Dampf abgeschieden, der die Innenabschnitte der Kontaktlöcher 14a, 14b und 14c enthält. Dann wird ein Fotoresist 47 auf der Oberfläche des Metalls, das Al enthält, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, und das Metall, das Al enthält, wird mittels einer Fotolithografie und eines Nassätzverfahrens gemustert. Als Ergebnis wird eine Al-Metallschicht 25 auf einer Oberfläche eines Abschnitts der P-Halbleiterschicht 24 und einer Oberfläche des eingebetteten Isolationsfilms 13 ausgebildet. Danach wird das Fotoresist 47 entfernt.
  • Nachfolgend wird in dem Schritt, der in 16 dargestellt ist, Ni bzw. Nickel auf die Oberfläche des Zwischenschicht-Isolationsfilms 14, der die Innenabschnitte der Kontaktlöcher 14a, 14b, 14c enthält, mittels Dampf abgeschieden und dann wird das mittels Dampf abgeschiedene Ni durch sowohl eine Fotolithografie als auch ein Ätzverfahren oder ein Abhebeverfahren behandelt. Danach wird das behandelte Ni durch ein Sinterverfahren verarbeitet. Als Ergebnis werden eine Ni-Elektrode als die ohmsche Elektrode 15, eine Ni-Elektrode 26 und eine Ni-Elektrode 31 innerhalb der Kontaktlöcher 14a, 14b bzw. 14c ausgebildet.
  • Ebenso wird Ni auf einer hinteren Fläche des N+-Substrats 5 ausgebildet. Als Ergebnis wird eine Drainelektrode 19 auf der hinteren Fläche des N+-Substrats 5 ausgebildet.
  • Danach wird ein Al-Metallfilm auf der Oberfläche des Zwischenschicht-Isolationsfilms 14 ausgebildet, welcher die Innenabschnitte der Kontaktlöcher 14a, 14b, 14c enthält, und dann wird der ausgebildete Al-Metallfilm gemustert. Als Folge wird, wie es in 2 gezeigt ist, ein Sourceelektroden-Verdrahtungsmuster 16, welches elektrisch mit der N+-Halbleiterschicht 7a verbunden ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Ebenso wird eine Gateelektrode 21, welche elektrisch mit der P-Gateschicht 9 verbunden ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden. Ebenso wird eine Metallelektrode 32, welche elektrisch mit der N+-Halbleiterschicht 7 verbunden ist, die sich an der äußersten Umfangsposition befindet, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden. Da die zuvor beschriebenen Herstellungsschritte ausgeführt worden sind, kann die Siliziumkarbid-Halbleitervorrichtung, die den Halbleiteraufbau aufweist, wie er in 2 gezeigt ist, erzielt werden.
  • In diesem ersten Ausführungsbeispiel sind in dem Schritt, der in 4 gezeigt ist, die Gräben 8 in dem Halbleitersubstrat 1 ausgebildet worden, und wird in dem Schritt, der in 5 dargestellt ist, die P-Gateschicht 9, welche entlang der Innenwand von dem der Gräben 8 angepasst ist, mittels des epitaktischen Aufwachsverfahrens in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden.
  • Ein epitaktisches Aufwachsverfahren entspricht einem Verfahren zum Abscheiden einer Halbleiterschicht auf einem Substrat und weist keine Beziehung zwischen zwei Bereichen und Diffusionsabständen von Störstellenionen auf, die in einem Siliziumkarbidsubstrat enthalten sind. Als Folge kann dieses epitaktische Aufwachsverfahren die Dicke der P-Gateschicht 9 verglichen mit der des herkömmlichen Herstellungsverfahrens zum Herstellen der Gateschicht mittels der Ionenimplantation, wie es im zuvor beschriebenen technischen Hintergrund erläutert worden ist, dicker machen. Anders ausgedrückt, können sowohl die Dicke 10a der bodenflächenseitigen P++-Gateschicht 9 als auch die Dicke 10b der seitenflächenseitigen P+-Gateschicht 9b größer als 1 μm gemacht werden.
  • Ebenso werden in dem eingangs beschriebenen herkömmlichen Verfahren zum Ausbilden der Gateschicht durch die Ionenimplantation, wenn die Ionen implantiert werden, Defekte erzeugt und belassen. Als Ergebnis können nicht alle der Ionen, welche implantiert worden sind, durch entweder Si oder C an den Gitterpositionen von Siliziumkarbid ersetzt werden. Anders ausgedrückt ist in der Ionenimplantation die Aktivierungsrate der Störstellen niedrig, kann nicht bewirkt werden, dass die Störstellen als ein ursprünglicher Dotierstoff wirken, und kann daher die Trägerkonzentration der Gateschicht nicht einfach erhöht werden.
  • Im Gegensatz dazu können bei dem epitaktischen Aufwuchsverfahren, das in dem ersten Ausführungsbeispiel verwendet wird, während kein Defekt erzeugt wird (obgleich ein Defekt erzeugt wird, wenn Ionen implantiert werden), alle der Störstellen durch entweder Si oder C an den Gitterpositionen von Siliziumkarbid ersetzt werden. Anders ausgedrückt können alle der Störstellen als der Doptierstoff wirken. Als Folge kann die Trägerkonzentration der Gateschicht verglichen mit der des herkömmlichen Herstellungsverfahrens zum Herstellen der Gateschicht durch Implantieren der Ionen einfach realisiert werden.
  • Wie aus den zuvor beschriebenen Herstellungsverfahren ersichtlich ist, kann gemäss dem ersten Ausführungsbeispiel die Siliziumkarbid-Halbleitervorrichtung, die mit dem JFET ausgestattet ist, hergestellt werden, welche verglichen mit dem herkömmlichen Herstellungsfahren den niedrigeren Eingangswiderstand des Gates aufweist.
  • Weiterhin werden in dem ersten Ausführungsbeispiel, da die P-Gateschicht 9 mittels des epitaktischen Aufwuchsverfahrens auf der Innenwand von jedem der Gräben 8 ausgebildet worden ist, Atome, die an der Seitenfläche 8b des Grabens 8 anhaften, zu der Bodenfläche 8a des Grabens 8 bewegt. Anders ausgedrückt kann, da eine Migration auftritt, die Dicke 10a der bodenflächenseitigen Gateschicht 9a von jedem der Gräben 8 dicker als die Dicke 10b der seitenflächenseitigen Gateschicht 9b von jedem der Gräben 8 gemacht werden.
  • Ebenso ist in dem Schritt, der in 4 gezeigt ist, jeder der Gräben 8 auf eine derartige Weise in dem Halbleitersubstrat 1 ausgebildet worden, dessen Hauptoberfläche eine (0001)-Si-Fläche ist, dass die Bodenfläche 8a parallel zu der Oberfläche des Halbleitersubstrats 1 festgelegt ist und die Seitenfläche 8b bezüglich des Halbleitersubstrats 1 vertikal festgelegt ist.
  • Anders ausgedrückt ist die Bodenfläche 8a des Grabens 8 als die (0001)-Si-Fläche definiert und ist die Seitenfläche 8b de Grabens 8 als die "a-Fläche" definiert. Als Folge wird in dem Schritt, der in 5 gezeigt ist, wenn die P-Gateschicht 9 mittels des epitaktischen Aufwachsverfahrens ausgebildet wird, die Dicke der grabenbodenflächeseitigen Gateschicht 9a der P-Gateschicht 9 dicker als die Dicke der grabenflächenseitigen Gateschicht 9b von dieser und daher wird die Trägerkonzentration der grabenbodenflächenseitigen Gateschicht 9a der P-Gateschicht 9 aufgrund der flächenazimuthabhängigen Charakteristiken bezüglich der Aufwachsrate der Trägerkonzentration höher als die Trägerkonzentration der grabenseitenflächenseitigen Gateschicht 9b von dieser.
  • Als Folge werden sowohl die Dicke 10b als auch die Trägerkonzentration der grabenseitenflächenseitigen Gateschicht 9b der P-Gateschicht 9 hauptsächlich und lediglich mittels eines Verfahrens ausgelegt, so dass die Dicke der grabenbodenflächenseitigen Gateschicht 9a der P-Gateschicht 9 dicker als die Dicke der grabenseitenflächenseitigen Gateschicht 9b von dieser gemacht werden kann und ebenso die Trägerkonzentration der grabenbodenflächenseitigen Gateschicht 9a der P-Gateschicht 9 höher als die Trägerkonzentration der grabenseitenflächenseitigen Gateschicht 9b von dieser gemacht werden kann.
  • Je höher die Trägerkonzentration erhöht wird, desto niedriger wird der Widerstandswert. Ebenso können, da die grabenbodenflächenseitige Gateschicht 9a der P-Gateschicht 9 mit dem Metall 11 zum Zwecke einer Gateverdrahtung verbunden ist, die ohmschen Charakteristiken bezüglich der grabenbodenflächenseitigen Gateschicht 9a und des Metalls 11 zum Zwecke einer Gateverdrahtung hervorragend gemacht werden.
  • Als Ergebnis kann gemäss diesem ersten Ausführungsbeispiel verglichen mit einer derartigen Halbleitervorrichtung, bei der die Trägerkonzentration und die Dicke der grabenbodenflächenseitigen Gateschicht 9a der P-Gateschicht 9 gleich zu der Trägerkonzentration und der Dicke der grabenseitenflächenseitigen Gateschicht 9b von dieser gemacht werden, die Siliziumkarbid-Halbleitervorrichtung, die mit JFET ausgestattet ist, hergestellt werden, deren Gateeingangswiderstand niedrig ist.
  • Ebenso wird in diesem ersten Ausführungsbeispiel die Dicke der grabenbodenflächenseitigen Gateschicht 9a der P-Gateschicht dicker als die Dicke der grabenseitenflächenseitigen Gateschicht 9b von dieser gemacht und wird die Form der P-Gateschicht 9 in einer U-förmigen Form hergestellt, während die Gräben 8 nicht vollständig von der P-Halbleiterschicht 41 abgeblockt werden. Dann wird der eingebettete Isolationsfilm 13 innerhalb von jedem der Gräben 8 ausgebildet.
  • In diesem Fall wird die Eingangskapazität des Gates auf der Grundlage der Dicke des Zwischenschicht-Isolationsfilms 14 bestimmt, welcher, wie es in der Zeichnung gezeigt ist, auf der Oberseite von jedem der Gräben 8 angeordnet ist. Es ist erwünscht, dass die Eingangskapazität des Gates klein ist. Zu diesem Zweck ist es erforderlich, dass die Dicke des Zwischenschicht-Isolationsfilms 14 dick wird. Als Folge kann gemäss diesem ersten Ausführungsbeispiel die Dicke des Zwischenschicht-Isolationsfilms 14 im Wesentlichen dick gemacht werden und kann daher die Eingangskapazität des Gates verglichen mit einem derartigen Fall, in dem die P-Gateschicht 9 durch ein vollständiges Abblocken der Gräben 8 durch die P-Halbleiterschicht 41 ausgebildet worden sind, verringert werden.
  • Wie aus der zuvor erläuterten Beschreibung ersichtlich ist, kann in diesem ersten Ausführungsbeispiel, während die Dicke der grabenbodenflächenseitigen Gateschicht 9a der P-Gateschicht 9 dicker gemacht werden kann, der eingebettete Isolationsfilm 13 ausgebildet werden. Die Kompatibilität kann in einem derartigen Fall gebildet werden, in dem der Eingangswiderstand des Gates niedriger als der im Stand der Technik gemacht werden kann, und die Eingangskapazität des Gates kann niedriger als die im Stand der Technik macht werden.
  • Wie es zuvor erläutert worden ist, kann gemäss diesem ersten Ausführungsbeispiel, da die Trägerkonzentration der P-Gateschicht 9 höher als die des herkömmlichen Herstellungsverfahrens gemacht werden kann, die Ausdehnung der Verarmungsschicht, welche sich von der P-Gateschicht 9 zu der N–-Driftschicht ausdehnt, erhöht werden und kann daher der Kanalbereich 17 einfach abgeschnürt werden. Als Folge kann gemäss diesem ersten Ausführungsbeispiel der Abstand zwischen den Gateschichten, der verwendet wird, um den normalerweise ausgeschalteten Betrieb zu realisieren, verglichen mit dem des herkömmlichen Herstellungsverfahrens derart ausgestaltet werden, dass er breiter wird. Als Ergebnis kann die Siliziumkarbid-Halbleitervorrichtung hergestellt werden, die mit dem JFET ausgestattet ist, wobei ihr Durchlasswiderstand verglichen mit dem des herkömmlichen Herstellungsverfahrens niedrig ist.
  • Ebenso kann in diesem ersten Ausführungsbeispiel, da die P-Gateschicht 9 auf der Innenwand von jedem der Gräben 8 mittels des epitaktischen Aufwuchsverfahrens ausgebildet worden ist, die Kontur der P-Gateschicht 9 in der im Wesentlichen rechteckigen Form hergestellt werden, welche identisch zu der Querschnittsform dieses Grabens 8 ist. Anders ausgedrückt kann die Form der Gateschicht als eine derartige Form hergestellt werden, die keinen Stufenabschnitt zwischen der P+-Bodyschicht J5 und der P+-Gateschicht J6 aufweist, wie es zuvor erläutert worden ist.
  • Als Folge kann verglichen mit der herkömmlichen Halbleitervorrichtung, die in 20 gezeigt ist, die Konzentration eines elektrischen Felds, das in der Nähe der Bodenflächen-Eckabschnitten der P-Gateschicht 9 auftritt, unterdrückt werden. Als Ergebnis kann die Spannungsfestigkeit zwischen dem Gate und dem Drain höher als die der herkömmlichen Halbleitervorrichtung gemacht werden. In einem derartigen Hinblick, dass die Spannungsfestigkeit erhöht wird, ist es bevorzugt, dass der Bodenflächen-Eckabschnitt 9c der P-Gateschicht 9 gerundet ist. Der Grund ist wie folgt gegeben: Das heißt in dem Fall, in dem der Bodenflächen-Eckabschnitt 9c gerundet ist, kann die Konzentration des elektrischen Felds verglichen mit einem derartigen Fall geschwächt werden, in dem der Bodenflächen-Eckabschnitt 9c in der rechteckigen Form hergestellt ist.
  • In diesem ersten Ausführungsbeispiel ist in dem Schritt, der in 5 gezeigt ist, die P-Halbleiterschicht 41 auf den Innenwänden der Gräben 8 bis zu der Oberfläche des Halbleitersubstrats 1 ausgebildet worden und ist in dem Schritt, der in 8 gezeigt ist, der P-Halbleiterschicht 41 lediglich in dem Bereich, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, auf der Oberfläche der N+-Halbleiterschicht 7 belassen worden. Als Ergebnis ist die P-Halbleiterschicht 24 in dem Gateverdrahtungsabschnitt 3 ausgebildet worden, während diese P-Halbleiterschicht 24 mit der P-Halbleiterschicht 22 verbunden worden ist und mit der N+-Halbleiterschicht 7 bedeckt worden ist. Dann sind in den Schritten, die in 15 und 16 gezeigt sind, die Al-Metallschicht 25, die Ni-Elektrode 26 und die Gateelektrode 21 ausgebildet worden. Als Ergebnis ist die P-Halbleiterschicht 24 über die Al-Metallschicht 25 und die Ni-Elektrode 26 elektrisch mit der Gateelektrode 21 verbunden worden.
  • Wie es zuvor erläutert worden ist, ist die P-Halbleiterschicht 22 innerhalb von jedem der Gräben 8 elektrisch über die P-Halbleiterschicht 24 auf der Oberfläche des Halbleitersubstrats 1 in dem Gateverdrahtungsabschnitt 3 mit der Gateelektrode 21 verbunden, so dass die Kontaktfläche zwischen der P-Gateschicht 9 und der Gateelektrode 21 größer als die der herkömmlichen Halbleitervorrichtung gemacht werden kann, in welcher die P+-Bodyschicht J5 auf der Bodenfläche des Grabens J4 mit dem Gateverdrahtungsmuster J8 verbunden ist, wie es in 20 gezeigt ist.
  • Es ist anzumerken, dass in diesem ersten Ausführungsbeispiel der vorstehend erwähnte Fall veranschaulicht worden ist. Das heißt die P-Halbleiterschicht 41 wird auf der Oberfläche der N+-Halbleiterschicht 7 lediglich in dem Bereich belassen, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden. Alternativ kann, während die P-Halbleiterschicht 41 in einem anderen Bereich als dem Bereich für den Gateverdrahtungsabschnitt 3 belassen wird, die P-Halbleiterschicht 24 in einem anderen Bereich als dem Bereich für den Gateverdrahtungsabschnitt 3 angeordnet werden.
  • Es ist anzumerken, dass, da die P-Halbleiterschicht 24 der N+-Halbleiterschicht 7 gegenüberliegend angeordnet ist, es im Hinblick darauf, dass der Eingangswiderstand verringert wird, bevorzugt ist, die Fläche klein zu machen, in welcher die P-Halbleiterschicht 24 der N+-Halbleiterschicht 7 gegenüberliegend angeordnet ist.
  • Als Folge ist ein derartiger Aufbau erwünscht, in dem die P-Halbleiterschicht 41 lediglich in dem Bereich belassen wird, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, und die P-Halbleiterschicht 24 wird anstelle eines anderen Aufbaus lediglich innerhalb eines derartigen Bereichs angeordnet, welche genau unter der Gateelektrode 21 angeordnet ist. Das heißt die P-Halbleiterschicht 41 wird in einem anderen Bereich als dem Bereich für den Gateverdrahtungsabschnitt 3 belassen und die P-Halbleiterschicht 24 wird in dem anderen Bereich als dem Bereich für den Gateverdrahtungsabschnitt 3 angeordnet.
  • Es ist ebenso anzumerken, dass in dem ersten Ausführungsbeispiel die Oberfläche der N+-Halbleiterschicht 7 in dem Bereich, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden, in einen derartigen Zustand gebracht wird, dass diese Oberfläche vollständig von der P-Halbleiterschicht 24 bedeckt wird. Als Folge gibt es kein Problem, dass die N+-Halbleiterschicht 7 zu der Gateelektrode 21 kurzgeschlossen wird.
  • Ebenso ist in dem ersten Ausführungsbeispiel die Al-Metallschicht 25 auf der Oberfläche des eingebetteten Isolationsfilms 13 in dem Schritt ausgebildet worden, der in 15 gezeigt ist. Al bzw. Aluminium kann einfach in einen Oxidfilm diffundiert werden. Als Folge wird in diesem ersten Ausführungsbeispiel Al, das in der Al-Metallschicht 25 enthalten ist, in den eingebetteten Isolationsfilm 13 diffundiert. Als Ergebnis kann der eingebettete Isolationsfilm 13 zu einem elektrischen Leiter geändert werden und kann daher der eingebettete Isolationsfilm 13 als eine ohmsche Elektrode wirken. Wie es aus den zuvor beschriebenen Tatsachen ersichtlich ist, kann die Kontaktfläche zwischen der P-Gateschicht 9 und der Gateelektrode 21 verglichen mit der des zuvor erläuterten herkömmlichen Herstellungsverfahrens erhöht werden.
  • Als Ergebnis kann gemäss diesem ersten Ausführungsbeispiel die Siliziumkarbid-Halbleitervorrichtung, die mit dem JFET ausgestattet ist, hergestellt werden, bei welcher der Kontaktwiderstand zwischen der Gateschicht und der Gateelektrode niedriger als der bei dem herkömmlichen Herstellungsverfahren wird.
  • Nachstehend erfolgt die Beschreibung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
  • 17 zeigt eine Draufsicht zum Darstellen einer Siliziumkarbid- Halbleitervorrichtung gemäss einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. 18 zeigt eine Querschnittsansicht zum Darstellen der Siliziumkarbid-Halbleitervorrichtung, die entlang einer Linie XVIII-XVIII in 17 genommen ist.
  • Ein Hauptunterschiedspunkt der Halbleitervorrichtung gemäss dem zweiten Ausführungsbeispiel von der Halbleitervorrichtung des ersten Ausführungsbeispiels ist wie folgt gegeben: Das heißt, wie es in 17 und 18 dargestellt ist, sind sowohl ein Bodydiodenabschnitt 51 als auch ein schwebender P-Schichtbereich 52 zwischen dem Zellabschnitt 2 und dem Außenumfangsabschnitt 4 bezüglich der Halbleitervorrichtung gemäss dem ersten Ausführungsbeispiel vorgesehen.
  • In diesem zweiten Ausführungsbeispiel ist, wie es in 17 gezeigt ist, der Bodydiodenabschnitt 51 zwischen dem Zellabschnitt und dem Gateverdrahtungsabschnitt 3 angeordnet. Genauer gesagt sind zwei Sätze von Bodydiodenabschnitten 51 in einem Bereich 651a, welcher von dem Zellabschnitt 2 und dem Sourceelektroden-Anschlussflächenabschnitt 18 verschieden ist, und einem anderen Bereich 651b unter dem Sourceelektroden-Anschlussflächenabschnitt 18 angeordnet.
  • In dem Bodydiodenabschnitt 51 ist der Aufbau des Halbleitersubstrats im Wesentlichen der gleiche wie der des Zellabschnitts 2 und die elektrischen Verbindungen zwischen den jeweiligen Elektroden und den strukturellen Abschnitten, die der P-Gateschicht 9 und der Sourceschicht 7a des Zellabschnitts 2 entsprechen, sind zu denjenigen des Zellabschnitts 2 verschieden.
  • Das heißt, dass, wie es in 18 dargestellt ist, in dem Bodydiodenabschnitt 51 ähnlich dem Zellabschnitt 2 eine P-Halbleiterschicht 53 auf der Innenwand von jedem der Gräben 8 in dem Halbleitersubstrat 1 ausgebildet ist. Jeder der Gräben 8 weist eine derartige Tiefe auf, die von einer Oberfläche der N+-Halbleiterschicht 7d bis zu der N–-Driftschicht 6 definiert ist. Eine Bodydiode ist durch die P-Halbleiterschicht 53 und die N–-Driftschicht 6 gebildet. In diesem zweiten Ausführungsbeispiel ist die Tiefe von jedem der Gräben 8 des Bodydiodenabschnitts 51 gleich der Tiefe von jedem der Gräben 8 des Zellabschnitts 2, während diese Tiefen von der Oberfläche des Halbleitersubstrats 1 gemessen werden. Es ist anzumerken, dass jeder der Gräben 8 des Bodydiodenabschnitts 51 einem zweiten Graben der vorliegenden Erfindung entspricht und die P-Halbleiterschicht 53 der zweiten Halbleiterschicht entspricht.
  • Die P-Halbleiterschicht 53 ist durch eine P+ +-Schicht 53a und eine P+-Schicht 53b gebildet. Die P+ +-Schicht 53a ist auf einer Bodenfläche von jedem der Gräben 8 ausgebildet. Die P+-Schicht 53b ist auf der Seitenfläche von jedem der Gräben 8 ausgebildet. Die P+ +-Schicht 53a besitzt den gleichen Aufbau wie die bodenflächenseitige P+ +-Gateschicht 9a des Zellabschnitts 2 und die P+-Schicht 53b besitzt den gleichen Aufbau wie den der seitenflächenseitigen P+-Schicht 9b des Zellabschnitts 2. Dann sind ähnlich dem Zellabschnitt 2 sowohl ein Metall 11 zum Zwecke einer Gateverdrahtung als auch eine Seitenwand 12 auf einer Oberfläche der P-Halbleiterschicht 53 ausgebildet.
  • Obgleich die Form von jedem der Gräben 8 des Bodydiodenabschnitts 51 identisch zu der Form von jedem der Gräben 8 des Zellabschnitts 2 ist, wird ein Abstand 54 der benachbarten Gräben 8 in dem Bodydiodenabschnitt 51 breiter als ein Abstand 55 der benachbarten Gräben in dem Zellabschnitt 2 gemacht. Anders ausgedrückt wird der Abstand 54 der benachbarten P-Halbleiterschichten 53 breiter als der Abstand der benachbarten P-Gateschichten 9 gemacht.
  • Ebenso sind der Zwischenschicht-Isolationsfilm 14 und die Sourceelektrode 16 aufeinanderfolgend auf der Oberfläche des Halbleitersubstrats 1 ausgebildet und ist die P-Halbleiterschicht 53 über das Kontaktloch 14d des Zwischenschicht-Isolationsfilms 14 elektrisch mit der Sourceelektrode 16 verbunden.
  • Ebenso ist die N+-Halbleiterschicht 7d des Bodydiodenabschnitts 51 nicht mit der Sourceelektrode 16 verbunden, sondern in einen schwebenden Zustand gebracht. Dieser schwebende Zustand schließt einen derartigen Zustand ein, dass die N+-Halbleiterschicht 7d bezüglich anderen Elektroden elektrisch isoliert ist.
  • Wie es in 18 dargestellt ist, ist der schwebende P-Schichtbereich 52 zwischen dem Zellabschnitt 2 und dem Bodydiodenabschnitt 51 angeordnet. Ebenso ist in dem schwebenden P-Schichtbereich 52 ein Aufbau des Halbleitersubstrats 1 ähnlich zu dem des Zellabschnitts 2 und Aufbauabschnitte, die der P-Gateschicht 9 und der Sourceschicht 7a des Zellabschnitts 2 entsprechen, sind in einen schwebenden Zustand gebracht.
  • Anders ausgedrückt ist in dem schwebenden P-Schichtbereich 52, während jeder der Gräben 8 in dem Halbleitersubstrat 1 ähnlich dem Zellabschnitt 2 ausgebildet ist, eine schwebende P-Schicht 56 auf die Oberfläche von jedem der Gräben 8 gebracht. In diesem zweiten Ausführungsbeispiel ist eine Tiefe von jedem der Gräben 8 des schwebenden P-Schichtbereichs 52 gleich einer Tiefe von jedem der Gräben 8 des Zellabschnitts 2 gemacht. Diese Tiefen sind von der Oberfläche des Halbleitersubstrats 1 definiert. Es ist ebenso anzumerken, dass jeder der Gräben 8 des schwebenden P-Schichtbereichs 52 einem dritten Graben entspricht und die schwebende P-Schicht 56 einer dritten Halbleiterschicht entspricht.
  • Die schwebende P-Schicht 56 ist durch eine P+ +-Schicht 56a und eine P+-Schicht 56b gebildet. Die P+ +-Schicht 56 ist auf der Bodenfläche von jedem der Gräben 8 ausgebildet. Die P+-Schicht 56b ist auf der Seitenfläche von jedem der Gräben 8 ausgebildet. Sowohl die P+ +-Schicht 53a als auch die P+-Schicht 53b besitzen den gleichen Aufbau wie diejenigen der bodenflächenseitigen P+ +-Gateschicht 9a des Zellabschnitts 2 bzw. der seitenflächenseitigen P+-Gateschicht 9b von dieser.
  • Ähnlich dem Zellabschnitt 2 sind sowohl das Metall 11 zum Zwecke einer Gateverdrahtung als auch die Seitenwand 12 auf der Oberfläche der schwebenden P-Schicht 56 ausgebildet und sind die Gräben 8 durch den eingebetteten Isolationsfilm 13 abgeblockt. Weiterhin ist der Zwischenschicht-Isolationsfilm 14 auf der Oberfläche des Halbleitersubstrats 1 ausgebildet.
  • Dann ist die schwebende P-Schicht 56 elektrisch nicht mit der P- elektrisch mit der Gateelektrode 21 verbunden, sondern in einen schwebenden Zustand gebracht. Ebenso ist die N+-Halbleiterschicht 7d der Oberflächenschicht des Halbleitersubstrats 1 elektrisch nicht mit der Sourceelektrode 16 verbunden, das heißt sie ist in einen schwebenden Zustand gebracht.
  • Ein Aufbau des Zellabschnitts 2 ist ähnlich zu dem des ersten Ausführungsbeispiels. Jedoch ist in diesem Zellabschnitt 2 auch in einem derartigen Bereich, welcher benachbart zu dem schwebenden P-Schichtbereich 52 ist, die P-Halbleiterschicht 9 elektrisch mit der Gateelektrode 21 verbunden. Diese P-Halbleiterschicht 9 ist der N+-Halbleiterschicht 7 benachbart angeordnet, welche elektrisch mit der Sourceelektrode 16 verbunden ist. Anders ausgedrückt sind die P-Gateschichten 9 auf beiden Seiten der Sourceschicht 7a angeordnet. Es wird bewirkt, dass dieser Halbleitervorrichtungsaufbau wirksam als ein Transistor betrieben wird.
  • Obgleich es in der Darstellung nicht gezeigt ist, ist ein schwebender P-Schichtbereich auch zwischen dem Bodydiodenabschnitt 51 und dem Gateverdrahtungsabschnitt 3 angeordnet.
  • Als nächstes wird eine Beschreibung eines Verfahrens zum Herstellen einer Halbleitervorrichtung dieses zweiten Ausführungsbeispiels gegeben. In diesem Beispiel wird ein derartiger Fall, in dem sowohl der Bodydiodenabschnitt 51 als auch der schwebende P-Schichtbereich 52 in den gleichen Herstellungsschritten mit denjenigen des Zellabschnitts 2 hergestellt werden, nun veranschaulicht.
  • Wie es später erläutert wird, entsprechen die Herstellungsschritte dieses zweiten Ausführungsbeispiels derartigen Schritten, die durch teilweises Ändern der Herstellungsschritte in dem ersten Ausführungsbeispiel ausgebildet werden. In dem Schritt, der in 4 gezeigt ist, wird eine Mehrzahl von Gräben 8 in einem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, und gleichzeitig wird eine Mehrzahl von Gräben 8 ebenso in einem Bereich, welcher dazu gedacht ist, den Bodydiodenabschnitt 51 auszubilden, und in einem Bereich ausgebildet, welcher dazu gedacht ist, den schwebenden P-Schichtbereich 52 auszubilden. Zu diesem Zeitpunkt wird ein Abstand zwischen den benachbarten Gräben 8 in dem Bereich, welcher dazu gedacht ist, den Bodydiodenabschnitt 51 auszubilden, breiter als ein Abstand zwischen den benachbarten Gräben 8 in dem Bereich gemacht, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Es ist ebenso anzumerken, dass der Bereich, welcher dazu gedacht ist, den Bodydiodenabschnitt 51 auszubilden, einem Bereich entspricht, welcher von dem Bereich verschieden ist, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden.
  • In dem Schritt, der in 5 gezeigt ist, wird die P-Gateschicht 9 in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, und wird gleichzeitig die P-Halbleiterschicht 53, die die gleiche Form wie die der P-Gateschicht 9 aufweist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Bodydiodenabschnitt 51 auszubilden, und ebenso wird die schwebende P-Schicht 56, die die gleiche Form wie die der P-Gateschicht 9 aufweist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den schwebenden P-Schichtbereich 52 auszubilden.
  • In den Schritten, die in 11 bis 13 dargestellt sind, werden die Metalle 11 und 12 zum Zwecke einer Gateverdrahtung, der eingebettete Isolationsfilm 13 und der Zwischenschicht-Isolationsfilm 14 in den Bereichen ausgebildet, welche dazu gedacht sind, den Zellabschnitt 2, den Bodydiodenabschnitt 51 und den schwebenden P-Schichtbereich 52 auszubilden.
  • Dann werden in den Schritten, die in 13 bis 16 dargestellt sind, sowohl die Sourceelektrode 16 als auch die Gateelektrode 21 ausgebildet. Genauer gesagt wird in den Schritten, die in 13 bis 15 dargestellt sind, ein Kontaktloch 14d in einem Abschnitt, der sich auf der P-Halbleiterschicht 53 befindet, innerhalb des Zwischenschicht-Isolationsfilms 14 in dem Bereich ausgebildet, welcher dazu gedacht ist, den Bodydiodenabschnitt 51 auszubilden.
  • Gleichzeitig wird kein Kontaktloch über der N+-Halbleiterschicht 7d und der schwebenden P-Schicht 56 in dem Bereich, welcher dazu gedacht ist, den schwebenden P-Schichtbereich 52 auszubilden, und über den N+-Halbleiterschicht 7d in dem Bereich ausgebildet, welcher dazu gedacht ist, den Bodydiodenabschnitt 51 innerhalb des Zwischenschicht-Isolationsfilms 14 auszubilden.
  • In dem Schritt, der in 16 gezeigt ist, ist, ist, da ein Metallfilm auf der Oberfläche des Zwischenschicht-Isolationsfilms 14 ausgebildet ist, die Sourceschicht 7a elektrisch mit der P-Halbleiterschicht 53 verbunden und ist weiterhin elektrisch von der N+-Halbleiterschicht 7d isoliert, um die Sourceelektrode 16 auszubilden. Gleichzeitig ist die P-Gateschicht 9 elektrisch mit der P-Halbleiterschicht 53 verbunden und ist weiterhin von der schwebenden P-Schicht 56 isoliert, um die Gateelektrode 21 auszubilden.
  • Wie es zuvor erläutert worden ist, ist in diesem zweiten Ausführungsbeispiel die P-Halbleiterschicht 53, die elektrisch mit der Sourceelektrode 16 verbunden ist, zwischen dem Zellabschnitt 2 und dem Gateverdrahtungsabschnitt 3 angeordnet. Dann ist die Bodydiode durch diese P-Halbleiterschicht 53 und die N–-Driftschicht 6 gebildet. Dann ist der Abstand 54 zwischen den benachbarten P-Halbleiterschichten 53 breiter als der Abstand 55 zwischen den benachbarten P-Gateschichten 9 in dem Zellabschnitt 2 gemacht.
  • Als Folge werden in der Halbleitervorrichtung dieses zweiten Ausführungsbeispiels die elektrischen Felder in den Bodenflächen-Eckabschnitten der P-Halbleiterschichten 53 in dem Bodydiodenabschnitt 51 verglichen mit den Bodenflächen-Eckabschnitten der P-Gateschicht 9 in dem Zellabschnitt 2 konzentriert. Daher besitzt der Bodydiodenabschnitt 51 den Aufbau einer niedrigeren Spannungsfestigkeit als diejenige des Zellabschnitts 2. Demgemäss kann in dem Fall, in dem die Stoßenergie, wie zum Beispiel eine gegenelektromotorische Kraft, an die Drainelektrode 19 angelegt wird, diese Stoßenergie die Bodydiode zerstören, bevor der Zellabschnitt 2 zerstört wird.
  • Als Folge ist es in einem derartigen Fall, in dem die Stoßenergie an die Drainelektrode 19 angelegt wird, möglich, zu verhindern, dass die Stoßenergie an der Gateelektrode 21 des Zellabschnitts 2 konzentriert wird, und ist es ebenso möglich, eine Zerstörung einer Gate-Ansteuerschaltung verglichen mit der herkömmlichen Halbleitervorrichtung zu unterdrücken.
  • Ebenso ist in diesem zweiten Ausführungsbeispiel der schwebende P-Schichtbereich 52 zwischen dem Zellabschnitt 2 und dem Bodydiodenabschnitt 51 vorgesehen. Unter der Annahme, dass dieser schwebende P-Schichtbereich 52 nicht vorgesehen ist, kann eine Chipabmessung dieser Siliziumkarbid-Halbleitervorrichtung verringert werden. Jedoch ist in einem derartigen Fall, in dem der Zellabschnitt 2 zu dem Bodydiodenabschnitt 51 benachbart angeordnet ist, wenn eine Spannung an die Gateelektrode 21 angelegt wird, eine Verarmungsschicht, welche sich von der P-Gateschicht 9 des Zellabschnitts 2 ausdehnt, mit der Verarmungsschicht in einem Übergang zwischen der P-Halbleiterschicht 53 und der N–-Driftschicht 6 des Bodydiodenabschnitts 51 verbunden. Wie es zuvor erläutert worden ist, wird, wenn ein Durchschlag auftritt, die Gateelektrode 21 zu der Sourceelektrode 16 kurzgeschlossen, und ist daher eine Spannungsfestigkeit verringert.
  • Im Gegensatz dazu kann gemäss dem zweiten Ausführungsbeispiel, da die schwebende P-Schicht 56 in dem schwebenden P-Schichtbereich 52 angeordnet ist, auch dann, wenn die Spannung an die Gateelektrode 21 angelegt wird, das Auftreten des zuvor erwähnten Durchschlags verhindert werden, und es ist möglich, zu verhindern, dass die Gateelektrode 21 zu der Sourceelektrode 16 kurzgeschlossen wird. Als Folge kann ein derartiges Problem, das die Spannungsfestigkeit verringert ist, wie es in einem Fall erläutert ist, in dem der schwebende P-Schichtbereich 52 nicht vorgesehen ist, vermieden werden. Anders ausgedrückt kann, wenn der Halbleiteraufbau dieses zweiten Ausführungsbeispiels verwendet wird, die Spannungsfestigkeit aufrechterhalten werden.
  • Ebenso wird in diesem zweiten Ausführungsbeispiel die N+-Halbleiterschicht 7d in der Bodydiode 51 in den schwebenden Zustand gebracht. Unter der Annahme, dass diese N+-Halbleiterschicht 7d ähnlich der Sourceschicht 7a elektrisch mit der Sourceelektrode 16 verbunden ist, wird ein Streu-Bipolartransistor, welcher durch die N+-Halbleiterschicht 7d, die P-Halbleiterschicht 53 und die N–-Driftschicht 6 gebildet ist, eingeschaltet. Daher gibt es ein Risiko, das der Zellabschnitt 2 zerstört werden kann.
  • Im Gegensatz dazu ist es gemäss diesem zweiten Ausführungsbeispiel, da die N+-Halbleiterschicht 7d in den schwebenden Zustand gebracht ist, möglich, zu verhindern, dass der Zellabschnitt 2 zerstört wird, da der Streu-Bipolartransistor fehlerhaft betrieben wird.
  • Ebenso wird in einem derartigen Fall, in dem diese N+-Halbleiterschicht 7b elektrisch mit der Sourceelektrode 16 in dem Bodydiodenabschnitt 51 verbunden ist, der Stromfluss zwischen der Sourceelektrode 16 und der Drainelektrode 19 in dem Bodydiodenabschnitt 51 durch Abschnüren der Verarmungsschicht zwischen den jeweiligen P-Halbleiterschichten 53 abgeschnürt.
  • Jedoch ist der Abstand 54 zwischen den benachbarten P-Halbleiterschichten 53 in dem Bodydiodenabschnitt 51 breiter als der Abstand zwischen den benachbarten P-Gateschichten 9 gemacht. Als Ergebnis gibt es in einem derartigen Fall, in dem der Abstand 54 zwischen den benachbarten P-Halbleiterschichten 53 und dem Abstand 55 zwischen den benachbarten P-Gateschichten 9 aufgrund einer Schwankung, die in den Herstellungsschritten auftritt, schwanken, einige Möglichkeiten, dass die Verarmungsschicht zwischen den benachbarten P-Halbleiterschichten 53 anstelle der benachbarten P-Gateschicht 9 nicht verbunden werden kann. Wie es zuvor erläutert worden ist, kann in dem Fall, in dem die Verarmungsschicht zwischen den benachbarten P-Halbleiterschichten 53 nicht verbunden werden kann, ein Strom von der N+-Halbleiterschicht 7b fließen.
  • Als Folge kann in diesem zweiten Ausführungsbeispiel, da die N+-Halbleiterschicht 7d in den schwebenden Zustand gebracht ist, auch dann, wenn der Abstand zwischen den benachbarten p7d in den schwebenden Zustand gebracht ist, auch dann, wenn der Abstand zwischen den benachbarten P-Halbleiterschichten 53 und dergleichen aufgrund der Schwankung in dem Herstellungsverfahren schwankt, ein Stromlecken sicher verhindert werden.
  • Ebenso können in diesem zweiten Ausführungsbeispiel, da der Zellabschnitt 2 und der Bodydiodenabschnitt 51 in dem gleichen Halbleitersubstrat 1, das heißt innerhalb des gleichen Halbleiterchips, ausgebildet sind, die Herstellungskosten von diesen verglichen mit einem derartigen Fall, in dem der Zellabschnitt 2 und der Bodydiodenabschnitt 51 in getrennten Halbleiterchips ausgebildet sind, verringert werden.
  • Ebenso sind in diesem zweiten Ausführungsbeispiel der Zellabschnitt 2, der Bodydiodenabschnitt 51 und die schwebende P-Schicht 652 in dem gleichen Herstellungsschritt hergestellt und können die Herstellungsschritte verglichen mit denen eines Herstellungsverfahrens, in dem der Zellabschnitt 2, der Bodydiodenabschnitt 51 und die schwebende P-Schicht 652 in den getrennten Herstellungsschritten hergestellt werden, vereinfacht werden.
  • Es ist anzumerken, dass, obgleich ein derartiges Beispiel, in dem der Bodydiodenabschnitt 51 zwischen dem Zellabschnitt und dem Gateverdrahtungsabschnitt 3 angeordnet ist, in diesem zweiten Ausführungsbeispiel veranschaulicht worden ist, die vorliegende Erfindung nicht auf diese Veranschaulichung hin beschränkt ist. Der Bodydiodenabschnitt 51 kann alternativ in irgendwelchen anderen Bereichen angeordnet sein, wenn diese Bereiche zwischen dem Zellabschnitt 2 und dem Außenumfangsabschnitt 4 angeordnet sind. Zum Beispiel kann der Bodydiodenabschnitt 51 alternativ zwischen dem Gateverdrahtungsabschnitt 3 und dem Außenumfangsabschnitt 4 angeordnet sein.
  • Es ist ebenso anzumerken, dass, obgleich ein derartiges Beispiel, in dem sowohl der Bodydiodenabschnitt 51 als auch der schwebende P-Schichtbereich 52 gleichzeitig ausgebildet werden, wenn der Zellabschnitt 2 in diesem zweiten Ausführungsbeispiel ausgebildet wird, die vorliegende Erfindung nicht auf diese Veranschaulichung beschränkt ist. Alternativ können sowohl der Bodydiodenabschnitt 51 als auch der schwebende P-Schichtbereich 52 in einem anderen Herstellungsverfahren als dem Schritt zum Herstellen des Zellabschnitts 2 ausgebildet werden.
  • Das heißt die Gräben 8 des Zellabschnitts 2 und der Bodydiodenabschnitt 51 und die Gräben 8 des schwebenden P-Schichtbereichs 52 können jeweils in einem getrennten Herstellungsschritt ausgebildet werden. Ebenso können die P-Gateschicht 9 und der Bodydiodenabschnitt 51, die P-Halbleiterschichten 53 des schwebenden P-Schichtbereichs 52 und die schwebende P-Schicht 56 jeweils mit dem getrennten Herstellungsschritt ausgebildet werden.
  • Nachstehend erfolgt die Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
  • 19 zeigt eine Schnittansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem dritten Ausführungsbeispiel der vorliegenden Erfindung. In den ersten und zweiten Ausführungsbeispielen ist eine Beschreibung eines derartigen Falls gemacht worden, in dem die P-Gateschicht 9, die eine U-förmige Form aufweist, in dem Zellabschnitt 2 ausgebildet worden ist. Alternativ können die P-Gateschicht 9 durch vollständiges Einbetten der P-Halbleiterschichten innerhalb von Gräben 8 ausgebildet werden.
  • Anders ausgedrückt, können die Formen der P-Gateschichten 9 abwechselnd in derartigen gleichen Formen wie die Abschnitte hergestellt werden, welche durch Ausbilden der Gräben 8 in der Halbleitervorrichtung 1 entfernt worden sind, wenn die Gräben 8 in dem Halbleitersubstrat 1 ausgebildet werden.
  • Als nächstes wird nun ein Verfahren zum Herstellen dieser Siliziumkarbid-Halbleitervorrichtung beschrieben. Die Herstellungsschritte des ersten Ausführungsbeispiels werden wie folgt abgeändert: Das heißt in dem Schritt, der in 5 gezeigt ist, wird eine P-Halbleiterschicht 41 auf der Oberfläche des Halbleitersubstrats 1 ausgebildet, bis die inneren Abschnitte der Gräben 8 vollständig durch die P-Halbleiterschicht 41 abgeblockt sind. Es ist anzumerken, dass die Ausbildungsschritte, die in 10 und 11 gezeigt sind, nicht erforderlich sind. Daher wird die Siliziumkarbid-Halbleitervorrichtung, die den in 19 gezeigten Aufbau aufweist, auf die zuvor erläuterte Herstellungsweise hergestellt.
  • In diesem dritten Ausführungsbeispiel besitzen die P-Gateschichten 9 einen derartigen Aufbau, dass die Innenabschnitte der Gräben 8 vollständig durch die P-Halbleiterschicht 41 eingebettet sind. Als Folge wird ein Volumen von jeder der P-Gateschichten 9 größer als das Volumen von jeder der P-Gateschichten 9 in den ersten und zweiten Ausführungsbeispielen. Als Ergebnis kann gemäss diesem dritten Ausführungsbeispiel ein Eingangswiderstand des Gates verglichen mit den ersten und zweiten Ausführungsbeispielen verringert werden.
  • Nachstehend erfolgt die Beschreibung von Ausgestaltungen der vorliegenden Erfindung.
  • In den zuvor beschriebenen jeweiligen Ausführungsbeispielen sind die Siliziumkarbid-Halbleitervorrichtungen, die mit JFETs ausgestattet sind, beschrieben worden, in welchen eine N-Störstellenschicht, die als die N–-Kanalschicht 17 bezeichnet wird, den Kanal bildet. Alternativ kann die vorliegende Erfindung an einer derartigen Siliziumkarbid-Halbleitervorrichtung angewendet werden, die mit einem JFET ausgestattet ist, bei welchem Leitfähigkeitstypen bezüglich jeweiligen strukturellen Elementen in dieser Siliziumkarbid-Halbleitervorrichtung bezüglich den Leitfähigkeitstypen der zuvor erwähnten Siliziumkarbid-Halbleitervorrichtungen umgekehrt sind, und eine P-Störstellenschicht bildet einen Kanal von dieser.
  • Ebenso können in den zuvor beschriebenen Ausführungsbeispielen die normalerweise ausgeschalteten JFETs veranschaulicht werden. Die vorliegenden Erfindung kann nicht lediglich an einem derartigen normalerweise ausgeschalteten JFET angewendet werden, sondern kann ebenso an einem normalerweise eingeschalteten JFET angewendet werden.
  • Nachstehend erfolgt die Beschreibung eines vierten Ausführungsbeispiels der vorliegenden Erfindung.
  • Die Erfinder haben eine Siliziumkarbid-Halbleitervorrichtung in Betracht gezogen, die imstande ist, das folgende Problem zu lösen. In einem Fall, in dem eine Spannung an eine Halbleitervorrichtung angelegt wird, gibt es, da eine Konzentration eines elektrischen Felds auftritt, ein derartiges Problem, dass die Spannungsfestigkeit zwischen einem Gate und einem Drain niedrig wird. Die Erfinder haben sich eine derartige Siliziumkarbid-Halbleitervorrichtung ausgedacht, die in 32 gezeigt ist. 32 stellt eine Siliziumkarbid-Halbleitervorrichtung dar, die mit einem vertikalen JFET ausgestattet ist, der einen Graben aufweist, welche von den Erfindern ausgedacht worden ist.
  • In 32 ist ein Zellabschnitt der Siliziumkarbid-Halbleitervorrichtung gezeigt. In dieser Siliziumkarbid-Halbleitervorrichtung ist eine Mehrzahl von Gräben 8 auf einem Halbleitersubstrat 1 ausgebildet, während diese Gräben 8 voneinander getrennt sind. Eine Tiefe von jedem der Gräben 8 fängt an einer Oberfläche der Sourceschicht 7a an und erreicht eine N–-Driftschicht 6. Dann sind eine P-Gateschicht 9, die eine Form aufweist, die an Innenwände 8a und 8b von jedem der Gräben 8 angepasst ist, auf den Innenwänden 8a und 8b von diesen mittels eines epitaktischen Aufwachsverfahrens ausgebildet. Ebenso sind ein Metall 11 zum Zwecke einer Gateverdrahtung, eine Seitenwand 12 und eine eingebettete Isolationsschicht 13 in einem Innenabschnitt von jedem der Gräben 8 ausgebildet. Sowohl ein Zwischenschicht-Isolationsfilm 14 als auch eine Sourceelektrode (nicht gezeigt) sind aufeinanderfolgend auf einer Oberfläche des Halbleitersubstrats 1 ausgebildet.
  • Wie es vorhergehend erläutert worden ist, ist in der Siliziumkarbid-Halbleitervorrichtung, die in 32 gezeigt ist, da die P-Gateschicht 9 mittels des epitaktischen Aufwachsverfahrens ausgebildet worden ist, die Filmdicke der P-Gateschicht 9 verglichen mit der der P-Gateschicht 9, welche durch die Ionenimplantation ausgebildet worden ist, dick gemacht. Als Ergebnis ist in dieser Siliziumkarbid-Halbleitervorrichtung der Eingangswiderstand des Gates verglichen mit dem der Siliziumkarbid-Halbleitervorrichtung, die in der zuvor erwähnten Nichtpatentliteratur beschrieben ist, niedrig.
  • Ebenso ist in der Siliziumkarbid-Halbleitervorrichtung, die in 32 gezeigt ist, die P-Gateschicht 9 auf der Innenwand von jedem der Gräben 8 mittels des eptiaktischen Aufwachsverfahrens ausgebildet. Als Folge besitzt eine Kontur der P-Gateschicht 9 eine derartige Form, die an die Innenwandfläche von jedem der Gräben 8 angepasst ist, und daher gibt es keinen zuvor erwähnten Stufenabschnitt zwischen der P+-Bodyschicht J5 und der P+-Gateschicht J6 in dieser P-Gateschicht 9.
  • Als Ergebnis wird bei dieser Siliziumkarbid-Halbleitervorrichtung eine Spannungsfestigkeit zwischen dem Gate und dem Drain verglichen mit der Siliziumkarbid-Halbleitervorrichtung, die in der zuvor erläuterten Nichtpatentliteratur beschrieben ist, hoch.
  • Andererseits ist es bei der Siliziumkarbid-Halbleitervorrichtung, die mit dem zuvor beschriebenen Aufbau ausgestattet ist, ebenso denkbar, dass ein Schutzring in dem Außenumfangsabschnitt vorgesehen ist, um die Spannungsfestigkeit dieser Siliziumkarbid-Halbleitervorrichtung zu verbessern. Als dieses Verfahren zum Verbessern einer Spannungsfestigkeit ist es denkbar, dass ein Verfahren zum Diffundieren von Störstellen verwendet werden kann, wie es in der zuvor erwähnten Patentliteratur beschrieben ist.
  • Jedoch kann bei einem Siliziumkarbid-Halbleitersubstrat eine Diffusion von Störstellen verglichen mit der eines Silizium-Halbleitersubstrats kaum auftreten. Als Folge ist es gemäss dem Verfahren zum Diffundieren der Störstellen praktisch unmöglich, einen Schutzring auf eine derartige Weise auszubilden, dass eine Tiefe dieses Schutzrings die gleiche Tiefe wie die der P-Gateschicht 9 wird, die in dem Zellabschnitt ausgebildet ist, oder tiefer als diese Tiefe der P-Gateschicht 9 wird.
  • Im Hinblick auf die vorhergehenden Untersuchungen wird eine Siliziumkarbid-Halbleitervorrichtung als ein erstes Beispiel gemäss einem vierten Ausführungsbeispiel der vorliegenden Erfindung geschaffen, wie es in 21 gezeigt ist. Ebenso ist in 12 eine Equipotentialverteilung 445 zusätzlich dargestellt. Wie es in 21 dargestellt ist, sind, während die Siliziumkarbid-Halbleitervorrichtung dieses Ausführungsbeispiels mit einem Halbleitersubstrat 1 versehen ist, ein Zellabschnitt 2 und ein Außenumfangsabschnitt 4 in dem Halbleitersubstrat 1 ausgebildet. Der Außenumfangsabschnitt 4 befindet sich auf der Außenumfangsseite dieses Halbleitersubstrats 1. Es ist anzumerken, dass ein Aufbau des Zellabschnitts 2 identisch zu dem Aufbau der Siliziumkarbid-Halbleitervorrichtung ist, die in 32 gezeigt ist.
  • In dem Halbleitersubstrat 1 sind eine N–-Driftschicht 6 und eine N+-Halbleiterschicht 7, die als eine erste Halbleiterschicht wirkt, aufeinanderfolgend auf einer Hauptoberfläche eines N+-Substrats 5 ausgebildet. In diesem Ausführungsbeispiel ist ein erster Leitfähigkeitstyp als ein N-Typ definiert und ist ein zweiter Leitfähigkeitstyp als ein P-Typ definiert. Das N+-Substrat und die N–-Driftschicht 6 und die N+-Halbleiterschicht 7 sind aus Siliziumkarbid hergestellt. Ebenso ist eine Drainelektrode 19 auf der Seite einer hinteren Fläche des N+-Substrats 5 ausgebildet.
  • Der Zellabschnitt 2 entspricht einem Bereich, welcher als ein Transistor betrieben wird, innerhalb des Halbleitersubstrats 1, welches einen JFET bzw. einen Sperrschicht-Feldeffekttransistor bildet. In dem Zellabschnitt 2 bildet das N+-Substrat eine Drainschicht und bildet die N+-Halbleiterschicht 7 eine Sourceschicht 7a.
  • In dem Zellabschnitt 2 ist eine Mehrzahl von Gräben 8 in dem Halbleitersubstrat 1 auf eine derartige Weise ausgebildet, dass diese mehreren Gräben 8 voneinander getrennt sind. Eine Tiefe von jedem der Gräben 8 fängt an einer Oberfläche der Sourceschicht 7a an und erreicht die N–-Driftschicht 6. Dieser Graben 8 entspricht einem ersten Graben. Wie es in 21 dargestellt ist, ist in einer Schnittfläche entlang einer Dickenrichtung des Halbleitersubstrats 1 eine Breite 441 von jedem der Gräben 8 zum Beispiel in der Größenordnung von 0,5 bis 1,5 μm und ist ein Abstand 442 der benachbarten Gräben zum Beispiel in der Größenordnung von 0,5 bis 1,5 μm.
  • In diesen Gräben ist eine Bodenfläche 8a parallel zu der Oberfläche des Halbleitersubstrats 1 angeordnet und ist eine Seitenfläche 8b von diesen vertikal bezüglich der Bodenfläche 8a angeordnet. Anders ausgedrückt ist ein Bodenflächen-Eckabschnitt 8c des Grabens 8 mit einem rechten Winkel hergestellt. Es versteht sich, dass, während eine derartige Form, die durch sowohl die Bodenfläche 8a als auch die Seitenfläche 8b definiert ist, lediglich auf eine im Wesentlichen rechteckige Form hergestellt werden kann, wobei der Bodenflächen-Eckabschnitt 8c des Grabens 8 alternativ gerundet werden kann. In diesem Fall schließt die zuvor beschriebene "im Wesentliche rechteckige Form" nicht nur eine derartige Form ein, deren Ecken in rechten Winkeln hergestellt sind, sondern ebenso eine Form, deren Ecken gerundet sind.
  • Dann ist in dem Zellabschnitt 2 eine P-Gateschicht 9, die aus Siliziumkarbid besteht, auf einer Innenwand von jedem der Gräben 8 ausgebildet. Während die P-Gateschicht 9 durch ein epitaktisches Aufwachsverfahren hergestellt wird, weist die P-Gateschicht eine derartige Form auf, welche an die Innenwänden 8a und 8b von jedem der Gräben 8 angepasst ist. Anders ausgedrückt besitzt die P-Gateschicht 9 eine U-förmige Form. Dann besitzt eine Kontur, welche durch sowohl eine Bodenfläche als auch eine Seitenfläche der P-Gateschicht 9 definiert ist, eine im Wesentlichen rechteckige Form, welche zu der Schnittform von jedem der Gräben 8 ähnlich ist. Die P-Gateschicht 9 ist durch eine bodenflächenseitige Gateschicht 9a in einem Abschnitt, der auf einer Bodenfläche 8a der Gräben 8 ausgebildet ist, und einer seitenflächenseitigen Gateschicht 9b in einem Abschnitt ausgebildet, der auf der Seitenfläche der Gräben 8 ausgebildet ist.
  • Wie es zuvor erläutert worden ist, sind, da die P-Gateschicht 9 dieses Ausführungsbeispiels durch das epitaktische Aufwachsverfahren ausgebildet worden ist, eine Dicke 10a und eine andere Dicke 10b der P-Gateschicht 9 verglichen mit der Dicke J5a der P+-Bodyschicht J5 und der Dicke J6b der P+-Gateschicht J6 der herkömmlichen Siliziumkarbid-Halbleitervorrichtung dick gemacht worden, die in dem zuvor beschriebenen Stand der Technik erläutert ist.
  • Ebenso werden in dem eingangs beschriebenen herkömmlichen Verfahren zum Ausbilden der Gateschicht durch die Ionenimplantation, wenn die Ionen implantiert werden, Defekte erzeugt und belassen. Als Ergebnis können nicht alle der Ionen, welche implantiert worden sind, durch entweder Si oder C an den Gitterpositionen von Siliziumkarbid ersetzt werden. Im Gegensatz dazu können gemäss dem epitaktischen Aufwachsverfahren, während kein Defekt erzeugt wird, alle der Störstellen durch entweder Si oder C an den Gitterpositionen von Siliziumkarbid ersetzt werden. Als Folge kann die Trägerkonzentration der P-Gateschicht 9 dieses ersten Ausführungsbeispiels verglichen mit der der herkömmlichen Siliziumkarbid-Halbleitervorrichtung erhöht werden.
  • Wie es aus dem zuvor beschriebenen Herstellungsverfahren ersichtlich ist, wird gemäss der Siliziumkarbid-Halbleitervorrichtung dieses Ausführungsbeispiels ein Eingangswiderstand eines Gates verglichen mit dem der herkömmlichen Siliziumkarbid-Halbleitervorrichtung klein.
  • Ebenso ist die Form der P-Gateschicht 9 dieses Ausführungsbeispiels derart hergestellt worden, das sie an die Innenwände 8a und 8b von jedem der Gräben 8 angepasst ist. Als Ergebnis gibt es keinen derartigen Stufenabschnitt zwischen der P+-Bodyschicht J5 und der P+-Gateschicht J6, wie es zuvor erläutert worden ist.
  • Als Folge kann die Konzentration eines elektrischen Felds, welche in dem Stufenabschnitt zwischen der P+-Bodyschicht J6 und der P+-Gateschicht J6 in der herkömmlichen Siliziumkarbid-Halbleitervorrichtung aufgetreten ist, unterdrückt werden. Als Ergebnis wird bei der Siliziumkarbid-Halbleitervorrichtung dieses Ausführungsbeispiels die Spannungsfestigkeit zwischen dem Gate und dem Drain höher als die der herkömmlichen Siliziumkarbid-Halbleitervorrichtung.
  • Ein Metall 11 zum Zwecke einer Gateverdrahtung ist auf einer Oberfläche der bodenflächenseitigen Gateschicht 9a innerhalb von jedem der Gräben 8 und dem Zellabschnitt 2 ausgebildet. Das Metall 11 zum Zwecke einer Gateverdrahtung ist elektrisch mit einer Gateelektrode 21 (nicht gezeigt) verbunden und dieses Metall 11 zum Zwecke einer Gateverdrahtung ist mit der bodenflächenseitigen Gateschicht 9a verbunden. Das Metall 11 zum Zwecke einer Gateverdrahtung ist zum Beispiel durch Ti bzw. Titan hergestellt.
  • Weiterhin ist eine Seitenwand 12 innerhalb von jedem der Gräben 8 in dem Zellabschnitt 2 ausgebildet. Die Seitenwand 12 besteht aus einem Isolationsfilm und ist lediglich auf der seitenflächenseitigen Gateschicht 9d ausgebildet. Weiterhin ist ein eingebetteter Isolationsfilm 13 auf sowohl der Seitenwand 12 als auch dem Metall 11 zum Zwecke einer Gateverdrahtung ausgebildet. Anders ausgedrückt wird jeder der Gräben 8 durch sowohl die Seitenwand 12 als auch den eingebetteten Isolationsfilm 13 vollständig abgeblockt. Die Seitenwand 12 und der eingebettete Isolationsfilm 13 sind zum Beispiel durch einen Siliziumoxidfilm gebildet.
  • Wie es vorhergehend erläutert worden ist, ist in diesem Ausführungsbeispiel die P-Gateschicht 9 in der U-förmigen Form hergestellt und sind sowohl die Seitenwand 12 als auch der eingebettete Isolationsfilm 13 in dem Innenabschnitt von jedem der Gräben 8 ausgebildet.
  • In diesem Fall wird eine Eingangskapazität des Gates auf der Grundlage der Dicke eines Zwischenschicht-Isolationsfilms 14 bestimmt, welche, wie es in der Zeichnung gezeigt ist, auf der Oberseite von jedem der Gräben 8 angeordnet ist. Es ist erwünscht, dass die Eingangskapazität des Gates niedrig ist. Zu diesem Zweck ist es erforderlich, dass die Dicke des Zwischenschicht-Isolationsfilms 14 dick wird. Als Folge kann gemäss diesem Ausführungsbeispiel die Dicke des Zwischenschicht-Isolationsfilms im Wesentlichen dick gemacht werden und kann daher die Eingangskapazität des Gates verglichen mit einem derartigen Fall, in dem P-Gateschicht 9 durch vollständiges Abblocken der Gräben 8 durch die P-Halbleiterschicht 41 ausgebildet ist, verringert werden.
  • In dem Zellabschnitt 2 sind ein Zwischenschicht-Isolationsfilm 14 und eine Sourceelektrode (nicht gezeigt) aufeinanderfolgend auf der Oberfläche des Halbleitersubstrats 1 ausgebildet. Dann ist die Sourceelektrode über eine ohmsche Elektrode 15, welche in einem Kontaktloch 14a des Zwischenschicht-Isolationsfilms 14 ausgebildet ist, elektrisch mit der Sourceschicht 7a verbunden.
  • Genauer gesagt ist der Zwischenschicht-Isolationsfilm 14 durch einen Siliziumoxidfilm ausgebildet, ist die ohmsche Elektrode 15 durch Ni ausgebildet und ist die Sourceelektrode 16 durch Al ausgebildet.
  • Der Außenumfangsabschnitt 4 ist auf eine derartige Weise auf dem Halbleitersubstrat 1 angeordnet, dass der Zellabschnitt 5 von dem Außenumfangsabschnitt 4 umgeben wird. Der Außenumfangsabschnitt 4 entspricht einem derartigen Bereich zum Halten einer Spannungsfestigkeit. Ein Schutzring ist über dem Außenumfangsabschnitt 4 ausgebildet. Genauer gesagt ist in dem Außenumfangsabschnitt 4 eine Mehrzahl von Gräben 420 in dem Halbleitersubstrat 1 ausgebildet, während eine Tiefe von jedem der Gräben 410 gleich der Tiefe von jedem der Gräben 8 ist, wie sie in dem Zellabschnitt 2 ausgebildet sind. Eine P-Schutzringschicht 423, die aus Siliziumkarbid besteht, ist auf einer Innenwand von jedem der Gräben 420 ausgebildet. Der Graben 420 entspricht einem zweiten Graben.
  • In der Siliziumkarbid-Halbleitervorrichtung, die in 21 gezeigt ist, ist in der Schnittfläche entlang der Dickenrichtung des Halbleitersubstrats 1 eine Breite 443 von jedem der Gräben 420 schmaler als die Breite 441 von jedem der Gräben 8 in dem Zellabschnitt 2 gemacht und ist ein Abstand 444 zwischen zwei benachbarten Gräben 420 breiter als der Abstand 442 zwischen den benachbarten Gräben 8 gemacht. Alle der Abstände 444 zwischen den benachbarten Gräben 420 sind zueinander gleich. Alternativ kann die Breite 443 von jedem der Gräben 420 breiter als die Breite 441 von jedem der Gräben 8 gemacht werden. Genauer gesagt kann die Breite 443 von jedem der Gräben 420 derart ausgewählt werden, da sie zum Beispiel ungefähr 1 bis 10 μm ist und kann der Abstand 444 zwischen den benachbarten Gräben 420 derart ausgewählt sein, dass er zum Beispiel ungefähr 2 bis 3 μm ist.
  • Obgleich die P-Schutzringschicht 423 mittels des epitaktischen Aufwachsverfahrens ausgebildet ist, kann diese P-Schutzringschicht 423 in einer derartigen Form ausgebildet sein, welche an die Innenwände 420a und 420b von jedem der Gräben 420 angepasst ist. Anders ausgedrückt ist die P-Schutzringschicht 423 in eine U-förmige Form geformt. Ebenso ist diese P-Schutzringschicht 423 elektrisch nicht mit der Sourceelektrode und der Gateelektrode verbunden, sondern ist bezüglich diesen Source- und Gateelektroden elektrisch isoliert.
  • Während ein eingebetteter Isolationsfilm 427 auf der P-Schutzringschicht 423 ausgebildet worden ist, ist jeder der Gräben 420 vollständig durch den eingebetteten Isolationsfilm und die P-Schutzringsschicht 423 abgeblockt.
  • Ebenso ist unter einer Mehrzahl von N+-Halbleiterschichten 7, welche durch die mehreren Gräben 420 voneinander getrennt sind, die sich in dem Außenumfangsabschnitt 4 befinden, eine N+-Halbleiterschicht 7, die sich an der äußersten Umfangsposition befindet, elektrisch über eine Ni-Elektrode mit einer Metallelektrode (nicht gezeigt) verbunden. Diese N+-Halbleiterschicht 7c kann als ein Equipotentialring wirken. Dann ist eine Mehrzahl von N+-Halbleiterschichten 7b, die sich auf der Seite des Zellabschnitts 3 befinden, anstelle der N+-Halbleiterschicht 7c unter den mehreren N+-Halbleiterschichten 7, die sich in dem Außenumfangsabschnitt 4 befinden, elektrisch isoliert. Ebenso ist ein Gateverdrahtungsabschnitt 3 zwischen dem Zellabschnitt 2 und dem Außenumfangsabschnitt 4 in der Halbleitersubstrat 1 ausgebildet. Der Gateverdrahtungsabschnitt 3 entspricht einem derartigen Bereich, in dem eine Gateelektrode (nicht gezeigt) ausgebildet ist. Eine Struktur des Halbleitersubstrats 1 in dem Gateverdrahtungsabschnitt 3 ist ähnlich zu dem Aufbau des Zellabschnitts 2, das heißt ein Teil eines Grabens 8 ist in diesem Halbleitersubstrat 1 ausgebildet. Dann ist eine P-Gateschicht 9 in einem Innenabschnitt von jedem der Gräben 8 ausgebildet. Diese P-Gateschicht 9 ist elektrisch mit der P-Gateschicht 9 des Zellabschnitts 2 verbunden. Weiterhin ist ähnlich dem Zellabschnitt 2 eine Seitenwand 12 auf der Seite der Seitenfläche 8b von jedem der Gräben 8 über der P-Gateschicht 9 ausgebildet und ist ebenso ein Metall 411a zum Zwecke einer Gateverdrahtung, die mit der P-Gateschicht 9 verbunden ist, auf der Seite einer Bodenfläche 8a von diesem Graben 8 über der P-Gateschicht 9 ausgebildet. Dieses Metall 11a zum Zwecke einer Gateverdrahtung ist elektrisch mit der Gateelektrode verbunden.
  • In der Siliziumkarbid-Halbleitervorrichtung, welche mit dem zuvor erwähnten Aufbau hergestellt ist, wird der Zellabschnitt 2 in zum Beispiel einer normalerweise ausgeschalteten Betriebsart (wird im weiteren Verlauf erläutert) betrieben. Ein derartiger Abschnitt, welcher sich auf einer Unterseite der Sourceschicht 7a befindet und zwischen den benachbarten P-Gateschichten 9 innerhalb der N+-Driftschicht 6 angeordnet ist, entspricht einem Kanalbereich 17. Dann wird in dem Fall, in dem keine Spannung an die benachbarten P-Gateschichten 9 angelegt wird, der Kanalbereich 17 durch Verarmungsschichten abgeschnürt, welche sich von beiden der benachbarten P-Gateschichten 9 ausdehnen. Als Ergebnis fließt kein Strom zwischen der Source und dem Drain. Dann fließt in dem Fall, in dem eine Spannung zwischen den benachbarten P-Gateschichten 9 angelegt wird, da die Ausdehnungsbeträge der Verarmungsschichten, welche sich zu dem Kanalbereich 17 ausdehnen, verringert sind, ein Strom zwischen dem Source und der Drain.
  • Als nächstes wird eine Beschreibung eines Verfahrens zum Herstellen dieser Siliziumkarbid-Halbleitervorrichtung unter Bezugnahme auf 21 gegeben.
  • Zuerst wird ein Schritt zum Vorbereiten eines Halbleitersubstrats 1 ausgeführt. Das heißt sowohl eine N–-Driftschicht 6 als auch eine N+-Halbleiterschicht 7 werden aufeinanderfolgend auf einer Oberfläche eines N+-Substrats mittels des epitaktischen Aufwachsverfahrens ausgebildet.
  • Nachfolgend wird ein Schritt zum Ausbilden eines Grabens 8 des Zellabschnitts 2 und einer Mehrzahl von Gräben 420 des Außenumfangsabschnitts 4 ausgeführt. In diesem Schritt wird die Mehrzahl von Gräben 8, welche gegenseitig voneinander getrennt sind, in einem Bereich ausgebildet, welcher dazu gedacht ist, ein Zellabschnitt 2 des Halbleitersubstrats 1 zu werden, und durch eine Fotolithografie und ein Ätzverfahren in einem weiteren Bereich ausgebildet, welcher dazu gedacht ist, einen Gateverdrahtungsabschnitt 3 auszubilden. Gleichzeitig wird eine Tiefe von jedem der Gräben 8 gleich zu einer derartigen Tiefe gemacht, welche an der Oberfläche der N+-Halbleiterschicht 7 anfängt und die N–-Driftschicht 6 erreicht. Ebenso wird gleichzeitig in diesem Schritt eine Mehrzahl von Gräben 420, welche gegenseitig voneinander getrennt sind, in einem Bereich ausgebildet, welcher dazu gedacht ist, ein Außenumfangsabschnitt 4 des Halbleitersubstrats 1 auszubilden. Gleichzeitig wird eine Tiefe von jedem der Gräben 420, die von der Oberfläche des Halbleitersubstrats 1 definiert ist, gleich einer Tiefe von jedem der Gräben 8 gemacht. Es versteht sich, dass, das sowohl die Gräben 8 als auch die Gräben 420 durch Verwendung der gleichen Maske in diesem Schritt gleichzeitig ausgebildet werden, die Tiefe von diesen Gräben 420 einfach gleich denjenigen der Gräben 8 gemacht werden können.
  • Nachfolgend wird ein Schritt zum Ausbilden sowohl einer P-Gateschicht 9 als auch einer P-Halbleiterschicht, die aus Siliziumkarbid besteht, durch ein epitaktisches Aufwachsverfahren von einer Innenwand von jedem der Gräben 8 und einer Innenwand von jedem der Gräben 420 bis zu der Oberfläche des Halbleitersubstrats 1 ausgeführt. Zu diesem Zeitpunkt werden Innenabschnitte der jeweiligen Gräben 8 und 420 nicht vollständig durch diese P-Halbleiterschicht eingebettet.
  • Als Ergebnis werden die P-Gateschichten 9, die die Formen aufweisen, die an die Innenwände der Gräben 8 angepasst sind, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, und in dem Bereich ausgebildet, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden. Ebenso werden gleichzeitig die P-Schutzringschichten 423, die die Formen aufweisen, die an die Innenwände der Gräben 420 angepasst sind, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Als nächstes wird ein Schritt zum Ausbilden sowohl einer Seitenwand 12 des Zellabschnitts 2 und eines eingebetteten Isolationsfilms 427 des Außenumfangsabschnitts 4 ausgeführt. In diesem Schritt wird zum Beispiel ein Siliziumoxidfilm auf der Oberfläche des Halbleitersubstrats 1 ausgebildet und wird dann dieser Siliziumoxidfilm rückgeätzt. Die Oberfläche des Halbleitersubstrats 1 enthält sowohl die Innenabschnitte der Gräben 8 in dem Bereich, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, als auch die Innenabschnitte der Gräben 420 in dem Bereich, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden. Gleichzeitig sind, wie es in 21 dargestellt ist, in dem Fall, dass die Breite 443 von jedem der Gräben 420, die in dem Bereich ausgebildet sind, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, eine derartige Abmessung besitzen, dass die Seitenwand 12 nicht ausgebildet werden kann, die Siliziumoxidfilme, die auf den Seitenflächen 420 von jedem der Gräben 420 ausgebildet sind, miteinander verbunden, während diese Seitenflächen 420 einander gegenüberliegend angeordnet sind. Als Ergebnis werden die Innenabschnitte der Gräben 420 vollständig von den Siliziumoxidfilmen eingebettet.
  • Die Seitenwand 12 ist innerhalb von jedem der Gräben 8 in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, und gleichzeitig wird der eingebettete Isolationsfilm 427 innerhalb von jedem der Gräben 420 in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Nachfolgend wird ein Schritt zum Ausbilden eines Metallfilms 11 zum Zwecke einer Gateverdrahtung des Zellabschnitts 2 und des Gateverdrahtungsabschnitts 3 ausgeführt. In diesem Schritt werden sowohl ein Ti- bzw. Titan-Film als auch ein Fotoresist aufeinanderfolgend auf der Oberfläche des Halbleitersubstrats 1 ausgebildet, welches den Innenabschnitt von jedem der Gräben 8 enthält, und rückgeätzt, so dass ein Fotoresist lediglich innerhalb von jedem der Gräben 8 belassen wird. Als nächstes wird, während das Fotoresist als eine Maske verwendet wird, der Ti-Film geätzt. Als Ergebnis wird ein Metallfilm 11 zum Zwecke einer Gateverdrahtung innerhalb von jedem der Gräben 8 ausgebildet. Deshalb werden die Fotoresists, welche innerhalb der Gräben 8 belassen worden sind, entfernt.
  • Nachfolgend wird ein Schritt zum Ausbilden eines Zwischenschicht-Isolationsfilms 14 ausgeführt. Ein Siliziumoxidfilm wird auf der Oberfläche des Halbleitersubstrats ausgebildet, welche die Innenabschnitte der Gräben 8 enthält, und dann wird der ausgebildete Siliziumoxidfilm rückgeätzt, um abgeflacht zu werden, und weiterhin wird ein Siliziumoxidfilm ausgebildet. Als Ergebnis wird ein eingebetteter Siliziumoxidfilm 13 in jedem der Gräben 8 ausgebildet und wird danach ein Zwischenschicht-Isolationsfilm 14 auf der Oberfläche des Halbleitersubstrats 1 ausgebildet.
  • Nachfolgend wird ein Schritt zum Ausbilden einer Gateelektrode, einer Sourceelektrode und einer Metallelektrode, die für eine Equipotentialring verwendet wird, ausgeführt. In diesem Schritt wird ein Kontaktloch 14a in dem Zwischenschicht-Isolationsfilm 64 in dem Bereich, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, durch eine Fotolithografie und ein Trockenätzverfahren ausgebildet. Ebenso wird ein Kontaktloch 14c in einem derartigen Abschnitt ausgebildet, der sich auf der Oberseite der N+-Halbleiterschicht 7 befindet, die sich an der äußersten Umfangsposition des Bereichs befindet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, aus den N+-Halbleiterschichten 7 ausgebildet, welche durch die Gräben 420 innerhalb des Zwischenschicht-Isolationsfilms 14 in dem Bereich getrennt sind, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Dann wird Ni bzw. Nickel mittels Dampf auf die Oberfläche des Zwischenschicht-Isolationsfilms 14 abgeschieden, der die Innenabschnitte der Kontaktlöcher 14a und 14c enthält, und dann wird das mittels Dampf abgeschiedene Ni durch sowohl eine Fotolithografie als auch ein Ätzverfahren oder ein Abhebeverfahren behandelt. Danach wird das behandelte Ni durch einen Sinterverfahrensvorgang verarbeitet. Als Ergebnis werden eine ohmsche Elektrode 15 und eine ohmsche Elektrode 31 innerhalb der Kontaktlöcher 14a bzw. 14c ausgebildet.
  • Danach wird ein Al-Metallfilm auf der Oberfläche des Zwischenschicht-Isolationsfilms ausgebildet, und dann wird der ausgebildete Al-Metallfilm gemustert. Als Folge wird ein Sourceelektroden-Verdrahtungsmuster, welches elektrisch mit der N+-Halbleiterschicht 7a verbunden ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Ebenso wird eine Gateelektrode, welche elektrisch mit der P-Gateschicht 9 verbunden ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Gateverdrahtungsabschnitt 3 auszubilden. Ebenso wird eine Metallelektrode, welche über das Kontaktloch 14c elektrisch mit der N+-Halbleiterschicht 7c verbunden ist, die sich an der äußersten Umfangsposition befindet, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Ebenso wird ein Schritt zum Ausbilden einer Drainelektrode 19 ausgeführt. In diesem Schritt wird ebenso Ni als ein Film auf einer Seite einer hinteren Fläche des N+-Substrats ausgebildet. Als Ergebnis kann die Drainelektrode 19 auf der hinteren Seitenfläche des N+-Substrats 5 ausgebildet werden. Da die zuvor beschriebenen Herstellungsschritte ausgeführt worden sind, kann die Siliziumkarbid-Halbleitervorrichtung geschaffen werden, die den Halbleiteraufbau aufweist, wie er in 21 dargestellt ist.
  • Wie es zuvor erläutert worden sind, werden gemäss diesem Ausführungsbeispiel, nachdem die Gräben 420 in dem Bereich ausgebildet worden sind, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 des Halbleitersubstrats 1 auszubilden, die P-Schutzringschichten 423 auf den Innenwänden der Gräben 420 mittels des epitaktischen Aufwachsverfahrens ausgebildet. Die Tiefen der Gräben 420 sind gleich zu den Tiefen der Gräben 8 des Zellabschnitts 2.
  • Als Folge können auch in einem Fall, in dem das Siliziumkarbid-Halbleitersubstrat verwendet wird, bei welchem die Diffusion der Störstellen kaum auftritt, verglichen mit dem der Siliziumhalbleitersubstrats die P-Schutzringschichten 423, die die gleichen Tiefen wie diejenigen der P-Gateschichten des Zellabschnitts 2 aufweisen, in dem Außenumfangsabschnitt 4 ausgebildet werden.
  • Ebenso sind gemäss diesem Ausführungsbeispiel die Gräben 8 des Zellabschnitts 2 ausgebildet worden und sind gleichzeitig die Gräben 420 des Außenumfangsabschnitts 4 ausgebildet worden. Dann sind die Gateschichten 9 des P-Typs auf den inneren Wänden der Gräben 8 ausgebildet worden und sind gleichzeitig die P-Schutzringschichten 423 auf den Innenwänden der Gräben 420 ausgebildet worden.
  • In diesem Fall werden ebenso sowohl die Gräben 420 als auch die P-Schutzringschichten 423, während sowohl die Gräben 8 als auch die P-Schutzringschichten 9 in den Zellabschnitten 2 ausgebildet werden, in dem Außenumfangsabschnitt 4 ausgebildet werden, wobei die Ausbildung der Gräben 8 und die Ausbildung der Gräben 420 alternativ in getrennten Ausbildungsschritten ausgeführt werden können, und die Ausbildung der P-Gateschichten 9 und die Ausbildung der P-Schutzringschichten 423 alternativ in getrennten Ausbildungsschritten ausgeführt werden können.
  • Jedoch können, wie es in diesem Ausführungsbeispiel erläutert ist, da der Schritt zum Ausbilden der Gräben 8 und der Schritt zum Ausbilden der Gräben 420 in einem einzigen Herstellungsschritt ausgeführt werden und ebenso der Schritt zum Ausbilden der P-Gateschichten 9 und der Schritt zum Ausbilden der P-Schutzringschichten 423 in einem einzelnen Herstellungsschritt ausgeführt werden, die Herstellungsschritte verglichen mit einem derartigen Fall, in dem die jeweiligen Ausbildungsschritte getrennt ausgeführt werden, verringert werden. Ebenso können, da die Gräben 8 des Zellabschnitts 2 und die Gräben 420 des Außenumfangsabschnitts 4 gleichzeitig ausgebildet werden, die P-Schutzringschichten 423 einfach in dem Außenumfangsabschnitt 4 des Halbleitersubstrats ausgebildet werden. Die Tiefen der P-Schutzringschichten 423 sind im Wesentlichen gleich zu den Tiefen der P-Gateschichten 9, welche von der Oberfläche des Halbleitersubstrats 1 in dem Zellabschnitt 2 definiert sind.
  • Als Ergebnis dehnen sich, wenn eine Stoßenergie an die Drainelektrode 19 in der Halbleitervorrichtung dieses Ausführungsbeispiels angelegt wird, die Verarmungsschichten von den P-Schutzringschichten 423 aus und kann das elektrische Feld, das an dem Zellabschnitt 2 angelegt wird, sich ohne Ungleichgewicht zu dem Außenumfangsabschnitt 4 ausdehnen. Das heißt in diesem Fall dehnen sich, wie es aus der Equipotentialverteilung 445 ersichtlich ist, wie sie in 21 gezeigt ist, Equipotentiallinien zu den P-Schutzringschichten 423 des Außenumfangsabschnitts 4 aus.
  • Als Ergebnis kann die Konzentration eines elektrischen Felds abgeschwächt werden, welches an dem Eckabschnitt des Zellabschnitts 2 in dem Fall erzeugt wird, dass keine dieser P-Schutzringschichten 423 vorhanden ist. Als Folge kann die Spannungsfestigkeit des Zellabschnitts 2 verglichen mit der eines derartigen Falls, in dem die P-Schutzringschichten 423 nicht ausgebildet sind, hoch werden.
  • Ebenso ist in diesem Ausführungsbeispiel in dem Schritt zum Ausbilden sowohl der Sourceelektrode als auch der Metallelektrode für den Equipotentialring das Kontaktloch 14a in dem Zwischenschicht-Isolationsfilm 14 in dem Bereich ausgebildet, welcher dazugedacht ist, den Zellabschnitt 2 auszubilden. Ebenso wird in diesem Ausbildungsschritt das Kontaktloch 14c in dem Abschnitt des Zwischenschicht-Isolationsfilms 14 ausgebildet. Dieser Abschnitt befindet sich auf der Oberseite der N+-Halbleiterschicht 7, die sich auf der äußersten Umfangsposition des Bereichs befindet, welcher dazu gedacht ist, unter einer Mehrzahl der N+-Halbleiterschichten 7, welche in dem Zwischenschicht-Isolationsfilm 14 innerhalb dieses Bereichs geteilt sind, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, den Außenumfangsabschnitt 4 auszubilden.
  • Dann wird, nachdem die Ni-Elektroden 15 und 31 in den Kontaktlöchern 14a und 14c ausgebildet worden sind, der Al-Metallfilm auf der Oberfläche des Zwischenschicht-Isolationsfilms 14 ausgebildet und wird dieser Al-Metallfilm gemustert. Wie es zuvor erläutert worden ist, wird das Sourcelektroden-Verdrahtungsmuster, welches elektrisch mit der N+-Halbleiterschicht 7a verbunden ist, in dem Bereich ausgebildet, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Ebenso wird die Metallelektrode in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, während diese Metallelektrode über das Kontaktloch 14c elektrisch mit der N+-Halbleiterschicht 7c verbunden ist, welche sich an der äußersten Umfangsposition befindet.
  • Wie es zuvor erläutert worden ist, wird die N+-Halbleiterschicht 7c, welche sich an der äußersten Umfangsposition des Außenumfangsabschnitts 4 befindet, als der Equipotentialring verwendet. Anders ausgedrückt wird der Equipotentialring zu der gleichen Zeit ausgebildet, zu der der Zellabschnitt 2 ausgebildet wird. Als Ergebnis können die Herstellungsschritte verglichen mit denen in einem Fall, in dem der Equipotentialring in dem Halbleitersubstrat 1 in dem Ausbildungsschritt ausgebildet wird, welcher sich von dem Schritt zum Ausbilden des Zellabschnitt 2 unterscheidet, verringert werden.
  • 22 und 23 zeigen Siliziumkarbid-Halbleitervorrichtungen als ein zweites Beispiel und ein drittes Beispiel dieses Ausführungsbeispiels. Es ist anzumerken, dass Aufbauten von Außenumfangsabschnitten 4 der Siliziumkarbid-Halbleitervorrichtungen, die in 22 und 23 dargestellt sind, von dem Aufbau des Außenumfangsabschnitt 4 verschieden sind, der in der Siliziumkarbid-Halbleitervorrichtung vorgesehen ist, die in 21 gezeigt ist, und die gleichen Bezugszeichen der Siliziumkarbid-Halbleitervorrichtung, die in 21 gezeigt ist, werden als diejenigen zum Bezeichnen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtungen verwendet, die in 22 und 23 gezeigt sind.
  • Bei der Siliziumkarbid-Halbleitervorrichtung in 21 ist eine Beschreibung in einem derartigen Fall durchgeführt worden, in dem alle der Abstände 444 zwischen den benachbarten Gräben 420 in dem Außenumfangsabschnitt 4 gleich zueinander sind. Alternativ können, wie es in 22 gezeigt ist, Abstände 444a, 444b, 444c und 444d der Gräben 420 gemäss getrennten Abständen von diesen von dem Zellabschnitt 2 allmählich erhöht sein.
  • Bei der Halbleitervorrichtung, die in 22 gezeigt ist, werden Verhältnisse von Abmessungen bezüglich den Abständen 444a, 444b, 444c und 444d zwischen den benachbarten Gräben 420 aufeinanderfolgende arithmetische Reihen von der Seite des Zellabschnitts 2. Zum Beispiel sind die Verhältnisse der Abmessungen bezüglich den Abständen 444 der jeweiligen Gräben 420 wie folgt definiert: Das heißt Abstand 444a:Abstand 444b:Abstand 444c:Abstand 444d = 10:12:14:16.
  • Bei der Siliziumkarbid-Halbleitervorrichtung, die in 21 gezeigt ist, tritt, wie es aus der Equipotentialverteilung 445 ersichtlich ist, die in 21 gezeigt ist, die Konzentration eines elektrischen Felds in einer Fläche 446 einer gestrichelten Linie auf, welche unter einer derartigen P-Schutzringschicht 423 gezeigt ist, welche sich an der nächsten Position bezüglich des Zellabschnitts 2 befindet.
  • Als Folge kann, wie es in der Halbleitervorrichtung in 22 gezeigt ist, da die Abstände 444a, 444b, 444c und 444d der Gräben 420 gemäss den getrennten Abständen von diesen von dem Zellabschnitt 2 allmählich erhöht sind, die Konzentration des elektrischen Felds, die in der Fläche 446 der gestrichelten Linien in dem Außenumfangsabschnitt 4 auftritt, abgeschwächt werden, so dass die Spannungsfestigkeit des Außenumfangsabschnitts 4 erhöht werden kann.
  • Bei der Siliziumkarbid-Halbleitervorrichtung in 21 ist eine Beschreibung in einem derartigen Fall gegeben worden, in die Formen der P-Schutzringschicht 423 in dem Außenumfangsabschnitt 4 an die Formen der Innenwände der Gräben 420 angepasst worden sind. Wie es in 23 dargestellt ist, können die Formen der P-Schutzringschichten 423 alternativ aus derartigen Formen hergestellt sein, dass die Gräben 420 lediglich durch die P-Halbleiterschichten vollständig eingebettet sind.
  • In diesem alternativen Fall sind die Dicken der P-Halbleiterschichten, welche auf den Innenwänden der Gräben 8 und der Gräben 420 ausgebildet sind, erhöht oder ist die Breite 443 des Grabens 420 bezüglich der zuvor beschriebenen Herstellungsschritte verringert.
  • Nachstehend erfolgt die Beschreibung eines fünften Ausführungsbeispiels der vorliegenden Erfindung.
  • 24 zeigt eine Querschnittsansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem fünften Ausführungsbeispiel der vorliegenden Erfindung.
  • Es ist anzumerken, dass die gleichen Bezugszeichen, die in 23 gezeigt sind, als diejenigen zum Bezeichnen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet werden, die in 24 dargestellt ist.
  • Die Siliziumkarbid-Halbleitervorrichtung, die in 24 gezeigt ist, besitzt den folgenden Aufbau. Das heißt, während die N+-Halbleiterschicht 7c, die an dem äußersten Umfangsabschnitt 4 unter den mehreren N*Halbleiterschichten 7 angeordnet ist, die von den Gräben 420 getrennt sind, belassen wird, ist eine Mehrzahl von N+-Halbleiterschichten 7b bezüglich der Siliziumkarbid-Halbleitervorrichtung, die in 23 gezeigt ist, vollständig entfernt.
  • Diese Halbleitervorrichtung kann durch Ändern des Schritts zum Ausbilden der P-Schutzringschichten 423 und durch Hinzufügen eines Schritts zum Entfernen der N+-Halbleiterschichten 7b zwischen dem Schritt zum Ausbilden der P-Schutzringschichten 423 zum Ausbilden der P-Schutzringschichten 723 und den Schritt zum Ausbilden des Zwischenschicht-Isolationsfilms 14 bezüglich der Herstellungsschritte der Halbleitervorrichtung hergestellt werden, wie es in dem Ausführungsbeispiel beschrieben ist.
  • Genauer gesagt werden in dem Schritt zum Ausbilden der P-Schutzringschichten 423 die Gräben 420 durch lediglich die P-Halbleiterschicht vollständig eingebettet, um die P-Schutzringschichten 423 auszubilden.
  • Danach werden N+-Halbleiterschichten 7b unter den N+-Halbleiterschichten 7 vollständig mittels einer Photolithografie und eines Ätzverfahrens in dem Bereich entfernt, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 des Halbleitersubstrats 1 auszubilden. Jedoch wird eine derartige N+-Halbleiterschicht 7c, die sich an der äußersten Umfangsposition befindet, belassen.
  • Nachfolgend wird ähnlich dem ersten Ausführungsbeispiel ein Schritt zum Ausbilden des Metallfilms 11 zum Zwecke einer Gateverdrahtung des Zellabschnitt 2 und des Gateverdrahtungsabschnitt 3 ausgeführt und wird ein Schritt zum Ausbilden des Zwischenschicht-Isolationsfilms 14 ausgeführt.
  • In diesem Ausführungsbeispiel wird, wie es zuvor erläutert worden ist, ein Ätzverfahren bezüglich des Bereichs welcher dazu gedacht ist, den Außenumfangsabschnitt 2 auszubilden, in dem Halbleitersubstrat 1 zwischen dem Schritt zum Ausbilden der P-Schutzringschichten 423 und dem Schritt zum Ausbilden des Zwischenschicht-Isolationsfilms 14 ausgebildet. Als Ergebnis werden die N+-Halbleiterschichten 7b unter den mehreren N+-Halbleiterschichten 7, die durch die Gräben 420 getrennt sind, entfernt.
  • In diesem Fall sind die N+-Halbleiterschichten 7 auf eine derartige Weise ausgebildet, dass eine Störstellenkonzentration von diesen höher als die der N+-Driftschicht 6 wird. Allgemein gesagt ist es in dem Fall, in dem die Störstellenkonzentration von einer Halbleiterschicht höher als die Störstellenkonzentration von der anderen Halbleiterschicht innerhalb von Halbleiterschichten ist, welche einen PN-Übergang bilden, bekannt, dass eine Durchbruchspannung der zuvor erwähnten Halbleiterschichten niedriger als eine Durchbruchspannung der anderen Halbleiterschicht ist.
  • Als Ergebnis gibt es in einem derartigen Fall, dass die N+-Halbleiterschichten 7b in dem Außenumfangsabschnitt 4 vorhanden sind, wie es in der Halbleitervorrichtung des vierten Ausführungsbeispiels erläutert ist, wenn ein Stoßenergie an die Drainelektrode 19 angelegt wird, ein Risiko, dass ein Durchbruch in dem PN-Übergang zwischen der N+-Halbleiterschicht 7b und der P-Schutzringschicht 423 vor dem PN-Übergang zwischen der N–-Driftschicht 6 und der P-Schutzringschicht 423 auftritt.
  • Als Folge kann, wie es in diesem Ausführungsbeispiel beschrieben ist, da der Aufbau der Siliziumkarbid-Halbleitervorrichtung durch Entfernen der N+-Halbleiterschichten 7b in der Halbleitervorrichtung in 23 hergestellt wird, die Spannungsfestigkeit in dem Außenumfangsabschnitt 4 verglichen mit einer derartigen Halbleitervorrichtung, wie sie in 23 gezeigt ist, bei welcher die N+-Halbleiterschichten 7b in dem Außenumfangsabschnitt 4 vorhanden sind, verbessert werden.
  • Nachstehend erfolgt die Beschreibung eines sechsten Ausführungsbeispiels der vorliegenden Erfindung.
  • 25 zeigt eine Querschnittsansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel eines sechsten Ausführungsbeispiels der vorliegenden Erfindung. Ebenso ist zusätzlich zu dieser eine Equipotentialverteilung 445 in 25 gezeigt. Die gleichen Bezugszeichen, die in 21 gezeigt sind, werden als diejenigen zum Darstellen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet, die in 25 dargestellt ist.
  • Die Siliziumkarbid-Halbleitervorrichtung, die in 25 gezeigt ist, besitzt einen unterschiedlichen Aufbau zu dem der Siliziumkarbid-Halbleitervorrichtung, die in 21 dargestellt ist. Das heißt in dem Außenumfangsabschnitt 4 sind P-Halbleiterbereiche 651, 651a, 651b, 651c und 651d, die mit dem P-Schutzringschichten 423 verbunden sind, unter allen der P-Schutzringschichten 423 vorgesehen. Dieser P-Halbleiterbereich 651 entspricht einem dritten Halbleiterbereich.
  • Bei dieser Siliziumkarbid-Halbleitervorrichtung sind, da der P-Halbleiterbereich 651 in dem Außenumfangsabschnitt 4 vorgesehen ist, derartige P-Halbleiterbereiche in dem Außenumfangsabschnitt 4 vorgesehen. Die Tiefen der P-Halbleiterbereiche, die von der Oberfläche des Halbleitersubstrats 1 definiert sind, sind um eine Differenz "ΔT" zwischen einer Bodenfläche des P-Halbleiterbereichs 651 und einer Bodenfläche der P-Gateschicht 9 entlang der Dickenrichtung des Halbleitersubstrats 1 tiefer als die Tiefe der P-Gateschicht 9 des Zellabschnitts 2. Ebenso ist diese Siliziumkarbid-Halbleitervorrichtung mit den N–-Halbleiterschichten 652 auf der N+-Halbleiterschicht 7b in dem Außenumfangsabschnitt 4 ausgestattet.
  • Diese Siliziumkarbid-Halbleitervorrichtung ist durch ein zusätzliches Hinzufügen eines Schritts zum Ausbilden des P-Halbleiterbereichs 651 zwischen dem Schritt zum Ausbilden der Gräben 420 des Außenumfangsabschnitts 4 und dem Schritt zum Ausbilden der P-Schutzringschichten 423 bezüglich den Herstellungsschritten hergestellt, welche in dem vorhergehenden Ausführungsbeispiel erläutert worden sind.
  • Genauer gesagt, werden ähnlich dem vierten Ausführungsbeispiel in dem Schritt zum Ausbilden der Gräben 420 die Gräben 420 in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 des Halbleitersubstrats 1 auszubilden. Danach wird in diesem Ausführungsbeispiel in dem Schritt zum Ausbilden des P-Halbleiterbereichs 651 eine derartige Maske mittels einer Fotolithografie ausgebildet, in welchem ein Bereich, der dem Bereich entspricht, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, geöffnet, ist. Diese Maske bedeckt den Bereich, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Während diese Maske verwendet wird, wird eine Ionenimplantation unter Verwendung von P-Störstellen, wie zum Beispiel Al bzw. Aluminium, bezüglich dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Als Ergebnis werden in dem Bereich, welche dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, die P-Halbleiterbereiche 651a, 651b, 651c und 651d, die mit den Bodenflächen der Gräben 420 verbunden sind, in einem Bereich ausgebildet, welcher sich unter den Bodenflächen von allen der Gräben 420 befindet. Ebenso bildet, da eine Ionenimplantation bezüglich einer Oberflächenschicht der N+-Halbleiterschichten 7b ausgeführt wird, diese Oberflächenschicht der N+-Halbleiterschichten 7b eine N–-Halbleiterschicht 652. Es ist anzumerken, dass auch dann, wenn die N–-Halbleiterschicht auf der Oberflächenschicht der N+-Halbleiterschichten 7b ausgebildet ist, kein nachteiliger Einfluss bezüglich der Charakteristik des Elements gegeben ist.
  • Danach wird ähnlich dem vierten Ausführungsbeispiel der Schritt zum Ausbilden der P-Schutzringschichten 423 ausgeführt.
  • Wie es zuvor erläutert worden ist, werden bei der Siliziumkarbid-Halbleitervorrichtung dieses dritten Ausführungsbeispiels sowohl die P-Schutzringschichten 423 als auch der Halbleiterbereich 651, der unter den P-Schutzringschichten 423 angeordnet ist, in dem Außenumfangsabschnitt 4 vorgesehen.
  • In diesem Fall wird bei der Siliziumkarbid-Halbleitervorrichtung, die in 21 dargestellt ist, wenn eine Stoßenergie an die Drainelektrode 19 angelegt wird, eine Potentialdifferenz zwischen dem Halbleitersubstrat 1 und der P-Schutzringschicht 423 in Verbindung mit Abständen, die von dem Zellabschnitt 2 innerhalb des Außenumfangsabschnitts 4 entfernt sind, verringert. Als Folge wird ein Als Folge wird ein Ausdehnungsbetrag einer Verarmungsschicht von der P-Schutzringschicht 423 innerhalb des Außenumfangsabschnitts 4 in Verbindung mit Abständen von diesen, die von dem Zellabschnitt 2 entfernt sind, verringert. Als Ergebnis tritt, wie es aus der Equipotentialverteilung 445 ersichtlich ist, die in 21 gezeigt ist, eine Konzentration eines elektrischen Felds in einem Bereich 446 einer gestrichelten Linie innerhalb des Außenumfangsabschnitts 4 auf. Dieser Bereich 446 einer gestrichelten Linie ist unter der P-Schutzringschicht 423 gezeigt, welche sich an der nächsten Position von dem Zellabschnitt 2 befindet.
  • In diesem Fall wird in diesem Ausführungsbeispiel, nachdem die Gräben 420 in dem Bereich ausgebildet worden sind, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, die Ionenimplantation bezüglich den Bodenflächen von allen der Gräben 420 ausgeführt und wird ein P-Halbleiterbereich 651 in dem Bereich ausgebildet, welcher in der N–-Driftschicht 6 mit der Bodenfläche des Grabens 420 verbunden ist. Da die Ionenimplantation bezüglich den Bodenflächen der Gräben 420 ausgeführt wird, wie es zuvor erläutert worden ist, kann auch in einem derartigen Fall, in dem die Gräben 420 in dem Bereich, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, mit den gleichen Tiefen wie diejenigen der Gräben 8 in dem Bereich, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, ausgebildet werden, eine Tiefe des Schutzrings im Wesentlichen tiefer als die Tiefe der Gateschicht 9 in dem Zellabschnitt 2 gemacht werden.
  • Wie es zuvor erläutert worden ist, ist in diesem Ausführungsbeispiel die Tiefe des Schutzrings tiefer als die Tiefe der Gateschicht 9 in dem Zellabschnitt 2. Als Folge kann in dem Fall, in dem eine Stoßenergie an der Drainelektrode 19 angelegt wird, die Verarmungsschicht, welche sich von dem P-Schutzring in dem Außenumfangsabschnitt 4 ausdehnt, entlang der Tiefenrichtung des Halbleitersubstrats 1 verglichen mit der der Siliziumkarbid-Halbleitervorrichtung verbreitert werden, welche in dem vierten Ausführungsbeispiel erläutert worden ist und in 1 gezeigt ist. Als Ergebnis kann, wie es aus der Equipotentialverteilung 445 ersichtlich ist, die in 25 dargestellt ist, die Konzentration eines elektrischen Felds, die in dem Außenumfangsabschnitt 4 der Siliziumkarbid-Halbleitervorrichtung in 21 auftritt, abgeschwächt werden.
  • Als Ergebnis kann gemäss diesem Ausführungsbeispiel, wie es ähnlich in der Siliziumkarbid-Halbleitervorrichtung in 21 erläutert worden ist, die Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung verglichen mit einer derartigen Siliziumkarbid-Halbleitervorrichtung erhöht werden, bei der die Tiefe der Gateschicht 9 gleich der Tiefe des Schutzrings ist.
  • Im Hinblick auf die höhere Spannungsfestigkeit der Siliziumkarbid-Halbleitervorrichtung ist es erwünscht, dass die Tiefe des Schutzrings in Verbindung damit, dass die Abstände von diesen von dem Zellabschnitt 2 getrennt sind, tief werden. Anders ausgedrückt, ist es erwünscht, die Tiefe des Schutzrings auf eine derartige Weise zu steuern, dass ein Spitzenabschnitt der Verarmungsschicht, welcher sich von der P-Schutzringschicht 423 entlang der Dicke in Richtung des Halbleitersubstrats 1 ausdehnt, bezüglich eines Spitzenabschnitts der Verarmungsschicht, welche sich von der Gateschicht 9 des Zellabschnitts 2 entlang der Dickenrichtung des Halbleitersubstrats 1 ausdehnt, eine gerade Linie wird.
  • Jedoch müssen dann, wenn die Tiefen der Schutzringe voneinander verschieden sind, die jeweiligen Schutzringe getrennt ausgebildet werden. Als Ergebnis werden die Herstellungsschritte von diesen verglichen mit den Herstellungsschritten, die in dem vierten Ausführungsbeispiel erläutert worden sind, welches nicht praktisch verwendet werden kann, stark erhöht. Unter einem derartigen Umstand wird in diesem Ausführungsbeispiel, um die Erhöhung der Herstellungsschritte zu unterdrücken, ein einzelner Ionenimplantationsschritt zusätzlich verwendet, so dass die Tiefen der Schutzringe tiefer als die Tiefe der Gateschicht 9 in dem Zellabschnitt 2 gemacht werden.
  • 26 zeigt eine Querschnittsansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Beispiel des sechsten Ausführungsbeispiels.
  • Es ist ebenso anzumerken, dass die gleichen Bezugszeichen, die in 21 gezeigt sind, als diejenigen zum Bezeichnen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet werden, wie in 26 gezeigt ist. In dem ersten Ausführungsbeispiel ist ein derartiges Beispiel veranschaulicht. Das heißt die Ionen sind bezüglich allen der Gräben 420 des Außenumfangsabschnitts 4 implantiert worden und die P-Halbleitervorrichtungen 21 sind unter allen der Gräben 420 ausgebildet worden. Wie es in 26 gezeigt ist, kann der P-Halbleiterbereich 651 alternativ unter nicht allen der Gräben 420, sondern ein einem Abschnitt dieser Gräben 420 ausgebildet sein.
  • Die Siliziumkarbid-Halbleitervorrichtung, die in 26 gezeigt ist, besitzt lediglich einen derartigen P-Halbleiterbereich 651d unter dem Graben 420, der sich an der äußersten Umfangsposition befindet, aus den P-Halbleiterbereichen 651a, 651b, 651c und 651d, die in der Siliziumkarbid-Halbleitervorrichtung ausgebildet sind, wie in 25 gezeigt ist, und daher einen derartigen Aufbau aufweist, der diese P-Halbleiterbereiche 651a, 651b, 652c nicht aufweist.
  • Obgleich es in der Darstellung nicht gezeigt ist, kann eine Siliziumkarbid-Halbleitervorrichtung alternativ einen derartigen Aufbau besitzen, dass diese Halbleitervorrichtung P-Halbleiterebereiche 651c und 651d unter den Gräben 420 aufweist, welche an der äußersten Umfangsposition angeordnet sind, wobei die benachbarte Position von diesen unter den P-Halbleiterbereichen 651a, 651b, 651c und 651d bei der Siliziumkarbid-Halbleitervorrichtung verwendet wird, die in 25 gezeigt ist, aber die P-Halbleiterbereiche 651a und 651b nicht aufweist. Weiterhin kann eine Siliziumkarbid-Halbleitervorrichtung alternativ einen derartigen Aufbau aufweisen, dass die Halbleitervorrichtung die P-Halbleiterbereiche 651b, 651c und 651d unter den Gräben 420, welche an der äußersten Umfangsposition angeordnet sind, und die zwei benachbarten Positionen von diesen unter den P-Halbleiterbereichen 651a, 651b, 651c und 651d aufweist, die in der Siliziumkarbid-Halbleitervorrichtung verwendet werden, die in 25 gezeigt ist, aber nicht den P-Halbleiterbereich 651a aufweist.
  • Auch dann, wenn der Aufbau der Siliziumkarbid-Halbleitervorrichtung wie diese Aufbauten abgeändert wird, können die Spannungsfestigkeiten der Siliziumkarbid-Halbleitervorrichtungen verglichen mit der Siliziumkarbid-Halbleitervorrichtung verringert werden, die in 21 gezeigt ist.
  • Nachstehend erfolgt die Beschreibung eines siebten Ausführungsbeispiels der vorliegenden Erfindung.
  • 27 zeigt eine Schnittansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel eines siebten Ausführungsbeispiels der vorliegenden Erfindung. Es ist ebenso anzumerken, dass die gleichen Bezugszeichen, die in 21 gezeigt sind, als diejenigen zum Bezeichnen von ähnlichen Strukturabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet werden, die in 27 dargestellt ist.
  • Ähnlich der Siliziumkarbid-Halbleitervorrichtung, welche in 25 gezeigt ist und in dem sechsten Ausführungsbeispiel beschrieben worden ist, ist die Siliziumkarbid-Halbleitervorrichtung, wie in 27 dargestellt ist, mit P-Halbleiterbereichen 761a, 761b, 761c und 761d ausgestattet, welche unter all den P-Schutzringschichten 423 in dem Außenumfangsabschnitt 4 mit den P-Schutzringschichten 423 verbunden sind.
  • In diesem Ausführungsbeispiel ist ein Verfahren zum Ausbilden des P-Halbleiterbereichs 761 von dem Verfahren zum Ausbilden des P-Halbleiterbereichs 651 in dem sechsten Ausführungsbeispiel verschieden. Es ist ebenso anzumerken, dass dieser P-Halbleiterbereich 761 einer dritten Halbleitervorrichtung entspricht.
  • Wie es in 27 dargestellt ist, ist in dieser Siliziumkarbid-Halbleitervorrichtung eine Breite des P-Halbleiterbereichs 761 nahezu gleich einer Breite des eingebetteten Isolationsfilms 427 gemacht. In dem Außenumfangsabschnitt 4 ist das Halbleitersubstrat 1 von dieser dünner als das des Zellabschnitts 2 gemacht. Ebenso ist ähnlich der Halbleitervorrichtung, die in 25 gezeigt ist, eine N–-Halbleiterschicht 762 auf der Oberflächenschicht von jeder der N+-Halbleiterschichten 7b ausgebildet.
  • Als nächstes wird eine Beschreibung eines Verfahrens zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gegeben, die in 25 gezeigt ist. In diesem Ausführungsbeispiel wird ein Schritt zum Ausbilden des P-Halbleiterbereichs 761 zwischen dem Schritt zum Ausbilden der P-Schutzringschichten 423 und dem Schritt zum Ausbilden des Zwischenschicht-Isolationsfilms in den Herstellungsschritten ausgeführt, wie sie in dem vierten Ausführungsbeispiel beschrieben sind.
  • Genauer gesagt werden in dem Schritt zum Ausbilden der P-Schutzringschichten 423 die P-Schutzringschichten 423 in dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden. Die P-Schutzringschichten 423 besitzen die Formen, welche an die Innenwände der Gräben 420 angepasst sind.
  • Danach wird in diesem Ausführungsbeispiel in dem Schritt zum Ausbilden des P-Halbleiterbereichs 761 eine reaktives Ionenätzverfahren bezüglich lediglich an dem Bereich ausgebildet, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, um sowohl die Oberflächenschicht des Halbleitersubstrats 1 als auch derartige Abschnitte zu entfernen, welche über den Bodenflächen der Gräben 420 in den P-Schutzringschichten 423 angeordnet sind. Gleichzeitig wird ebenso ein Abschnitt der N+-Halbleiterschicht 7b auf der Seite der Oberfläche von dieser in dem Bereich entfernt, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden.
  • Weiterhin wird in diesem Schritt eine Maske mittels einer Fotolithografie ausgebildet, bei welcher ein Bereich, der dem Bereich entspricht, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, geöffnet ist. Diese Maske bedeckt den Bereich, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Während diese Maske verwendet wird und Al bzw. Aluminium als ein Ionenkeim verwendet wird, wird einen Ionenimplantation bezüglich dem Bereich ausgebildet, welcher dazu gedacht ist, der Außenumfangsabschnitt 4 zu werden.
  • Als Ergebnis wird der P-Halbleiterbereich 761 in einem derartigen Bereich innerhalb der N–-Driftschicht 6 ausgebildet, welcher mit der Bodenfläche von jedem der Gräben 420 verbunden ist. Ebenso wird, da einen Ionenimplantation bezüglich der Oberflächenschicht von jeder der N+-Halbleiterschichten 7b ähnlich dem sechsten Ausführungsbeispiel ausgeführt wird, die Oberflächenschicht von jeder N+-Halbleiterschichten 7b ein N–-Halbleiterbereich 762.
  • Ähnlich dem vierten Ausführungsbeispiel werden danach der Schritt zum Ausbilden sowohl der Seitenwand 12 des Zellabschnitts 2 als auch des eingebetteten Isolationsfilms 427 des Außenumfangsabschnitts 4, der Schritt zum Ausbilden des Metallfilms 11 zum Zwecke einer Gateverdrahtung des Zellabschnitts 2 und des Gateverdrahtungsabschnitts 3 und der Schritt zum Ausbilden des Zwischenschicht-Isolationsfilms 14 aufeinanderfolgend ausgeführt. Daher kann die Siliziumkarbid-Halbleitervorrichtung, die in 27 gezeigt ist, auf die zuvor beschriebene Herstellungsweise geschaffen werden.
  • Wie es in diesem Ausführungsbeispiel erläutert ist, kann auch dann, wenn sowohl das Ätzverfahren als auch die Ionenimplantation ausgeführt werden, nachdem die P-Schutzringschichten 423 ausgebildet worden sind, eine Tiefe eines Schutzrings im Wesentlichen tiefer als die Tiefe der Gateschicht 9 in dem Zellabschnitt 2 auch in einem Fall gemacht werden, in dem die Gräben 420 in dem Bereich, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, mit den gleichen Tiefen wie diejenigen der Gräben 8 in dem Bereich hergestellt werden, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden.
  • In dem zuvor beschriebenen ersten Beispiel ist eine Beschreibung eines derartigen Falls gegeben worden, in dem Al als der Ionenkeim verwendet wird, wenn die Ionenimplantation ausgeführt wird. Alternativ kann, wie es in einem zweiten Beispiel beschrieben ist, B bzw. Bor verwendet werden.
  • 28 zeigt eine Schnittansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Beispiel des siebten Ausführungsbeispiels. Es ist anzumerken, dass die gleichen Bezugszeichen, die in 21 gezeigt sind, als diejenigen zum Bezeichnen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet werden, die in 28 dargestellt ist.
  • Die Siliziumkarbid-Halbleitervorrichtung, die in 28 dargestellt ist, ist mit P-Halbleiterbereichen 771a, 771b, 771c und 771d ausgestattet, welche unter allen der P-Schutzringschichten 423 und dem Außenumfangsabschnitt 4 mit den P-Schutzringschichten 423 verbunden sind. Es ist ebenso anzumerken, dass dieser P-Halbleiterbereich 771 der dritten Halbleitervorrichtung entspricht. Wie es in 27 dargestellt ist, wird eine Breite, die in einer Schnittfläche dieses P-Halbleiterbereichs 771 entlang der Dickenrichtung des Halbleitersubstrats 1 zu sehen ist, dicker als eine Dicke des P-Halbleiterbereichs 761 der Siliziumkarbid-Halbleitervorrichtung, die in 27 gezeigt ist.
  • Diese Siliziumkarbid-Halbleitervorrichtung kann durch teilweises Ändern der Herstellungsschritte, die in dem ersten Beispiel erläutert sind, hergestellt werden. Wenn die Ionenimplantation in den Schritt zum Ausbilden des P-Halbleiterbereichs 761 ausgeführt wird, wird Bor als der Ionenkeim verwendet. Ähnlich dem ersten Beispiel wird der P-Halbleiterbereich 761 durch diese Ionenimplantation ausgebildet. Danach kann, da ein thermischer Diffusionsverfahrensvorgang ausgeführt wird, ein derartiger P-Halbleiterbereich 771, der eine breitere Breite als die Breite des P-Halbleiterbereichs 761 aufweist, ausgebildet werden. Der Grund ist wie folgt gegeben: Das heißt B bzw. Bor kann verglichen mit Al bzw. Aluminium auch einfach in die Siliziumkarbid-Halbleiterschicht diffundiert werden.
  • In diesem Ausführungsbeispiel ist ein derartiges Beispiel erläutert worden, bei welchem die P-Halbleiterbereiche 761 und 771 unter all den P-Schutzringschichten 723 ausgebildet worden sind. Alternativ können die P-Halbleiterbereiche 761 und 771 unter einem Abschnitt der P-Schutzringschichten 423 ausgebildet sein.
  • Nachstehend erfolgt die Beschreibung eines achten Ausführungsbeispiels der vorliegenden Erfindung.
  • In den sechsten und siebten Ausführungsbeispielen ist ein derartiger Ausbildungsfall veranschaulicht worden. Das heißt nachdem die Gräben 420 ausgebildet worden sind, wird die Ionenimplantation ausgeführt, so dass der Schutzring in dem Außenumfangsabschnitt 4 ausgebildet wird, während die Tiefe von diesem Schutzring, welcher von der Oberfläche des Halbleitersubstrats 1 definiert ist, tiefer als die Tiefe der P-Gateschicht 9 in dem Zellabschnitt 2 gemacht wird. Alternativ kann auch dann, wenn ein Verfahren dieses Ausführungsbeispiels ausgeführt wird, ein derartiger Schutzring, der eine Tiefe aufweist, die tiefer als die Tiefe P-Gateschicht 9 des Zellabschnitts 2 ist, in dem Außenumfangsabschnitt 4 ausgebildet werden.
  • 29 zeigt eine Schnittansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem ersten Beispiel des achten Ausführungsbeispiels.
  • Es ist ebenso anzumerken, dass die gleichen Bezugszeichen, die in 21 gezeigt sind, als diejenigen zum Bezeichnen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet werden, die in 29 gezeigt ist.
  • Wie es in 29 gezeigt ist, besitzt diese Siliziumkarbid-Halbleitervorrichtung den folgenden verschiedenen Aufbau von dem Aufbau der Siliziumkarbid-Halbleitervorrichtung, die in 21 dargestellt ist. Das heißt eine Dicke einer N+-Halbleiterschicht 7 in dem Außenumfangsabschnitt 4 ist dünner als eine Dicke einer N+-Halbleiterschicht 7 in dem Zellabschnitt 2 gemacht und ebenso ist eine Bodenfläche der P-Schutzringschicht 423 an einer Position angeordnet, die tiefer als eine Bodenfläche einer P-Gateschicht 9 ist.
  • Es wird eine Beschreibung eines Verfahrens zum Herstellen dieser Siliziumkarbid-Halbleitervorrichtung gegeben. In diesem Ausführungsbeispiel ist ein Schritt zum Entfernen eines Abschnitts der Oberflächenseite der N+-Halbleitervorrichtung 7 in dem Außenumfangsabschnitt 7 zusätzlich zwischen dem Schritt zum Vorbereiten des Halbleitersubstrats 1 und dem Schritt zum Ausbilden der Gräben 420 in den Herstellungsschritten hinzugefügt, die in dem vierten Ausführungsbeispiel erläutert sind.
  • Genauer gesagt, wird, nachdem das Halbleitersubstrat 1 vorbereitet worden ist, ein Abschnitt der Substratoberflächenseite anstelle der N+-Halbleiterschicht 7 mittels einer Fotolithografie und eines Ätzverfahrens in dem Bereich entfernt, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 des Halbleitersubstrats 1 auszubilden. Als Folge wird eine Dicke des Halbleitersubstrats 1 in dem Außenumfangsabschnitt 4 dünner als eine Dicke des Halbleitersubstrats 1 in dem Zellabschnitt 2 gemacht. Anders ausgedrückt, wird eine Oberfläche des Halbleitersubstrats 1 in dem Bereich, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, niedriger als eine Oberfläche des Halbleitersubstrats 1 in dem Bereich gemacht, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden.
  • Nachfolgend wird ein Schritt zum Ausbilden sowohl der Gräben 8 des Zellabschnitts 2 als auch der Gräben 420 des Außenumfangsabschnitts 4 ausgeführt. Die Gräben 8 und die Gräben 420 werden gleichzeitig ausgebildet. Als Ergebnis können die Tiefen der Gräben 420 von der Oberfläche des Halbleitersubstrats 1 in dem Bereich, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, tiefer als die Tiefen der Gräben 8 in dem Bereich gemacht werden, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden. Es versteht sich, dass eine "Tiefe", die von der Oberfläche des Halbleitersubstrats 1 definiert ist, welche in diesem Ausführungsbeispiel beschrieben ist, eine derartige Tiefe einschließt, bei der die Oberfläche des Halbleitersubstrats 1 in dem Bereich, welcher dazu gedacht ist, den Zellabschnitt 2 auszubilden, als eine Referenz verwendet wird.
  • Nachfolgend wird ähnlich dem vierten Ausführungsbeispiel ein Schritt zum Ausbilden sowohl der P-Gateschicht 9 als auch der P-Schutzringschichten 423 ausgeführt.
  • Ebenso kann in diesem Ausführungsbeispiel ein derartiger Schutzring ausgebildet werden, dessen Tiefe, die von der Oberfläche des Halbleitersubstrats 1 in dem Zellabschnitt 2 definiert ist, tiefer als die Tiefe der Gateschicht des Zellabschnitts 2 gemacht ist.
  • Wie es vorhergehend erläutert worden ist, ist in dem ersten Beispiel die Beschreibung eines derartigen Falls gegeben worden, in dem ein Abschnitt der N+-Halbleiterschicht 7 auf der Oberflächenseite von diesem in dem Außenumfangsabschnitt 4 entfernt worden ist. Alternativ kann alles der N+-Halbleiterschichten 7b des Außenumfangsabschnitts 4, der in der Siliziumkarbid-Halbleitervorrichtung verwendet wird, die in 21 gezeigt ist, entfernt werden.
  • 30 zeigt eine Schnittansicht zum Darstellen einer Siliziumkarbid-Halbleitervorrichtung gemäss einem zweiten Beispiel des achten Ausführungsbeispiels. Es ist ebenso anzumerken, dass die gleichen Bezugszeichen, die in 21 gezeigt sind, als diejenigen zum Bezeichnen von ähnlichen Aufbauabschnitten der Siliziumkarbid-Halbleitervorrichtung verwendet werden, die in 30 dargestellt ist.
  • Die Siliziumkarbid-Halbleitervorrichtung, die in 30 gezeigt ist, besitzt einen derartigen Aufbau, dass, während eine derartige N+-Halbleiterschicht 7b, die in der Siliziumkarbid-Halbleitervorrichtung vorgesehen sind, die in 29 gezeigt sind, nicht in dem Außenumfangsabschnitt 4 vorhanden sind, lediglich eine N+-Halbleiterschicht 7c an der äußersten Position in diesem Außenumfangsabschnitt 4 vorgesehen ist. Ebenso ist bei dieser Siliziumkarbid-Halbleitervorrichtung eine Bodenfläche von jeder der P-Schutzringschichten 423 verglichen mit der der Siliziumkarbid-Halbleitervorrichtung, die in 29 gezeigt ist, an einer Position angeordnet, die tiefer als die Position innerhalb des Halbleitersubstrats 1 ist.
  • Es wird eine Beschreibung eines Verfahrens zum Ausbilden dieser Siliziumkarbid-Halbleitervorrichtung gegeben.
  • In den Herstellungsschritten, die in dem ersten Ausführungsbeispiel erläutert sind, wird bezüglich des Schritts zum Entfernen der N+-Halbleiterschichten 7 und dem Außenumfangsabschnitt 4 dieser Entfernungsschritt wie folgt geändert: Das heißt alles der N+-Halbleiterschichten 7b in dem Bereich, welcher dazu gedacht ist, den Außenumfangsabschnitt 4 auszubilden, wird entfernt. Es ist ebenso anzumerken, dass die N+-Halbleiterschicht 7c an der äußersten Umfangsposition belassen wird. Dies ist so, da die N+-Halbleiterschicht 7c als ein Schutzring verwendet wird. Die Schritte, die diesem Entfernungsschritt nachfolgen, sind ähnlich zu denjenigen des ersten Beispiels.
  • Als Ergebnis können die Tiefen der Gräben 420 tiefer als diejenigen der Siliziumkarbid-Halbleitervorrichtung gemacht werden, die in dem ersten Beispiel erläutert ist. Demgemäss kann ein derartiger Schutzring ausgebildet werden, während die Tiefe dieses Schutzrings, die von der Oberfläche des Halbleitersubstrats 1 in dem Zellabschnitt 2 definiert ist, tiefer als die der Siliziumkarbid-Halbleitervorrichtung in dem ersten Beispiel ist.
  • Ebenso werden ähnlich dem fünften Ausführungsbeispiel in diesem Ausführungsbeispiel die N+-Halbleiterschichten 7b aus den mehreren N+-Halbleiterschichten 7 entfernt, welche durch die Gräben 420 getrennt sind. Als Ergebnis besitzt dieses Ausführungsbeispiel einen ähnlichen Effekt zu dem des fünften Ausführungsbeispiels.
  • Es ist ebenso anzumerken, dass jedes des zweiten Beispiels und des dritten Beispiels, des vierten Ausführungsbeispiels, des sechsten Ausführungsbeispiels und des siebten Ausführungsbeispiels alternativ mit diesem Ausführungsbeispiel kombiniert werden kann. Anders ausgedrückt kann in diesem Ausführungsbeispiel ebenso der Abstand 444 der Gräben 420 in Verbindung damit erhöht werden, dass Abstände von diesen von dem Zellabschnitt 2 getrennt sind, was ähnlich zu dem zweiten Beispiel des vierten Ausführungsbeispiels ist.
  • Weiterhin können ähnlich dem dritten Beispiel des vierten Ausführungsbeispiels die P-Schutzringschichten 423 alternativ durch vollständiges Einbetten der Innenabschnitte der Gräben 420 unter lediglicher Verwendung der P-Halbleiterschichten ausgebildet werden.
  • Ebenso können ähnlich dem sechsten Ausführungsbeispiel und dem siebten Ausführungsbeispiel, da die Ionenimplantation ausgeführt wird, nachdem die Gräben 420 ausgebildet worden sind, beide der P-Halbleiterbereiche 761 und 771 unter den P-Schutzringschichten 423 ausgebildet werden.
  • Nachstehend erfolgt die Beschreibung von Ausgestaltungen.
  • In den zuvor beschriebenen jeweiligen Ausführungsbeispielen sind die Siliziumkarbid-Halbleitervorrichtungen, die mit den JFETs ausgestattet sind, beschrieben worden, bei welchen eine derartige N-Störstellenschicht, die als die N–-Kanalschicht 17 bezeichnet ist, den Kanal bildet. Alternativ kann die vorliegende Erfindung an einer derartigen Siliziumkarbid-Halbleitervorrichtung angewendet werden, welche mit einem JFET ausgestattet ist, bei welchem Leitfähigkeitstypen bezüglich jeweiligen Aufbauelementen dieser Siliziumkarbid-Halbleitervorrichtung bezüglich den Leitfähigkeitstypen der zuvor erwähnten Siliziumkarbid-Halbleitervorrichtung umgekehrt sind, und eine P-Störstellenschicht einen Kanal von dieser bildet.
  • Ebenso sind in den zuvor beschriebenen Ausführungsbeispielen die normalerweise ausgeschalteten JFETs veranschaulicht worden. Die vorliegende Erfindung kann nicht nur an derartigen normalerweise ausgeschalteten JFET angewendet werden, sondern kann ebenso an einem normalerweise eingeschalteten JFET angewendet werden.
  • Derartige Änderungen und Ausgestaltungen verstehen sich als innerhalb des Umfangs der Erfindung, wie er in den beiliegenden Ansprüchen definiert ist.
  • Ein zuvor beschriebenes erfindungsgemäßes Herstellungsverfahren einer Siliziumkarbid-Halbleitervorrichtung beinhaltet die Schritte: Vorbereiten eines Halbleitersubstrats, das ein Siliziumkarbidsubstrat, eine Driftschicht und eine erste Halbleiterschicht beinhaltet; Ausbilden einer Mehrzahl von ersten Gräben in einem Zellabschnitt; Ausbilden einer Gateschicht auf einer Innenwand des ersten Grabens durch ein epitaktisches Aufwachsverfahren; Ausbilden eines ersten Isolationsfilms auf der Oberfläche des Halbleitersubstrats; Ausbilden einer Gateelektrode auf dem ersten Isolationsfilm zum elektrischen Verbinden mit der Gateschicht; Ausbilden einer Sourceelektrode auf dem ersten Isolationsfilm zum Verbinden mit der ersten Halbleiterschicht in dem Zellabschnitt; und Ausbilden einer Drainelektrode, die elektrisch mit dem Siliziumkarbidsubstrat verbunden ist.

Claims (35)

  1. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung, wobei das Verfahren die Schritte aufweist: Vorbereiten eines Halbleitersubstrats (1), das ein Siliziumkarbidsubstrat (5), eine Driftschicht (6) und eine erste Halbleiterschicht (7) beinhaltet, wobei das Siliziumkarbidsubstrat (5) einen ersten Leitfähigkeitstyp aufweist, die Driftschicht (6) den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf dem Siliziumkarbidsubstrat (5) angeordnet ist, und die erste Halbleiterschicht (7) den ersten Leitfähigkeitstyp aufweist, aus Siliziumkarbid besteht und auf der Driftschicht (6) angeordnet ist; Ausbilden einer Mehrzahl von ersten Gräben (8) in einem Zellabschnitt (2) des Halbleitersubstrats (1), wobei jeder der ersten Gräben (8) eine Tiefe von einer Oberfläche der ersten Halbleiterschicht (7) zu der Driftschicht (6) aufweist; Ausbilden einer Gateschicht (9) auf einer Innenwand von jedem ersten Graben (8) durch ein epiktaktisches Aufwachsverfahren, wobei die Gateschicht (9) einen zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; Ausbilden eines ersten Isolationsfilms (14) auf der Oberfläche des Halbleitersubstrats (1); Ausbilden einer Gateelektrode (21) auf dem ersten Isolationsfilm (14), wobei die Gateelektrode (21) elektrisch mit der Gateschicht (9) verbunden ist; Ausbilden einer Sourceelektrode (16) auf dem ersten Isolationsfilm (14), wobei die Sourceelektrode (16) in dem Zellabschnitt (2) mit der ersten Halbleiterschicht (7) verbunden ist; und Ausbilden einer Drainelektrode (19) die elektrisch mit dem Siliziumkarbidsubstrat (5) verbunden ist.
  2. Verfahren nach Anspruch 1, dass weiterhin die Schritte aufweist: Ausbilden einer Mehrzahl von zweiten Gräben (8) zwischen dem Schritt eines Vorbereitens des Halbleitersubstrats (1) und dem Schritt eines Ausbildens der Sourceelektrode (16), wobei die zweiten Gräben (8) auf einem Bereich ausgebildet sind, welcher sich von dem Zellabschnitt (2) unterscheidet, und die zweiten Gräben (8) Abstände (54) zwischen zwei benachbarten zweiten Gräben (8) aufweisen, wobei jeder Abstand (54) breiter als ein Abstand (55) zwischen zwei benachbarten ersten Gräben (8) ist; und Ausbilden einer zweiten Halbleiterschicht (53) auf einer Innenwand von jedem zweiten Graben (8) durch ein epiktaktisches Aufwachsverfahren, wobei die zweite Halbleiterschicht (53) den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht, wobei in dem Schritt eines Ausbildens der Sourceelektrode (16) die Sourceelektrode (16) elektrisch derart mit der zweiten Halbleiterschicht (53) verbunden wird, dass eine Diode (6, 53) vorgesehen wird, und die Diode (6, 53) in dem Bereich ausgebildet wird, welcher von dem Zellabschnitt (2) verschieden ist, mit der Sourceelektrode (16) elektrisch verbunden wird und durch die Driftschicht (6) und die zweite Halbleitschicht (53) vorgesehen wird.
  3. Verfahren nach Anspruch 2, wobei der Schritt eines Ausbildens der ersten Gräben (8) und der Schritt eines Ausbildens der zweiten Gräben (8) gleichzeitig durchgeführt werden, und der Schritt eines Ausbildens der Gateschicht (9) und der Schritt eines Ausbildens der zweiten Halbleiterschicht (53) gleichzeitig durchgeführt werden.
  4. Verfahren nach Anspruch 3, das weiterhin die Schritte aufweist: Ausbilden eines dritten Grabens (8) zwischen dem Schritt eines Vorbereitens des Halbleitersubstrats (1) und dem Schritt eines Ausbildens der Sourceelektrode (16), wobei der dritte Graben (8) auf einem Bereich zwischen dem Zellabschnitt (2) und der Diode (6, 53) ausgebildet wird; und Ausbilden einer dritten Halbleiterschicht (56) auf einer Innenwand des dritten Grabens (8) durch ein epiktaktisches Aufwachsverfahren, wobei die dritte Halbleiterschicht (56) den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht, wobei in dem Schritt eines Ausbildens der Sourceelektrode (16) die Sourceelektrode (16) derart ausgebildet wird, dass sie von der dritten Halbleiterschicht (56) isoliert ist, und in dem Schritt eines Ausbildens der Gateelektrode (21) die Gateelektrode (21) derart ausgebildet wird, dass sie von der dritten Halbleiterschicht (56) isoliert ist.
  5. Verfahren nach Anspruch 4, wobei der Schritt eines Ausbildens der ersten Gräben (8) und der Schritt eines Ausbildens der dritten Gräben (8) gleichzeitig ausgeführt werden, und der Schritt eines Ausbildens der Gateschicht (9) und der Schritt eines Ausbildens der dritten Halbleiterschicht (56) gleichzeitig ausgeführt werden.
  6. Verfahren nach einem der Ansprüche 2 bis 5, wobei in dem Schritt eines Ausbildens der Sourceelektrode (16) und in dem Schritt eines Ausbildens der Gateelektrode (21) die Sourceelektrode (16) und die Gateelektrode (21) derart ausgebildet werden, dass sie von der ersten Halbleiterschicht (7) isoliert sind, die zwischen der Diode angeordnet ist, so dass die erste Halbleiterschicht (7) elektrisch von der Sourceelektrode (16) und der Gateelektrode (21) isoliert ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, das weiterhin den Schritt aufweist: Ausbilden eines zweiten Isolationsfilms (12, 13) zwischen dem Schritt eines Ausbildens der Gateschicht (9) und dem Schritt eines Ausbildens des erstens Isolationsfilms (14), wobei in dem Schritt eines Ausbildens der Gateschicht (9) die Gatesschicht (9) derart ausgebildet wird, dass sie eine Form aufweist, die entlang der Innenwand des ersten Grabens (8) verläuft, und in dem Schritt eines Ausbildens des zweiten Isolationsfilms (12, 13) der zweite Isolationsfilm (12, 13) derart auf der Gateschicht (9) ausgebildet wird, dass der zweite Isolationsfilm (12, 13) den ersten Graben (8) füllt.
  8. Verfahren nach Anspruch 7, wobei in dem Schritt eines Vorbereitens des Halbleitersubstrats (1) das Halbleitersubstrat (1) eine Hauptoberfläche einer (0001)-Si-Oberfläche aufweist, und in dem Schritt eines Ausbildens der ersten Gräben (8) jeder erste Graben (8) auf eine derartige Weise ausgebildet wird, dass der erste Graben (8) einen Boden, der parallel zu der Hauptoberfläche des Halbleitersubstrats (1) ist, und eine Seitenwand aufweist, die senkrecht zu der Hauptoberfläche des Halbleitersubstrats (1) ist.
  9. Verfahren nach Anspruch 7 oder 8 wobei in dem Schritt eines Ausbildens der ersten Gräben (8) die erste Gräben (8) in einem Bereich ausgebildet werden, in dem eine Gateelektrode auszubilden ist, in dem Schritt eines Ausbildens der Gateschicht (9) die Gateschicht (9) auf der Innenwand des ersten Grabens (8) ausgebildet wird, welcher ein Bereich ist, in dem die Gateelektrode ausgebildet wird, in dem Schritt eines Ausbildens des zweiten Isolationsfilms (12, 13) der zweite Isolationsfilm (12, 13) in den ersten Gräben (8) ausgebildet wird, welche in dem Bereich angeordnet wird, in dem die Gateelektrode auszubilden ist, der zweite Isolationsfilm (12, 13) aus einem Siliziumoxidfilm besteht, der Schritt eines Ausbildens der Gateelektrode (21) die Schritte aufweist: Ausbilden einer Metallschicht (25), die Aluminium beinhaltet, auf dem Siliziumoxidfilm (12, 13) als der zweite Isolationsfilm (12, 13); und Diffundieren des Aluminiums in der Metallschicht (25) in den Siliziumoxidfilm (12, 13), so dass der Siliziumoxidfilm (12, 13) leitend wird, und die Metallschicht (25) derart elektrisch mit dem leitenden Siliziumoxidfilm (12, 13) verbunden ist, dass die Gatelektrode (21) vorgesehen wird.
  10. Verfahren nach einem der Ansprüche 1 bis 6, wobei in dem Schritt eines Ausbildens der Gateschicht (9) die Gateschicht (9), die diesen zweiten Leitfähigkeitstyp aufweist, vollständig in die ersten Gräben (8) gefüllt wird.
  11. Verfahren nach einem der Ansprüche 1 bis 9, wobei in dem Schritt eines Ausbildens der ersten Gräben (8) der erste Graben (8) in dem Bereich ausgebildet wird, in dem die Gateelektrode auszubilden ist, in dem Schritt eines Ausbildens der Gateschicht (9) die Gateschicht (9) auf der Innenwand der ersten Gräben (8) ausgebildet wird, die in dem Bereich angeordnet sind, in dem die Gateelektrode auszubilden ist, und eine vierte Halbleiterschicht (24) auf der Oberfläche der ersten Halbleiterschicht (7) ausgebildet wird, die in dem Bereich angeordnet ist, in dem die Gateelektrode auszubilden ist, die vierte Halbleiterschicht (24) den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht, und in dem Schritt eines Ausbildens der Gateelektrode (21) die vierte Halbleiterschicht (24) die Oberfläche der ersten Halbleiterschicht (7) in dem Bereich bedeckt, in dem die Gateelektrode auszubilden ist, und die Gateelektrode (21) derart auf der vierten Halbleiterschicht (24) ausgebildet wird, dass die Gateelektrode (21) durch die vierte Halbleiterschicht (24) elektrisch mit der Gateschicht (9) verbunden ist.
  12. Verfahren nach Anspruch 1, das weiterhin die Schritte aufweist: Ausbilden einer Mehrzahl von zweiten Gräben (20) in einem Umfangsabschnitt (4) des Halbleitersubstrats (1) zwischen dem Schritt eines Ausbildens der ersten Gräben (8) und dem Schritt eines Ausbildens der Gateschicht (9), wobei jeder zweite Graben (20) eine Tiefe von der Oberfläche der ersten Halbleiterschicht (7) aufweist, wobei die Tiefe gleich der Tiefe der ersten Gräben (8) ist; und Ausbilden einer Schutzringschicht (23) auf einer Innenwand von jedem zweiten Graben (20) durch ein epiktaktisches Verfahren zwischen dem Schritt eines Ausbildens der Gateschicht (9) und eines Ausbildens der ersten Isolationsfilms (14), wobei die Schutzringschicht (23) aus Siliziumkarbid besteht und den zweiten Leitfähigkeitstyp aufweist.
  13. Verfahren nach Anspruch 12, wobei der Schritt eines Ausbildens der ersten Gräben (8) und der Schritt eines Ausbildens der zweiten Gräben (20) gleichzeitig durchgeführt werden.
  14. Verfahren nach Anspruch 12 oder 13, wobei der Schritt eines Ausbildens der Gateschicht (9) und der Schritt eines Ausbildens der Schutzringschicht (23) gleichzeitig durchgeführt werden.
  15. Verfahren nach einem der Ansprüche 12 bis 14, das weiterhin den Schritt aufweist: Entfernen der ersten Halbleiterschicht (7b), die auf dem Umfangsabschnitt (4) angeordnet ist, zwischen dem Schritt eines Vorbereitens des Halbleitersubstrats (1) und dem Schritt eines Ausbildens der zweiten Gräben (20), wobei in dem Schritt eines Ausbildens der zweiten Gräben (20) die zweiten Gräben (20) in dem Umfangsabschnitt (5) ausgebildet werden, von welchen die erste Halbleiterschicht (7b) entfernt wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei in dem Schritt eines Ausbildens der Schutzringschicht (23) die Schutzringschicht (23) auf eine derartige Weise ausgebildet wird, dass eine zweite Halbleiterschicht (53) als die Schutzringschicht (23), die den zweiten Leitfähigkeitstyp aufweist, den zweiten Graben (20) vollständig füllt.
  17. Verfahren nach Anspruch 16, das weiterhin den Schritt aufweist: vollständiges Entfernen der ersten Halbleiterschicht (7b) ausgenommen eines Teils der ersten Halbleiterschicht (7c), die auf einem äußersten Außenumfang des Umfangsabschnitts (7) angeordnet ist, zwischen dem Schritt eines Ausbildens der Schutzringschicht (23) und dem Schritt eines Ausbildens des Isolationsfilms (14) durch Ätzen des Umfangsabschnitts (4), wobei die erste Halbleiterschicht (7) des Umfangsabschnitts (4) durch die zweiten Gräben (20) in eine Mehrzahl von Teilen getrennt wird.
  18. Verfahren nach einem der Ansprüche 12 bis 17, das weiterhin die Schritte aufweist: Ausbilden einer dritten Halbleiterschicht (51, 61, 71) durch Implantieren von Ionen auf einen Boden des zweiten Grabens (20) zwischen dem Schritt eines Ausbildens der zweiten Gräben (20) und dem Schritt eines Ausbildens der Schutzringschicht (23), wobei die dritte Halbleiterschicht (51, 61, 71) den zweiten Leitfähigkeitstyp aufweist und die Driftschicht (6) berührt.
  19. Verfahren nach einem der Ansprüche 12 bis 15, das weiterhin die Schritte aufweist: Entfernen eines Teils der Schutzringschicht (23), die auf dem Boden des zweiten Grabens (20) angeordnet ist, zwischen dem Schritt eines Ausbildens der Schutzringschicht (23) und dem Schritt eines Ausbildens des Isolationsfilms (14); und Ausbilden einer dritten Halbleiterschicht (61, 71) durch Implantieren von Ionen auf dem Boden des zweiten Grabens (20), wobei in dem Schritt eines Ausbildens der Schutzringschicht (23) die Schutzringschicht (23) derart ausgebildet wird, dass sie eine Form aufweist, die entlang der Innenwand des zweiten Grabens (20) verläuft, und die dritte Halbleiterschicht (61, 71) den zweiten Leitfähigkeitstyp aufweist und die Driftschicht (6) berührt.
  20. Verfahren nach Anspruch 19, das weiterhin den Schritt aufweist: Durchführen einer thermischen Diffusion der dritte Halbleiterschicht (61, 71) nach dem Schritt eines Ausbildens der dritten Halbleiterschicht (61, 71), wobei in dem Schritt eines Ausbildens der dritten Halbleiterschicht (61, 71) die Ionen Borionenarten sind.
  21. Verfahren nach einem der Ansprüche 18 bis 20, wobei in dem Schritt eines Ausbildens der dritten Halbleiterschicht (51, 61, 71) die Ionen auf den Böden von allen zweiten Gräben (20) derart implantiert werden, dass die dritte Halbleiterschicht (51a–51d, 61a–61d, 71a–71d) auf dem Boden von allen zweiten Gräben (20) ausgebildet wird.
  22. Verfahren nach einem der Ansprüche 18 bis 20, wobei in dem Schritt eines Ausbildens der dritten Halbleiterschicht (51d, 61d, 71d) die Ionen lediglich auf dem Boden des zweiten Grabens (20) implantiert werden, der auf dem äußersten Außenumfang des Umfangsabschnitts (4) angeordnet ist, so dass die dritte Halbleiterschicht (51d, 61d, 71d) auf dem Boden des zweiten Grabens (20) ausgebildet wird, der auf dem äußersten Außenumfang angeordnet ist.
  23. Verfahren nach einem der Ansprüche 12 bis 22, wobei in dem Schritt eines Ausbildens der zweiten Gräben (20) die zweiten Gräben (20) Abstände (44a–44d) aufweisen, die zwischen zwei benachbarten zweiten Gräben (20) angeordnet sind, und die Abstände (44a–44d) der zweiten Gräben (20) mit einem Abstand von dem Zellabschnitt (2) breiter werden.
  24. Verfahren nach einem der Ansprüche 12 bis 23, das weiterhin die Schritte aufweist: Ausbilden eines Kontaktlochs (14c) in einem Teil des Isolationsfilms (14) auf der ersten Halbleiterschicht (7c) nach dem Schritt eines Ausbildens des Isolationsfilms (14); und Ausbilden einer Metallelektrode (31) in dem Kontaktloch (14c), so dass die Metallelektrode (31) elektrisch mit einem Teil der ersten Halbleiterschicht (7c) verbunden wird, wobei das Teil des Isolationsfilms (14) auf dem äußersten Außenumfang des Umfangsabschnitts (4) angeordnet wird, und das Teil der ersten Halbleiterschicht (7c) durch den zweiten Graben (20) getrennt wird und auf dem äußersten Außenumfang des Umfangsabschnitts (4) angeordnet wird.
  25. Siliziumkarbid-Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat (1), das ein Siliziumkarbidsubstrat (5), eine Driftschicht (6) und eine erste Halbleiterschicht (7) beinhaltet, welche in dieser Reihenfolge angeordnet sind, wobei das Siliziumkarbidsubstrat (5) einen ersten Leitfähigkeitstyp aufweist, die Driftschicht (6) den ersten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht und die erste Halbleiterschicht (7) den ersten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht; eine Mehrzahl von ersten Gräben (8), die in einem Zellabschnitt (2) des Halbleitersubstrats (1) angeordnet sind, wobei jeder erste Graben (8) eine Tiefe von einer Oberfläche der ersten Halbleiterschicht (7) zu der Driftschicht (6) aufweist und einen rechteckigen Querschnitt in einer Vertikalrichtung des Halbleitersubstrats (1) aufweist; eine Gateschicht (9), die auf einer Innenwand von jedem ersten Graben (8) angeordnet ist, wobei die Gateschicht (9) aus Siliziumkarbid besteht, einen zweiten Leitfähigkeitstyp aufweist und einen epitaktischen Aufbau aufweist; einen Kanalbereich (17), der zwischen der Gateschicht (9) angeordnet ist; einen ersten Isolationsfilm (14), der auf einer Oberfläche des Halbleitersubstrats (1) angeordnet ist; eine Gateelektrode (21), die auf dem ersten Isolationsfilm (14) angeordnet ist und elektrisch mit der Gateschicht (9) verbunden ist; eine Sourceelektrode (16), die elektrisch mit der ersten Halbleiterschicht (7) verbunden ist, die auf dem Zellabschnitt (2) angeordnet ist; und eine Drainelektrode (19), die elektrisch mit dem Siliziumkarbidsubstrat (5) verbunden ist.
  26. Vorrichtung nach Anspruch 25, die weiterhin aufweist: einen Mehrzahl von zweiten Gräben (8), die in einem Bereich angeordnet sind, welcher von dem Zellabschnitt (2) verschieden ist, wobei jeder zweite Graben (8) eine Tiefe von der Oberfläche der ersten Halbleiterschicht (7) zu der Driftschicht (6) aufweist und einen Abstand (54) zwischen zwei benachbarten zweiten Gräben (8) aufweist, wobei der Abstand (54) breiter als ein Abstand (55) zwischen zwei benachbarten ersten Gräben (8) ist; und eine zweite Halbleiterschicht (53), die auf einer Innenwand von jedem zweiten Graben (8) angeordnet ist, wobei die zweite Halbleiterschicht (53) den zweiten Leitfähigkeitstyp aufweist und elektrisch mit der Sourceelektrode (16) verbunden ist, wobei die zweite Halbleiterschicht (53) in dem zweiten Graben (8, 20) und die Driftschicht (6) eine Diode (6, 53) vorsehen.
  27. Vorrichtung nach Anspruch 26, die weiterhin aufweist: einen dritten Graben (8), der zwischen dem Zellabschnitt (2) und der Diode (6, 53) angeordnet ist, wobei der dritte Graben (8) eine Tiefe von der Oberfläche der ersten Halbleiterschicht (7) zu der Driftschicht (6) aufweist; und eine dritte Halbleiterschicht (56), die auf der Innenwand des dritten Grabens (8) ausgebildet ist, wobei die dritte Halbleiterschicht (56) den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht, und die dritte Halbleiterschicht (56) elektrisch von der Gateelektrode (21) und der Sourceelektrode (16) isoliert ist.
  28. Vorrichtung nach Anspruch 26 oder 27, wobei die erste Halbleiterschicht (7) in dem Bereich, der von dem Zellabschnitt (2) verschieden ist, elektrisch von der Sourceelektrode (16) und der Gateelektrode (21) isoliert ist.
  29. Vorrichtung nach einem der Ansprüche 25 bis 28, die weiterhin aufweist: einen zweiten Isolationsfilm (12, 13), der auf der Gateschicht (9) angeordnet ist, wobei die Gateschicht (9) eine Form entlang der Innenwand des ersten Grabens (8) aufweist, und der zweite Isolationsfilm (12, 13) den ersten Graben (8) füllt.
  30. Vorrichtung nach Anspruch 29, wobei das Halbleitersubstrat (1) eine Hauptoberfläche einer (0001)-Si-Oberfläche aufweist, und der erste Graben einen Boden, der parallel zu der Hauptoberfläche des Halbleitersubstrats (1) ist, und eine Seitenwand aufweist, die senkrecht zu der Hauptoberfläche des Halbleitersubstrats (1) ist.
  31. Vorrichtung nach Anspruch 29 oder 30, die weiterhin aufweist: eine Metallschicht (25), die Aluminium beinhaltet, wobei der erste Graben (8), die Gateschicht (9), die auf der Innenwand der ersten Grabens (8) angeordnet ist, und der zweite Isolationsfilm (12, 13) in einem Bereich angeordnet sind, der die Gateelektrode (21) beinhaltet, der zweite Isolationsfilm (12, 13) aus einem Siliziumoxidfilm (12, 13) besteht, der Siliziumoxidfilm (12, 13) Aluminium beinhaltet, so dass der Siliziumoxidfilm (12, 13) eine Leitfähigkeit aufweist, und die Gateelektrode (21) durch die Metallschicht (25) derart auf dem leitfähigen Siliziumoxidfilm (12, 13) angeordnet ist, dass die Gateelektrode (21) durch den leitfähigen Siliziumoxidfilm (12, 13) elektrisch mit der Gateschicht (9) verbunden ist.
  32. Vorrichtung nach einem der Ansprüche 25 bis 28, wobei die Gateschicht (9), die den zweiten Leitfähigkeitstyp aufweist, den ersten Graben (8) vollständig füllt.
  33. Vorrichtung nach einem der Ansprüche 25 bis 32, die weiterhin aufweist: eine vierte Halbleiterschicht (24), die den zweiten Leitfähigkeitstyp aufweist und aus Siliziumkarbid besteht, wobei der erste Graben (8) und die Gateschicht (9) in dem Bereich angeordnet sind, der die Gateelektrode (21) beinhaltet, die vierte Halbleiterschicht (24) mit der Gateschicht (9) verbunden ist, die erste Halbleiterschicht (7) bedeckt und auf der Oberfläche des Halbleitersubstrats (1) in dem Bereich angeordnet ist, der die Gateelektrode (21) beinhaltet, und die Gateelektrode (21) durch die vierte Halbleiterschicht (24) elektrisch mit der Gateschicht (9) verbunden ist.
  34. Vorrichtung nach Anspruch 33, wobei die vierte Halbleiterschicht (24) lediglich unter der Gateelektrode (21) angeordnet ist.
  35. Vorrichtung nach Anspruch 25, die weiterhin aufweist: eine Mehrzahl von zweiten Gräben (20), die in einem Umfangsabschnitt (4) des Halbleitersubstrats (1) angeordnet sind, wobei jeder zweite Graben (20) eine Tiefe aufweist, die gleich der Tiefe des ersten Grabens (8) ist; und eine Schutzringschicht (23), die auf einer Innenwand von jedem zweiten Graben (20) angeordnet ist, wobei die Schutzringschicht (23) aus Siliziumkarbid besteht, einen zweiten Leitfähigkeitstyp aufweist und einen epitaktischen Aufbau entlang der Innenwand des zweiten Grabens (20) aufweist, wobei die Gateschicht (9) einen epitaktischen Aufbau entlang der Innenwand des ersten Grabens (8) aufweist.
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