DE112011101442B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes aufweist:- ein Halbleitersubstrat (20) eines ersten Leitfähigkeitstyps;- eine Driftschicht (21) des ersten Leitfähigkeitstyps, die auf einer Oberfläche des Halbleitersubstrats (20) gebildet ist;- eine Vielzahl von ersten Wannenbereichen (41) eines zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Driftschicht (21) selektiv gebildet sind;- einen Sourcebereich (80) des ersten Leitfähigkeitstyps, bei dem es sich um einen Flächenbereich handelt, der auf einer Oberfläche von jedem der ersten Wannenbereiche (41) selektiv gebildet ist und als Kanalbereich die Oberfläche von jedem der ersten Wannenbereiche (41) bildet, die zwischen dem Flächenbereich und der Driftschicht (21) angeordnet sind;- eine Gateelektrode (50), die über eine Isolierschicht (30) hinweg in einer sich über den Kanalbereich und die Driftschicht (21) erstreckenden Weise ausgebildet ist;- eine Vielzahl von zweiten Wannenbereichen (43) des zweiten Leitfähigkeitstyps, die im Inneren der Driftschicht (21) unter der Gateelektrode (50) vergraben sind und derart ausgebildet sind, dass sie individuell mit jedem der einander benachbarten ersten Wannenbereiche (41) verbunden sind und in der Draufsicht mit einem Bereich unterhalb der Vielzahl von ersten Wannenbereichen (41) partiell in Verbindung stehen;- eine Sourceelektrode, die mit dem Sourcebereich (80) verbunden ist und derart ausgebildet ist, dass sie zwischen den ersten und zweiten Wannenbereichen (41, 43) nur mit den ersten Wannenbereichen (41) direkt verbunden ist; und- eine Drainelektrode (77), die auf einer rückwärtigen Oberfläche des Halbleitersubstrats gebildet ist,- wobei ein Dotierstoffkonzentrationsprofil des zweiten Leitfähigkeitstyps der Vielzahl von zweiten Wannenbereichen (43) an einer Stelle einen Maximalwert aufweist, die tiefer liegt als eine Oberfläche der zweiten Wannenbereiche (43).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und befasst sich insbesondere mit einer Rückkopplungskapazität, einem Leistungsverlust im Einschaltzustand sowie einem Schaltverlust einer Siliciumkarbid-Halbleitervorrichtung.
  • EINSCHLÄGIGER STAND DER TECHNIK
  • Bei einer Siliciumkarbid-Halbleitervorrichtung ist es herkömmlicherweise erforderlich, Verluste bei dem Zuführen von Energie (einen Leistungsverlust im Einschaltzustand bzw. Einschalt-Leistungsverlust) zu reduzieren sowie einen während des Schaltens der Vorrichtung verursachten Verlust (Schaltverlust) zu reduzieren.
  • Als ein Verfahren zum Lösen dieser Problematik ist ein Verfahren zu nennen, bei dem eine Rückkopplungskapazität vermindert wird, die von einem Flächenbereich abhängig ist, in dem sich eine Drainelektrode und eine Gateelektrode zugewandt gegenüberliegen. Wie im Patentdokument 1 angegeben ist, handelt es sich hierbei insbesondere um ein Verfahren zum Reduzieren einer Fläche (eines JFET-Bereichs) zwischen einer p-Basisschicht und einer p-Basisschicht, die einzelne Zelleneinheiten bilden, durch Einfügen von p-Extraktionsbereichen.
  • Bei einer n-Kanal-DMOS- (doppelt diffundierten MOS-) Vorrichtung, bei der sich um eine Siliciumkarbid-Halbleitervorrichtung handelt, wie sie im Patentdokument 1 angegeben ist, ist eine eine jeweilige Zelleneinheit bildende p-Basisschicht in dem p-Extraktionsbereich partiell zwischen die Zelleneinheiten geschaltet, um die p-Basisschicht durch den p-Extraktionsbereich an eine Sourceelektrode kurzzuschließen.
  • Bei dieser Konstruktion kann auch auf ein Element einwirkendes Rauschen über einen Weg geführt werden, der durch den p-Extraktionsbereich zu der Sourceelektrode führt, wobei auch die Durchbruchspannung des Elements verbessert werden kann. Da ferner der p-Bereich in kontinuierlicher Weise einen einzigen Bereich in dem gesamten Element bildet, wird ein lokaler Potentialanstieg der p-Basisschicht unterdrückt, und die Durchbruchspannung des Elements kann ebenfalls verbessert werden.
  • Das Patentdokument 2 betrifft eine herkömmliche Halbleitervorrichtung mit einem Halbleitersubstrat, einer Driftschicht, einer Vielzahl von ersten Wannenbereichen, einem Sourcebereich, einer über einer Isolierschicht ausgebildeten Gateelektrode, einer Vielzahl von zweiten Wannenbereichen, einer Sourceelektrode und einer Drainelektrode.
  • Das Patentdokument 3 betrifft ein herkömmliches Halbleiterelement, das eine aus mehreren Schichten bestehenden Driftschicht, erste Wannenbereiche, einen Sourcebereich, einen Drainbereich, eine Gateelektrode und eine Vielzahl von zweiten Wannenbereichen aufweist.
  • Das Patentdokument 4 betrifft eine weitere Halbleitervorrichtung mit einem Sourcebereich, einer Gateelektrode, einer Driftschicht, ersten Wannenbereichen und zweiten Wannenbereichen.
  • DOKUMENTE DES STANDES DER TECHNIK
  • PATENTDOKUMENTE
    • Patentdokument 1: JP H05- 102 487 A (1993)
    • Patentdokument 2: JP 2005 - 333 068 A
    • Patentdokument 3: DE 100 08 570 A1
    • Patentdokument 4: US 2007 / 0 228 462 A1
  • KURZBESCHREIBUNG DER ERFINDUNG
  • MIT DER ERFINDUNG ZU LÖSENDES PROBLEM
  • Die p-Extraktionsbereiche sind jedoch in der Nähe einer Oberfläche der p-Basisschicht verbunden und von einer Oberfläche einer Driftschicht in einer Richtung tief ins Innere der Driftschicht hinein weitergeführt. Somit wird eine effektive Kanalbreite von jeder der Zelleneinheiten reduziert, der JFET-Bereich wird partiell reduziert, und obwohl die Rückkopplungskapazität im Vergleich zu einem Fall reduziert werden kann, in dem die p-Extraktionsbereiche nicht vorhanden sind, führt dies zu einem Problem eines gesteigerten Kanalwiderstands und JFET-Widerstands.
  • Die vorliegende Erfindung ist zum Lösen des vorstehend geschilderten Problems erfolgt, und die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Halbleitervorrichtung, die eine Rückkopplungskapazität, Einschaltverluste sowie Schaltverluste reduzieren kann, ohne dass ein Anstieg in einem Kanalwiderstand und einem JFET-Widerstand hervorgerufen wird.
  • MITTEL ZUM LÖSEN DES PROBLEMS
  • Die der vorliegenden Erfindung zugrundeliegende Aufgabe wird durch eine Halbleitervorrichtung gemäß dem Gegenstand des unabhängigen Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleitervorrichtung sind in den abhängigen Ansprüchen 2 bis 18 angegeben.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist insbesondere Folgendes auf: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; eine Driftschicht des ersten Leitfähigkeitstyps, die auf einer Oberfläche des Halbleitersubstrats gebildet ist; eine Vielzahl von ersten Wannenbereichen eines zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Driftschicht selektiv gebildet sind; einen Sourcebereich des ersten Leitfähigkeitstyps, bei dem es sich um einen Flächenbereich handelt, der auf einer Oberfläche von jedem der ersten Wannenbereiche selektiv gebildet ist und als Kanalbereich die Oberfläche von jedem der ersten Wannenbereiche bildet, die zwischen dem Flächenbereich und der Driftschicht angeordnet sind; eine Gateelektrode, die über eine Isolierschicht hinweg in einer sich über den Kanalbereich und die Driftschicht erstreckenden Weise ausgebildet ist; eine Vielzahl von zweiten Wannenbereichen des zweiten Leitfähigkeitstyps, die im Inneren der Driftschicht unter der Gateelektrode vergraben sind und derart ausgebildet sind, dass sie individuell mit jedem der einander benachbarten ersten Wannenbereiche verbunden sind und in der Draufsicht mit einem Bereich unterhalb der Vielzahl von ersten Wannenbereichen partiell in Verbindung stehen; eine Sourceelektrode, die mit dem Sourcebereich verbunden ist und derart ausgebildet ist, dass sie zwischen den ersten und zweiten Wannenbereichen nur mit den ersten Wannenbereichen direkt verbunden ist, und eine Drainelektrode, die auf einer rückwärtigen Oberfläche des Halbleitersubstrats gebildet ist, wobei ein Dotierstoffkonzentrationsprofil des zweiten Leitfähigkeitstyps der Vielzahl von zweiten Wannenbereichen an einer Stelle einen Maximalwert aufweist, die tiefer liegt als eine Oberfläche der zweiten Wannenbereiche.
  • WIRKUNGEN DER ERFINDUNG
  • Bei der Halbleitervorrichtung der vorliegenden Erfindung weist die Halbleitervorrichtung Folgendes auf: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; eine Driftschicht des ersten Leitfähigkeitstyps, die auf einer Oberfläche des Halbleitersubstrats gebildet ist; eine Vielzahl von ersten Wannenbereichen eines zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Driftschicht selektiv gebildet sind; einen Sourcebereich des ersten Leitfähigkeitstyps, bei dem es sich um einen Flächenbereich handelt, der auf einer Oberfläche von jedem der ersten Wannenbereiche selektiv gebildet ist und als Kanalbereich die Oberfläche von jedem der ersten Wannenbereiche bildet, die zwischen dem Flächenbereich und der Driftschicht angeordnet sind; eine Gateelektrode, die über eine Isolierschicht hinweg in sich über den Kanalbereich und die Driftschicht erstreckender Weise ausgebildet ist; eine Vielzahl von zweiten Wannenbereichen des zweiten Leitfähigkeitstyps, die im Inneren der Driftschicht unter der Gateelektrode vergraben sind und derart ausgebildet sind, dass sie individuell mit den einander benachbarten ersten Wannenbereichen verbunden sind und in der Draufsicht mit einem Bereich unterhalb der Vielzahl von ersten Wannenbereichen partiell in Verbindung stehen; eine Sourceelektrode, die mit dem Sourcebereich verbunden ist und derart ausgebildet ist, dass sie zwischen den ersten und zweiten Wannenbereichen nur mit den ersten Wannenbereichen direkt verbunden ist, und eine Drainelektrode, die auf einer rückwärtigen Oberfläche des Halbleitersubstrats gebildet ist. Auf diese Weise ist es möglich, eine Rückkopplungskapazität, Verluste im Einschaltzustand sowie Schaltverluste zu reduzieren, ohne dass ein Anstieg eines Kanalwiderstands und eines JFET-Widerstands hervorgerufen wird.
  • Diese Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den Begleitzeichnungen noch deutlicher.
  • Figurenliste
  • In den Zeichnungen zeigen:
    • 1 eine Draufsicht auf eine Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 2 eine Draufsicht auf einen Bereich in der Nähe einer Oberfläche im Inneren eines Substrats der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 3 eine Draufsicht zur Erläuterung des Inneren des Substrats der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 4 eine Längsschnittdarstellung einer Endfläche eines Elements der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 5 eine Längsschnittdarstellung einer Endfläche eines Elements der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 6 eine Längsschnittdarstellung zur Erläuterung eines Herstellungsverfahrens der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 7 eine Längsschnittdarstellung eines modifizierten Beispiels bei einem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 8 eine Längsschnittdarstellung eines modifizierten Beispiels bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 9 eine Längsschnittdarstellung bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 10 eine Längsschnittdarstellung eines modifizierten Beispiels bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 11 eine Längsschnittdarstellung bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 12 eine Längsschnittdarstellung eines modifizierten Beispiels bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 13 eine Längsschnittdarstellung eines modifizierten Beispiels bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 14 eine Längsschnittdarstellung bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 15 eine Längsschnittdarstellung bei dem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 16 eine Draufsicht auf die Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 17 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 18 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 19 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 20 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 21 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 22 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 23 eine Draufsicht auf die Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 24 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 25 eine Draufsicht auf die Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 26 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 27 eine Draufsicht auf die Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 28 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 29 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 30 eine elektronenmikroskopische Aufnahme einer oberen Oberfläche der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 31 eine elektronenmikroskopische Aufnahme einer oberen Oberfläche der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1;
    • 32 ein Diagramm zur Veranschaulichung einer Dotierstoffkonzentrationsverteilung der gemäß Ausführungsbeispiel 1 hergestellten Siliciumkarbid-Halbleitervorrichtung;
    • 33 eine Draufsicht auf eine Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 34 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 35 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 36 eine Draufsicht auf die Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 37 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 38 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 39 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 40 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2;
    • 41 eine Draufsicht auf eine Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 42 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 43 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 44 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 45 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 46 eine Draufsicht auf ein modifiziertes Beispiel der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 47 eine Längsschnittdarstellung bei einem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 48 eine Längsschnittdarstellung bei einem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 49 eine Längsschnittdarstellung bei einem Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3;
    • 50 eine Längsschnittdarstellung bei einem Herstellungsverfahren einer Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 4; und
    • 51 ein Diagramm zur Erläuterung einer Dotierstoffkonzentrationsverteilung der gemäß Ausführungsbeispiel 4 hergestellten Siliciumkarbid-Halbleitervorrichtung.
  • AUSFÜHRUNGSBEISPIELE ZUM AUSFÜHREN DER ERFINDUNG
  • In der nachfolgenden Beschreibung ist im Hinblick auf einen Leitfähigkeitstyp eines Dotierstoffs n-Leitfähigkeit im Allgemeinen als „erster Leitfähigkeitstyp“ definiert und p-Leitfähigkeit im Allgemeinen als „zweiter Leitfähigkeitstyp“ definiert. Jedoch ist diese Definition auch in umgekehrter Weise möglich.
  • A. AUSFÜHRUNGSBEISPIEL 1
  • A-1. STRUKTUR
  • 1 zeigt eine schematische Draufsicht zur Erläuterung der Struktur einer oberen Oberfläche einer Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1, wobei insbesondere die Struktur einer oberen Oberfläche eines Siliciumkarbid-MOSFET dargestellt ist, der ein Schaltelement mit einer MOS-Struktur beinhaltet, die aus einer Zellenstruktur gebildet ist.
  • Ein Gateanschluss 78, an den eine Gatespannung von einer externen Steuerschaltung (nicht gezeigt) angelegt wird, ist in einem zentralen Bereich am oberen Ende von einer Seitenfläche der vier Seitenflächen der Vorrichtung gebildet. Ferner ist eine Vielzahl von Zelleneinheiten, bei denen es sich jeweils um eine kleinste Struktureinheit eines MOSFET handelt, in Reihen parallel zueinander in einem aktiven Bereich angeordnet, und ein Sourceanschluss 75, dem Sourceelektroden der Zelleneinheiten parallelgeschaltet sind, ist in dem aktiven Bereich gebildet.
  • Eine Gateverdrahtung 76 ist durch Verbindung mit dem Gateanschluss 78 um den Sourceanschluss 75 herum gebildet. Eine an den Gateanschluss 78 anzulegende Gatespannung wird einer Gateelektrode (nicht gezeigt) jeder der Zelleneinheiten durch den Gateanschluss 78 und die Gateverdrahtung 76 zugeführt.
  • Bei einem üblichen Produkt gibt es viele Fälle, in denen Elektroden für einen Temperatursensor und einen Stromsensor in einem Halbleiterelement ausgebildet sind. Das Vorhandensein oder Nichtvorhandensein derartiger Elektroden hat jedoch keinen Einfluss auf die Wirkungsweise eines Elements, das im Folgenden noch beschrieben wird. Darüber hinaus gibt es viele verschiedene Möglichkeiten hinsichtlich der Position und der Größe des Gateanschlusses 78, der Formgebung des Sourceanschlusses 75 und dergleichen bei einem MOSFET. Wie im Fall der vorstehend genannten Elektrode für den Stromsensor und dergleichen hat dies jedoch keinen Einfluss auf die Wirkungsweise der Vorrichtung, die im Folgenden noch beschrieben wird.
  • 2 zeigt eine schematische Draufsicht zur Erläuterung eines Bereichs in der Nähe einer obersten Oberfläche im Inneren des Siliciumkarbids des Siliciumkarbid-MOSFET gemäß Ausführungsbeispiel 1. Ein Sourcebereich 80 des ersten Leitfähigkeitstyps und ein Wannenkontaktbereich 46 des zweiten Leitfähigkeitstyps sind in jedem der ersten voneinander getrennten Wannenbereiche 41 des zweiten Leitfähigkeitstyps angeordnet.
  • Eine Gruppe der ersten Wannenbereiche 41 ist von einem peripheren Bereich 42 des zweiten Leitfähigkeitstyps derart umgeben, dass er diese umschließt, und weiterhin ist der periphere Bereich 42 von einem JTE-Bereich 40 des zweiten Leitfähigkeitstyps umgeben, der den Abschluss des Elements bildet. Ein Wannenkontaktbereich 47 des zweiten Leitfähigkeitstyps zum Herstellen einer ohmschen Verbindung mit der Sourceelektrode (nicht gezeigt) ist in dem peripheren Bereich 42 vorgesehen.
  • Ein JFET-Bereich ist in einem Spaltbereich des ersten Wannenbereichs 41 vorhanden und bildet einen der Wege, über den ein Strom im Einschaltzustand bzw. Einschaltstrom fließt, wenn sich die Vorrichtung in einem EIN-Betriebszustand bzw. Einschaltzustand befindet. Ferner handelt es sich bei diesem Spaltbereich um einen der Faktoren, die einen Wert einer Kapazität (Rückkopplungskapazität) zwischen der darüber gebildeten Gateelektrode (nicht gezeigt) und der an einer Rückseite derselben gebildeten Drainelektrode bestimmt.
  • Das vorliegende Ausführungsbeispiel 1 beschreibt einen Aspekt, bei dem die Zelleneinheiten quadratisch sind und in Reihen angeordnet sind, wobei die Zelleneinheiten gegenüber benachbarten Reihen um eine halbe Mittenbeabstandung versetzt sind, wie dies in 2 dargestellt ist. Die Anordnung ist jedoch nicht hierauf beschränkt, und die Zelleneinheiten können auch rechteckig oder sechseckig ausgebildet sein, wobei sich die Wirkung der vorliegenden Erfindung auch dann nicht ändert, wenn die Zelleneinheiten in gleichen Intervallen in Richtung der Länge und in Richtung der Breite ausgerichtet sind.
  • 3 zeigt eine schematische Draufsicht zur Erläuterung des Siliciumkarbid-MOSFET gemäß Ausführungsbeispiel 1 in einem Abstand von einer Oberfläche des Siliciumkarbids, d.h. in einer Tiefe, die im Wesentlichen dem ersten Wannenbereich 41 entspricht. Hierbei sind zweite Wannenbereiche 43 des zweiten Leitfähigkeitstyps derart gebildet, dass sie die ersten Wannenbereiche 41 miteinander verbinden.
  • Die zweiten Wannenbereiche 43 sind nur im Inneren des Halbleitersubstrats vorgesehen und sind in einem Teil des JFET-Bereichs vorgesehen. Durch das Vorsehen der zweiten Wannenbereiche 43 ist eine Öffnungsfläche des JFET-Bereichs verkleinert, und dadurch wird die Rückkopplungskapazität vermindert. Die zweiten Wannenbereiche 43 sind derart angeordnet, dass sie zumindest eine Stelle auf einer Projektionsebene auf einer Oberfläche des Substrats bedecken, an der eine gateelektrische Feldstärke beim Anlegen einer Sperrvorspannung an das Element am höchsten wird, wobei eine plane Struktur derselben verschiedene Formen annehmen kann, wie dies im Folgenden noch erläutert wird.
  • Die 4 und 5 zeigen Längsschnittdarstellungen, die Schnittdarstellungen entlang einer Linie A-A' in 3 bzw. einer Linie B-B' in 3 schematisch darstellen. Wie in 4 gezeigt ist, weist der Siliciumkarbid-MOSFET gemäß der vorliegenden Erfindung folgendes auf: eine erste Driftschicht 21 des ersten Leitfähigkeitstyps, die auf einer Oberfläche eines Halbleitersubstrats 20 des ersten Leitfähigkeitstyps gebildet ist; eine ohmsche Elektrode 72 und eine Drainelektrode 77, die auf einer Rückseite des Halbleitersubstrats 20 gebildet sind; eine Vielzahl von ersten Wannenbereichen 41 des zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Driftschicht 21 selektiv gebildet sind; einen Sourcebereich 80 des ersten Leitfähigkeitstyps, der auf einer Oberfläche des ersten Wannenbereichs 41 selektiv gebildet ist und als Kanalbereich eine Oberfläche des zwischen dem Sourcebereich 80 und der Driftschicht 21 angeordneten ersten Wannenbereichs 41 bildet.
  • Der MOSFET weist ferner folgendes auf: einen Wannenkontaktbereich 46 des zweiten Leitfähigkeitstyps, der in dem ersten Wannenbereich 41 und dem Sourcebereich 80 gebildet ist; zweite Wannenbereiche 43 des zweiten Leitfähigkeitstyps, die im Inneren der Driftschicht 21 unter einer Gateelektrode 50 vergraben vorgesehen sind und derart ausgebildet sind, dass sie individuell mit den einander benachbarten ersten Wannenbereichen 41 verbunden sind; einen peripheren Bereich 42 des zweiten Leitfähigkeitstyps, der selektiv derart ausgebildet ist, dass er den den ersten Wannenbereich 41 beinhaltenden Zellenbereich auf der Oberfläche der Driftschicht 21 in einer Draufsicht umschließt sowie mit einer Sourceelektrode (Sourceanschluss 75) verbunden ist.
  • Der MOSFET weist ferner folgendes auf: einen Wannenkontaktbereich 47 des zweiten Leitfähigkeitstyps, der auf einer Oberfläche des peripheren Bereichs 42 gebildet ist; einen JTE-Bereich 40 des zweiten Leitfähigkeitstyps, der auf der Oberfläche der Driftschicht 21 den peripheren Bereich 42 umschließend ausgebildet ist, eine Gateisolierschicht 30, die auf der Oberfläche der Driftschicht 21 derart ausgebildet ist, dass sie einen Teil des ersten Wannenbereichs 41 und des peripheren Bereichs 42 bedeckt; eine Feldoxidschicht 31, die auf der Oberfläche der Driftschicht 21 dort ausgebildet ist, wo die Gateisolierschicht 30 nicht vorhanden ist, eine Gateelektrode 50, die über die Gateisolierschicht 30 und die Feldoxidschicht 31 hinweg in sich über den Kanalbereich und die Driftschicht 21 erstreckender Weise ausgebildet ist.
  • Der MOSFET weist ferner folgendes auf: eine dielektrische Zwischenschicht 32, die auf der Gateelektrode 50 und der Feldoxidschicht 31 gebildet ist; eine Gatekontaktöffnung 64, die sich durch die dielektrische Zwischenschicht 32 hindurch erstreckt und die Gateelektrode 50 erreicht; eine Gateverdrahtung 76, die auf der Gatekontaktöffnung 64 gebildet ist; eine Wannenkontaktöffnung 62, die sich durch die dielektrische Zwischenschicht 32 und die Gateelektrode 50 hindurch erstreckt und eine ohmsche Elektrode 71 erreicht, die auf dem Wannenkontaktbereich 47 gebildet ist.
  • Der MOSFET weist ferner folgendes auf: Sourcekontaktöffnungen 61, die die dielektrische Zwischenschicht 32 und die Gateelektrode 50 durchsetzen und in individueller Weise die auf dem Wannenkontaktbereich 46 gebildete ohmsche Elektrode 71 erreichen; sowie einen auf den Sourcekontaktöffnungen 61 gebildeten Sourceanschluss 75. Anders ausgedrückt handelt es sich bei dem Sourceanschluss 75 um eine Sourceelektrode, die für die Verbindung mit dem Sourcebereich 80 ausgebildet ist und die nur mit dem ersten Wannenbereich 41 und dem peripheren Bereich 42 direkt verbunden ist.
  • Der zweite Wannenbereich 43 ist mit dem ersten Wannenbereich 41 und dem peripheren Bereich 42 an einer von der Oberfläche der Driftschicht 21 des ersten Leitfähigkeitstyps abgelegenen Stelle verbunden. Gemäß der Auslegung der Zelleneinheiten, wie diese in 2 gezeigt ist, weist ferner der zweite Wannenbereich 43 in Abhängigkeit von den Richtungen der Schnittdarstellungen in 4 und 5 unterschiedliche Querschnittsformen auf.
  • Der in 5 veranschaulichte Fall zeigt eine andere Richtung der Schnittdarstellung als der in 4 veranschaulichte Fall. Jedoch sind beide Darstellungen einander im Wesentlichen ähnlich, mit der Ausnahme, dass die Schnittdarstellung des zweiten Wannenbereichs 43 in 5 nicht vorhanden ist, so dass auf eine ausführliche Beschreibung desselben verzichtet wird.
  • A-2. HERSTELLUNGSVERFAHREN
  • Als nächstes wird ein Herstellungsverfahren der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1 beschrieben, und zwar insbesondere ein Herstellungsverfahren des Siliciumkarbid-MOSFET, wobei auf die schematischen Längsschnittdarstellungen der 6 bis 15 Bezug genommen wird. Die Längsschnittdarstellungen der 6 bis 15 sind Darstellungen an Positionen, an denen kein Element-Abschlussbereich vorhanden ist und an denen viele Zelleneinheiten angeordnet sind, beispielsweise Längsschnittdarstellungen an einer Position entlang einer Linie C-C' in 3.
  • Als erstes wird das Halbleiterelement 20 aus Siliciumkarbid des ersten Leitfähigkeitstyps bereitgestellt. Anstelle von Siliciumkarbid kann für das Halbleiterelement 20 auch ein Halbleiter mit weiter Bandlücke verwendet werden, der eine breitere Bandlücke im Vergleich zu Silicium aufweist. Beispielsweise wird anstelle von Siliciumkarbid GaN, Diamant oder dergleichen als Halbleiter mit weiter Bandlücke vorgesehen. Das Halbleitersubstrat 20 kann in Bezug auf eine C-Achse um 8° oder weniger geneigt sein oder auch keine Neigung aufweisen. Wie auch immer die Ebenenrichtung des Substrats sein mag, so hat dies keinen Einfluss auf die Wirkung des Ausführungsbeispiels 1.
  • Die Driftschicht 21 des ersten Leitfähigkeitstyps, die aus einer epitaxialen Kristall-Wachstumsschicht gebildet ist (wobei die Dotierstoffkonzentration derselben z.B. in einem Bereich zwischen 1 × 1013 cm-3 und 1 × 1018 cm-3 liegt und die Dicke derselben z.B. in einem Bereich von 4 µm bis 200 µm liegt), wird über dem Halbleitersubstrat 20 vorgesehen.
  • Anschließend wird, wie unter Bezugnahme auf 6 ersichtlich, ein Dotierstoff durch Ionenimplantation unter Verwendung einer Resist-Maske, eine Oxidschicht-Maske oder dergleichen eingebracht, die durch photolithographische Technik bearbeitet wird, um einen ersten Wannenbereich 41a des zweiten Leitfähigkeitstyps zu bilden. Zum einfacheren Verständnis veranschaulicht 6 einen ersten Wannenbereich 41b, der an einer Position vorhanden ist, an der eine Reihe der Zelleneinheiten um eine halbe Mittenbeabstandung von dieser Schnittposition versetzt ist.
  • Das Halbleitersubstrat 20 muss während der Implantation nicht aktiv erwärmt werden, kann jedoch auf eine Temperatur im Bereich von 200 °C bis 800 °C erwärmt werden. Darüber hinaus ist Stickstoff oder Phosphor als zu implantierender Dotierstoff bevorzugt, wenn es sich bei dem Leitfähigkeitstyp um n-Leitfähigkeit handelt, und Aluminium oder Bor ist bevorzugt, wenn es sich bei dem Leitfähigkeitstyp um p-Leitfähigkeit handelt.
  • Weiterhin ist es notwendig, die Tiefe des ersten Wannenbereichs 41a derart vorzugeben, dass diese nicht über eine Bodenfläche der Driftschicht 21 hinausgeht, wobei die Tiefe mit einem Wert vorgegeben wird, der z.B. in einem Bereich von 0,3 µm bis 2,0 µm liegt. Die Dotierstoffkonzentration des ersten Wannenbereichs 41a übersteigt die Dotierstoffkonzentration der Driftschicht 21 und ist mit einem Wert vorgegeben, der z.B. in einem Bereich von 1 × 1015 cm-3 bis 1 × 1019 cm-3 liegt.
  • Was jedoch den Bereich in der Nähe der obersten Oberfläche der Driftschicht 21 anbelangt, so kann die Dotierstoffkonzentration des ersten Wannenbereichs 41a auch niedriger sein als die Dotierstoffkonzentration der Driftschicht 21, um dadurch die Leitfähigkeit des Kanalbereichs der Siliciumkarbid-Halbleitervorrichtung zu erhöhen.
  • Die Verteilung des ersten Wannenbereichs 41a kann in einer Form vorliegen, die in Richtung der Tiefe in Querrichtung breiter wird (sich verbreiternde Form), wie dies in 7 dargestellt ist, oder in einer Form vorliegen, die in Richtung der Tiefe in Querrichtung geringer wird (sich verjüngende Form), wie dies in 8 dargestellt ist. Insbesondere wenn der erste Wannenbereich 41a durch die Dotierstoff-Ionenimplantation derart gebildet wird, dass der Dotierstoff auf einer Seite der obersten Oberfläche desselben mager wird und der Dotierstoff auf einer Seite der Tiefe konzentriert wird, wird die Streuung des implantierten Dotierstoffs in einer Querrichtung auf der Seite der Tiefe größer. Auf diese Weise lässt sich die in 7 dargestellte Struktur in einfacher Weise erzielen.
  • Obwohl in der Zeichnung nicht dargestellt, werden als nächstes der periphere Bereich 42 des zweiten Leitfähigkeitstyps und der JTE-Bereich 40 des zweiten Leitfähigkeitstyps durch die Dotierstoff-Ionenimplantation ebenfalls in ähnlicher Weise gebildet. Wenn dabei die Konzentration des Dotierstoffs und die Implantationstiefe zwischen dem ersten Wannenbereich 41 und dem peripheren Bereich 42 identisch sind, kann eine Strukturierung mittels eines einzigen photolithographischen Prozesses erfolgen, wobei dies zu einer Reduzierung der Anzahl von Prozessen sowie der Kosten für einen Chip führt.
  • Alternativ hierzu können sie auch nicht identisch sein. Anders ausgedrückt, es kann in dem peripheren Bereich 42, der nicht zur Leitung des Kanals beiträgt, ein Dotierstoff des zweiten Leitfähigkeitstyps in einer höheren Konzentration implantiert werden, so dass die Leitfähigkeit des zweiten Leitfähigkeitstyps erhöht wird und ein Durchbruch des Elements verhindert wird, der durch die Erzeugung eines Potentials aufgrund von Ladungen hervorgerufen wird, die durch den Schaltvorgang des Elements induziert werden.
  • Wie in 4 gezeigt ist, sind der periphere Bereich 42 und der JTE-Bereich 40 in der Driftschicht 21 miteinander verbunden. Wie ferner in 4 gezeigt ist, sind der erste Wannenbereich 41 und der periphere Bereich 42 in der Driftschicht 21 nicht direkt miteinander verbunden.
  • Wie in 9 gezeigt, wird anschließend ein Dotierstoff durch Ionenimplantation unter Verwendung einer Resist-Maske, einer Oxidschicht-Maske oder dergleichen eingebracht, die durch photolithographische Technik bearbeitet wird, um den zweiten Wannenbereich 43 des zweiten Leitfähigkeitstyps zu bilden. Die Tiefe des zweiten Wannenbereichs 43 wird derart vorgegeben, dass diese nicht über die Bodenfläche der Driftschicht 21 hinausgeht, und wird als Wert beispielsweise in einem Bereich zwischen 0,3 µm und 3,0 µm vorgegeben.
  • Die Dotierstoffkonzentration des zweiten Wannenbereichs 43 übersteigt die Dotierstoffkonzentration der Driftschicht 21 und ist mit einem Wert in einem Bereich beispielsweise zwischen 1 × 1015 cm-3 und 1 × 1021 cm-3 und in weiter bevorzugter Weise zwischen 1 × 1016 cm-3 und 1 × 1019 cm-3 vorgegeben. Die Dotierstoffkonzentration des zweiten Wannenbereichs 43 kann von der Dotierstoffkonzentration des ersten Wannenbereichs 41 verschieden sein.
  • Wie in 9 gezeigt, kann der zweite Wannenbereich 43 auf die gleiche Tiefe wie die des ersten Wannenbereichs 41 ausgebildet sein oder, wie in 10 gezeigt, kann er tiefer als der erste Wannenbereich 41a ausgebildet sein. Wie jedoch in 10 ebenfalls gezeigt ist, sind der erste Wannenbereich 41a und der zweite Wannenbereich 43 in einer unteren Region des ersten Wannenbereichs 41a miteinander verbunden.
  • Obwohl der zweite Wannenbereich 43 in dem JFET-Bereich zwischen den ersten Wannenbereichen 41a und 41b gebildet wird, werden die plane Anordnung und Struktur desselben im Folgenden noch beschrieben.
  • Der zweite Wannenbereich 43 und der erste Wannenbereich 41a werden nicht gleichzeitig gebildet. Ferner wird der zweite Wannenbereich 43 derart ausgebildet, dass er den ersten Wannenbereich 41a und den peripheren Bereich 42 miteinander verbindet.
  • Wie in 11 gezeigt, wird als nächstes ein Dotierstoff durch Ionenimplantation unter Verwendung einer Resist-Maske, einer Oxidschicht-Maske oder dergleichen eingebracht, die durch photolithographische Technik bearbeitet ist, und es werden der Sourcebereich 80 des ersten Leitfähigkeitstyps und ein Feldstoppbereich (nicht gezeigt) des ersten Leitfähigkeitstyps gebildet.
  • Was die Tiefe des Sourcebereichs 80 des ersten Leitfähigkeitstyps anbelangt, so wird die Bodenfläche desselben derart vorgegeben, dass diese nicht über die Bodenfläche des ersten Wannenbereichs 41 hinausgeht. Der Wert der Dotierstoffkonzentration liegt über dem Wert der Dotierstoffkonzentration des ersten Wannenbereichs 41 und wird mit einem Wert in einem Bereich beispielsweise zwischen 1 × 1017 cm-3 und 1 × 1021 cm-3 vorgegeben.
  • Zum Realisieren eines ausgezeichneten metallischen Kontakts zwischen dem ersten Wannenbereich 41 und dem peripheren Bereich 42 sowie dem Sourceanschluss 75 werden der Wannenkontaktbereich 46 und der Wannenkontaktbereich 47 (nicht gezeigt) durch Ionenimplantation gebildet, wobei die Dotierstoffkonzentrationen des zweiten Leitfähigkeitstyps derselben höher sind als die Dotierstoffkonzentrationen des ersten Wannenbereichs 41 und des peripheren Bereichs 42. Vorzugsweise wird die Ionenimplantation bei einer Substrattemperatur von 150 °C oder höher ausgeführt.
  • Durch das Vorgeben eines derartigen Temperaturbereichs wird eine Schicht des zweiten Leitfähigkeitstyps mit geringem Flächenwiderstand gebildet. Es ist darauf hinzuweisen, dass in den 11 bis 15 der Sourcebereich 80 und der Wannenkontaktbereich 46 zwar ebenfalls in dem ersten Wannenbereich 41b in ähnlicher Weise wie im Fall des ersten Wannenbereichs 41a gebildet werden, diese jedoch zum einfacheren Verständnis in der Zeichnung nicht dargestellt sind.
  • Unmittelbar nach diesem Prozess, an einer beliebigen Stelle während des vorstehend beschriebenen Implantationsvorgangs, oder zu Beginn des vorstehend beschriebenen Implantationsvorgangs ist es auch möglich, den Dotierstoff des ersten Leitfähigkeitstyps über der gesamten Oberfläche des Substrats durch Ionenimplantation einzubringen, wie dies in 12 gezeigt ist, sowie auf der Oberfläche der Driftschicht 21 unter der Gateelektrode 50 eine Schicht 85 mit hoher Konzentration als zweiten Dotierstoffbereich des ersten Leitfähigkeitstyps zu bilden, deren Dotierstoffkonzentration höher ist als die Dotierstoffkonzentration der Driftschicht 21.
  • Wie in 13 dargestellt, ist es auch möglich, einen Dotierstoff des ersten Leitfähigkeitstyps in den JFET-Bereich durch Ionenimplantation unter Verwendung einer Resist-Maske, einer Oxidschicht-Maske oder dergleichen, die mittels photolithographischer Technik bearbeitet ist, einzubringen und eine Stromsteuerschicht 86 als zweiten Dotierstoffbereich des ersten Leitfähigkeitstyps zu bilden. Beide Vorgehensweisen können den Widerstand des JFET-Bereichs reduzieren und sind somit in der Lage, einen Widerstand im Einschaltzustand bzw. Einschaltwiderstand dieser Vorrichtung zu reduzieren.
  • Die Dotierstoffkonzentrationen der Schicht 85 mit hoher Konzentration sowie der Stromsteuerschicht 86 sind niedriger als eine maximale Dotierstoffkonzentration des zweiten Leitfähigkeitstyps in dem ersten Wannenbereich 41 sowie niedriger als eine maximale Dotierstoffkonzentration des zweiten Leitfähigkeitstyps in dem zweiten Wannenbereich 43, sind jedoch höher als die Dotierstoffkonzentration des ersten Leitfähigkeitstyps in der Driftschicht 21.
  • Der Wert hierfür ist z.B. in einem Bereich von 1 × 1016 cm-3 und 1 × 1018 cm-3 vorgegeben, wobei die Konzentrationsverteilung in einer Tiefenrichtung derselben ungleichmäßig sein kann. Wenn ferner die Schicht 85 mit hoher Konzentration und die Stromsteuerschicht 86 weniger tief sind als eine Tiefe der obersten Oberfläche des zweiten Wannenbereichs 43, so ergibt sich ferner ein Effekt dahingehend, dass der JFET-Widerstand vermindert wird.
  • Wie jedoch in den 12 und 13 dargestellt, können die genannten Schichten auch auf eine Tiefe ausgebildet sein, die tiefer ist als die Tiefe des ersten Wannenbereichs 41. In einem solchen Fall wird zusätzlich zu der Reduzierung des JFET-Widerstands auch ein Ausbreitungswiderstand des JFET-Bereichs reduziert, und dadurch wird der Einschaltwiderstand der Siliciumkarbid-Halbleitervorrichtung reduziert.
  • Insbesondere bei einer Struktur, bei der die Schicht 85 mit hoher Konzentration tiefer ausgebildet wird als eine Tiefe des ersten Wannenbereichs 41, wie dies in 12 dargestellt ist, ergibt sich weiterhin ein Effekt dahingehend, dass ein Lawinendurchbruch zwischen dem ersten Wannenbereich 41 und der Driftschicht 21 während der Anlegung einer Sperrvorspannung in stabilerer Weise hervorgerufen wird.
  • Die eine hohe Konzentration aufweisende Schicht 85 kann durch epitaxiales Aufwachsen auf der Driftschicht 21 gebildet werden, bevor die in 6 dargestellte Ionenimplantation ausgeführt wird. Ferner können die eine hohe Konzentration aufweisende Schicht 85 und die Stromsteuerschicht 86 beide gebildet werden.
  • Anschließend wird der implantierte Dotierstoff elektrisch aktiviert, indem eine Wärmebehandlung bei einer Temperatur im Bereich von 1500 °C bis 2200 °C für eine Zeitdauer im Bereich von 0,5 Minuten bis 60 Minuten in einer InertgasAtmosphäre aus Argon, Stickstoff oder dergleichen oder in einem Vakuum ausgeführt wird. Bei der Wärmebehandlung kann der Prozess ausgeführt werden, während eine Oberfläche der Driftschicht 21 oder eine Oberfläche der Driftschicht 21 und eine rückwärtige Oberfläche sowie Endflächen des Halbleitersubstrats 20 mit einer Schicht aus Kohlenstoff bedeckt sind.
  • Mit dieser Anordnung ist es möglich, die Entstehung von Oberflächenrauheit auf der Driftschicht 21 aufgrund einer Ätzwirkung durch restliche Feuchtigkeit oder restlichen Sauerstoff im Inneren der Vorrichtung während der Wärmebehandlung zu verhindern.
  • Nachdem eine Schicht mit veränderter Oberfläche entfernt worden ist, indem eine Siliciumoxidschicht durch thermische Oxidation gebildet wird und die Oxidschicht unter Verwendung von Fluorwasserstoffsäure entfernt wird, um eine klare Oberfläche zu erhalten, wird als nächstes nur ein aktiver Bereich geöffnet, und in einem anderen Bereich als diesem wird eine von einer Siliciumoxidschicht bedeckte Feldoxidschicht 31 durch das CVD-Verfahren oder dergleichen aufgebracht, so dass eine Strukturierung ausgeführt wird (nicht gezeigt). Die Schichtdicke der Feldoxidschicht 31 kann in einem Bereich zwischen 0,5 µm und 2 µm liegen.
  • Wie in 14 dargestellt, wird als nächstes z.B. die Gateisolierschicht 30 durch ein thermisches Oxidationsverfahren oder Abscheideverfahren oder im Anschluss daran durch Wärmebehandlung in einer Stickstoffgas-Atmosphäre, wie z.B. NO oder N2O, oder einer Ammoniak-Atmosphäre gebildet.
  • Anschließend wird Polysilicium, das als Gateelektrodenmaterial dient, durch das CVD-Verfahren abgeschieden bzw. aufgebracht, und die Gateelektrode 50 wird durch ein photolithographisches Verfahren oder Trockenätzen strukturiert, um dadurch die in der Zeichnung dargestellte Struktur zu erhalten. Vorzugsweise beinhaltet das Polysilicium Phosphor oder Bor, um für einen niedrigen Flächenwiderstand zu sorgen.
  • Das Phosphor oder Bor kann während der Schichtbildung des Polysilicium aufgenommen werden oder kann durch Ionenimplantation und Wärmebehandlung im Anschluss daran aktiviert werden. Ferner kann es sich bei der Gateelektrode um eine mehrlagige Schicht aus Polysilicium, Metall und einer intermetallischen Verbindung handeln.
  • Wie in 15 dargestellt, werden nach dem Aufbringen der dielektrischen Zwischenschicht 32 durch das CVD-Verfahren oder dergleichen die Sourcekontaktöffnung 61 und die Wannenkontaktöffnung 62 (nicht gezeigt) beispielsweise durch ein Trockenätzverfahren gebildet, wobei diese Öffnungen später mit dem Sourceanschluss 75 gefüllt werden sollen. Hierbei kann die Gatekontaktöffnung 64 (nicht gezeigt), die mit der Gateverdrahtung 76 (nicht gezeigt) gefüllt werden soll, zur gleichen Zeit gebildet werden. Mit dieser Anordnung kann der Prozess vereinfacht werden, und die für die Herstellung des Chips entstehenden Kosten lassen sich reduzieren.
  • Als nächstes wird die ohmsche Elektrode 71 in einem Bereich gebildet, in dem Siliciumkarbid aus der Sourcekontaktöffnung 61 und der Wannenkontaktöffnung 62 (nicht gezeigt) freiliegt, die in der dielektrischen Zwischenschicht 32 geöffnet sind. Die ohmsche Elektrode 71 wird zum Bilden eines ohmschen Kontaktes zwischen dem Sourcebereich 80 sowie dem Wannenkontaktbereich 46 und dem Wannenkontaktbereich 47 (nicht gezeigt) verwendet.
  • Die ohmsche Elektrode 71 kann durch einen Verfahren gebildet werden, bei dem nach dem Ausbilden einer metallischen Schicht, die Ni als Hauptbestandteil beinhaltet, auf der gesamten Oberfläche des Substrats Silicid zwischen der metallischen Schicht und dem Siliciumkarbid durch Wärmebehandlung bei einer Temperatur zwischen 600 °C und 1100 °C gebildet wird, wobei die metallische Schicht, die Ni als Hauptbestandteil beinhaltet und auf der Zwischenlagen-Isolierschicht 32 verbleibt, durch Nassätzen unter Verwendung von Salpetersäure, Schwefelsäure, Salzsäure, einer gemischten Lösung derselben mit einer WasserstoffperoxidLösung oder dergleichen entfernt wird.
  • Während die ohmsche Elektrode 71 gebildet wird, wird eine ähnliche metallische Schicht auf einer rückwärtigen Oberfläche des Halbleitersubstrats 20 gebildet, und im Anschluss daran kann die ohmsche Elektrode 72 auf der rückwärtigen Oberfläche durch Wärmebehandlung gebildet werden. Mit dieser Ausbildung kann ein ausgezeichneter ohmscher Kontakt zwischen dem aus Siliciumkarbid hergestellten Halbleitersubstrat 20 und der im Anschluss daran gebildeten Drainelektrode 77 erzielt werden.
  • Die ohmschen Elektroden 71 können aus einer identischen intermetallischen Verbindung in jedem Bereich derselben gebildet werden oder sie können aus unterschiedlichen intermetallischen Verbindungen hergestellt werden, die individuell für p-Leitfähigkeit und n-Leitfähigkeit geeignet sind. Anders ausgedrückt, es ist wichtig, dass die ohmsche Elektrode 71 einen ausreichend niedrigen ohmschen Kontaktwiderstand in Bezug auf den Sourcebereich 80 des ersten Leitfähigkeitstyps aufweist, um den Einschaltwiderstand des herzustellenden MOSFET zu reduzieren.
  • Gleichzeitig ist auch ein niedriger Kontaktwiderstand in Bezug auf den Wannenkontaktbereich 46 des zweiten Leitfähigkeitstyps und den Wannenkontaktbereich 47 (nicht gezeigt) erforderlich, um eine Durchlasscharakteristik einer im Inneren des MOSFET gebildeten Körperdiode zu verbessern. Dies kann durch individuelles Strukturieren einer Metallschicht unter Verwendung einer photolithographischen Technik realisiert werden.
  • Eine Wärmebehandlung kann nach dem Entfernen der metallischen Schicht, die Ni als Hauptbestandteil enthält und auf der dielektrischen Zwischenschicht 32 verbleibt, erneut ausgeführt werden. Dabei wird die Wärmebehandlung bei einer höheren Temperatur als die vorherige Wärmebehandlung ausgeführt, so dass der ohmsche Kontakt mit einem noch weiter reduzierten Kontaktwiderstand gebildet werden kann.
  • Wenn die Gatekontaktöffnung 64 (nicht gezeigt) in dem vorhergehenden Prozess gebildet wird, dann wird eine Silicidschicht in der Gateelektrode 50 gebildet, die in der Bodenfläche der Gatekontaktöffnung 64 vorhanden ist. Wenn die Gatekontaktöffnung 64 nicht in dem vorhergehenden Prozess gebildet wird, so wird die mit der Gateverdrahtung 76 (nicht gezeigt) zu füllende Gatekontaktöffnung 64 durch das anschließende photolithographische Verfahren und Ätzen gebildet.
  • Anschließend wird ein Verdrahtungsmetall aus Al, Cu, Ti, Ni, Mo, W, Ta, einem Nitrid derselben, einer laminierten Schicht derselben oder einer Legierung derselben durch ein Sputter-Verfahren oder ein Abscheideverfahren aus der Dampfphase gebildet, und im Anschluss daran erfolgt eine derartige Strukturierung, dass die Gateverdrahtung 76, der Gateanschluss 78 (siehe 1) und der Sourceanschluss 75 gebildet werden.
  • Wenn zusätzlich die Drainelektrode 77 durch Bilden einer Metallschicht aus Ti, Ni, Ag, Au oder dergleichen auf der ohmschen Elektrode 72 auf einer rückwärtigen Oberfläche gebildet ist, ist die Herstellung des in 15 dargestellten Siliciumkarbid-MOSFET abgeschlossen.
  • Die Querschnittsstruktur, die den Anschlussbereich in diesem Prozess beinhaltet, ist in den 4 und 5 veranschaulicht. Obwohl es in der Zeichnung nicht dargestellt ist, kann die Vorderseite mit einer Schutzschicht bedeckt werden, wie z.B. eine Siliciumnitridschicht oder Polyimid. Diese werden an geeigneten Stellen des Gateanschlusses 78 und des Sourceanschlusses 75 geöffnet und können für die Verbindung mit einer externen Steuerschaltung angeordnet werden.
  • A-3. ARBEITSWEISE
  • Als nächstes werden die Arbeitsweise der gemäß dem vorliegenden Ausführungsbeispiel gefertigten Siliciumkarbid-Halbleitervorrichtung sowie die plane Anordnung des zweiten Wannenbereichs 43 beschrieben.
  • Bei der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 1 sind eine Vielzahl von Zelleneinheiten, die den MOSFET bilden, sowie eine die Zelleneinheiten umgebende pn-Diode elektrisch parallel miteinander verbunden. Die planen Anordnungen der Zelleneinheiten sind in den 16 bis 18 zusätzlich zu der Darstellung z.B. in 2 veranschaulicht.
  • Die 16 und 18 veranschaulichen einen Bereich in der Nähe der obersten Oberfläche der Driftschicht 21, wobei 16 eine Anordnung zeigt, in der die in den 1 bis 5 dargestellten quadratischen Zellen einander abwechselnd angeordnet sind, während 17 eine Anordnung zeigt, in der die quadratischen Zellen in identischen Intervallen angeordnet sind, und 18 eine Darstellung zeigt, in der sechseckige Zellen sehr dicht beieinander angeordnet sind.
  • Die Driftschicht 21 ist in dem Spalt des ersten Wannenbereichs 41 vorhanden, und unmittelbar darüber sind die Gateisolierschicht 30 und die Gateelektrode 50 vorhanden (siehe 4).
  • Es ist bekannt, dass die Rückkopplungskapazität zwischen der Gateelektrode und der Drainelektrode im Wesentlichen proportional zu der Fläche des Spaltbereichs ist und dass mit zunehmender Rückkopplungskapazität ein Verlust während des Schaltvorgangs (Schaltverlust) des MOSFET größer wird. Wie unter Bezugnahme auf eine Region ersichtlich, die in 15 in einem mit D bezeichneten Kreis vorhanden ist, wird dann, wenn der zweite Wannenbereich 43 in einem Spalt zwischen den ersten Wannenbereichen 41a und 41b als Paar vorhanden ist, die effektive Fläche des Spaltbereichs geringer, wobei dies den Effekt hat, dass die Rückkopplungskapazität geringer wird. Anders ausgedrückt, dies ermöglicht eine Reduzierung des Schaltverlusts.
  • Es wird nun die plane Anordnung des zweiten Wannenbereichs 43 beschrieben. Wenn bei einem Längs-MOSFET mit einer Zellenstruktur, wie sie in den 2 und 16 bis 18 in der Zelleneinheit dargestellt ist, ein Aus-Zustand aufrechterhalten wird, in dem eine Sperrvorspannung an der Drainelektrode 77 anliegt, wird ein hohes elektrisches Feld in der Gateisolierschicht 30 induziert, die eine MOS-Struktur aufweist und unmittelbar über dem JFET-Bereich vorhanden ist.
  • In einem Bereich, in dem das elektrische Feld am höchsten ist, wird ein Abschirmeffekt aufgrund einer Verarmungsschicht, die sich von dem ersten Wannenbereich 41 zu dem JFET-Bereich erstreckt, schwach, wobei es sich um eine Stelle handelt, die in den 16 bis 18 individuell mit E bezeichnet ist. Anders ausgedrückt, bei dieser Stelle handelt es sich um eine Stelle in der Draufsicht, die eine Position beinhaltet, an der eine Gesamtsumme der Distanzen von einer Vielzahl von einander benachbarten ersten Wannenbereichen 41 am niedrigsten wird.
  • Insbesondere gibt es bei einem tatsächlichen Herstellungsvorgang viele Fälle, in denen Strukturecken des ersten Wannenbereichs 41 oder dergleichen abgerundet sind, wie dies in den 19 bis 21 individuell dargestellt ist, wobei dies von der Genauigkeit einer Resist-Struktur bei dem photolithographischen Prozess abhängig ist. Infolgedessen steigt die elektrische Feldstärke an der Stelle E stärker an als in den Fällen, die in den 16 bis 18 veranschaulicht sind.
  • Die Situation ist in 30 veranschaulicht. 30 zeigt eine elektronenmikroskopische Aufnahme einer Oberfläche des Siliciumkarbid-Halbleiters unmittelbar nach dem Implantieren von Al, das den ersten Wannenbereich 41 bildet. Obwohl eine Chrom-Maskenstruktur (offene Struktur) mit quadratischer Formgebung und scharfen Ecken verwendet wird, besitzt eine Resist-Struktur im Anschluss an den photolithographischen Vorgang abgerundete Ecken mit einem Radius von etwa 0,5 µm. Es versteht sich somit, dass sich dies in dem ersten Wannenbereich 41 widerspiegelt und dieser somit eine abgerundete Struktur aufweist.
  • Somit wird durch Bedecken der Stelle E und des Bereichs in der Nähe derselben mit einer Schicht des zweiten Leitfähigkeitstyps das an die Gateisolierschicht 30 angelegte elektrische Feld reduziert, wobei dies im Hinblick auf die Sicherstellung der Zuverlässigkeit der Gateisolierschicht 30 bevorzugt ist.
  • Die 22 bis 25 veranschaulichen plane Anordnungen (Projektionsansichten auf die Oberfläche des Substrats) des zweiten Wannenbereichs 43, der die ersten Wannenbereiche 41 miteinander verbindet. Die 26 bis 29 veranschaulichen diesen entsprechende tatsächliche Ausbildungen.
  • In dem Fall, in dem die quadratischen Zellen in alternierender Weise angeordnet sind, wie dies in den 22 und 23 dargestellt ist, beinhaltet der zweite Wannenbereich 43 mit quadratischer Formgebung gemäß der Darstellung in 22 oder mit dreieckiger Formgebung gemäß der Darstellung in 23 einen Schwerpunkt E eines Dreiecks, das durch miteinander Verbinden von Scheitelpunkten von zwei einander benachbarten Bereichen der ersten Wannenbereiche 41 sowie einem Zentrum der diesen zugewandt gegenüberliegenden Zellen gebildet ist.
  • Da die Fläche des zweiten Wannenbereichs 43 in 22 größer ist, ist auch der Effekt der Reduzierung der Rückkopplungskapazität größer. Da im Gegensatz ein den JFET-Bereich abschirmender Bereich in 23 kleiner ist, kann ein Anstieg des Widerstands während des Einschalt-Betriebs des JFET-Bereichs unterdrückt werden.
  • Wie bei den quadratischen Zellen in 24 und den sechseckigen Zellen in 25 beinhalten ein in 24 dargestelltes Quadrat und ein in 25 dargestelltes Dreieck einen Schwerpunkt eines Quadrats oder eines Dreiecks, das durch miteinander Verbinden der Scheitelpunkte der vier bzw. drei einander benachbarten Bereiche der ersten Wannenbereiche 41 gebildet ist.
  • 31 zeigt eine elektronenmikroskopische Aufnahme einer Oberfläche des Siliciumkarbid-Halbleiters, in dem die in 27 veranschaulichte Struktur tatsächlich hergestellt ist. Für die abgerundeten quadratischen ersten Wannenbereiche 41 wird der zweite Wannenbereich 43 mit dreieckiger Form zwischen den einander benachbarten ersten Wannenbereiche 41 gebildet, wobei die zweiten Wannenbereiche 43 die ersten Wannenbereiche 41 miteinander verbinden. Durch das Anordnen des zweiten Wannenbereichs 43 wird ein Anstieg in der elektrischen Feldstärke an der Stelle E (siehe 23) unterdrückt, die durch die abgerundeten Ecken des ersten Wannenbereichs 41 hervorgerufen wird, wobei somit die Rückkopplungskapazität vermindert werden kann.
  • Als Ergebnis der Verbindung der ersten Wannenbereiche 41 durch den zweiten Wannenbereich 43 gemäß der Darstellung in den 22 bis 25 zeigen sich die charakteristischen Merkmale der vorliegenden Erfindung in der Reduzierung der Rückkopplungskapazität, der Verbesserung der Zuverlässigkeit, indem ein Beaufschlagen der Gateisolierschicht 30 mit einem hohen elektrischen Feld unterdrückt ist, ferner in der Erhöhung des Durchlassstroms einer Körperdiode aufgrund einer Vergrößerung der Verbindungsfläche derselben und dergleichen.
  • Wie ferner in den 4, 5 und 15 dargestellt, ist es aufgrund des Nichtvorhandenseins des zweiten Wannenbereichs 43 in der obersten Oberfläche der Driftschicht 21 möglich, die Rückkopplungskapazität zu reduzieren, ohne dass ein hoher Anstieg bei dem Einschalt-Widerstand hervorgerufen wird.
  • Wenn sich der in den 22 bis 25 dargestellte zweite Wannenbereich 43 bis zu der obersten Oberfläche der Driftschicht 21 erstreckt, wird ein Teil eines Kanals, der aufgrund des ersten Wannenbereichs 41, des Sourcebereichs 80 und des JFET-Bereichs auf der Oberfläche gebildet wird, durch einen Bereich des zweiten Leitfähigkeitstyps gedrosselt. Infolgedessen wird die Kanalbreite pro Zelleneinheitsfläche vermindert, und der Einschalt-Widerstand wird erhöht, da hierdurch dem JFET-Bereich ein Bereich zum Erzeugen von Trägern entzogen wird, die während des Einschalt-Betriebs durch das elektrische Feld am Gate induziert werden.
  • Da gemäß der vorliegenden Erfindung der zweite Wannenbereich 43 auf der Oberfläche der Driftschicht 21 nicht vorhanden ist, wird ein derartiges Problem nicht hervorgerufen, und somit besteht ein Merkmal der vorliegenden Erfindung in der Reduzierung der Rückkopplungskapazität, ohne dass ein hoher Anstieg bei dem Widerstand im Einschaltzustand hervorgerufen wird.
  • Wie bei dem Resultat der numerischen Berechnung in 32 dargestellt ist, lässt sich die Struktur des zweiten Wannenbereichs 43, in dem eine n-leitende Schicht des JFET-Bereichs vorhanden ist, beispielsweise durch Implantieren von Al bei 700 keV in der aus Siliciumkarbid hergestellten Driftschicht 21 herstellen, wobei eine p-leitende Schicht mit einer Tiefe von etwa 0,3 µm bis 1,0 µm bereitgestellt wird und ferner eine n-leitende Schicht auf einer Seite mit einer größeren Tiefe als 1,0 µm bereitgestellt wird.
  • In der Darstellung veranschaulicht hierbei eine vertikale Achse eine Konzentration von Al, und eine horizontale Achse veranschaulicht eine Tiefe (nm) von der Oberfläche. Die p-leitende Schicht ist derart gebildet, dass sich der zweite Wannenbereich 43 nicht bis zu der obersten Oberfläche der Driftschicht 21 erstreckt. Gemäß dieser Berechnung wird die Dotierstoffkonzentration der Driftschicht 21 mit 2 × 1016 cm-3 vorgegeben.
  • Da insbesondere die thermische Diffusion des Dotierstoffs in Siliciumkarbid geringer ist als im Vergleich mit der thermischen Diffusion bei konventionellem Silicium, wird die Verteilung während der Implantation im Wesentlichen selbst dann aufrechterhalten, wenn eine Aktivierungs-Wärmebehandlung bei einer hohen Temperatur ausgeführt wird, und da eine Glättung der Dotierstoffkonzentration durch die thermische Diffusion unterdrückt wird, ist eine einfache Herstellung der Struktur des zweiten Wannenbereichs 43 möglich, wie diese in den 1 bis 5 und den 6 bis 15 dargestellt ist.
  • A-4. WIRKUNG
  • Gemäß dem Ausführungsbeispiel 1 der vorliegenden Erfindung weist eine Halbleitervorrichtung folgendes auf: ein Halbleitersubstrat 20 des ersten Leitfähigkeitstyps; eine Driftschicht 21 des ersten Leitfähigkeitstyps, die auf einer Oberfläche des Halbleitersubstrats 20 gebildet ist; eine Vielzahl von ersten Wannenbereichen 41 eines zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Driftschicht 21 selektiv gebildet sind; einen Sourcebereich 80 des ersten Leitfähigkeitstyps, bei dem es sich um einen Flächenbereich handelt, der auf einer Oberfläche von jedem der ersten Wannenbereiche 41 selektiv gebildet ist und der als Kanalbereich die Oberfläche von jedem der ersten Wannenbereiche 41 bildet, die zwischen dem Flächenbereich und der Driftschicht 21 angeordnet sind; eine Gateelektrode 50, die über eine Gateisolierschicht 30 hinweg in sich über den Kanalbereich und die Driftschicht 21 erstreckender Weise ausgebildet ist.
  • Die Halbleitervorrichtung weist ferner folgendes auf: eine Vielzahl von zweiten Wannenbereichen 43 des zweiten Leitfähigkeitstyps, die im Inneren der Driftschicht 21 unter der Gateelektrode 50 vergraben sind und derart ausgebildet sind, dass sie individuell mit jedem der einander benachbarten ersten Wannenbereiche 41 verbunden sind und in der Draufsicht mit einem Bereich unter der Vielzahl von ersten Wannenbereichen 41 partiell in Verbindung stehen; eine Sourceelektrode, die mit dem Sourcebereich 80 verbunden ist und derart ausgebildet ist, dass sie zwischen den ersten und zweiten Wannenbereichen 41 und 43 nur mit den ersten Wannenbereichen 41 direkt verbunden ist, und eine Drainelektrode 77, die auf einer rückwärtigen Oberfläche des Halbleitersubstrats 20 gebildet ist.
  • Somit sind die zweiten Wannenbereiche 43 in Positionen gebildet, die nicht als Kanalbereiche dienen, und es ist möglich, die Rückkopplungskapazität zu vermindern, ohne dass es zu einer Erhöhung des Kanalwiderstands und des JFET-Widerstands aufgrund einer Reduzierung einer Kanalbreite kommt, wobei sich hierdurch der Verlust im Einschaltzustand und der Schaltverlust der Halbleitervorrichtung reduzieren lassen.
  • Da gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung die Verteilung der Dotierstoffkonzentration des zweiten Leitfähigkeitstyps zwischen dem ersten Wannenbereich 41 und dem zweiten Wannenbereich 43 der Halbleitervorrichtung unterschiedlich ist, ist eine Reduzierung der Rückkopplungskapazität ohne Beeinträchtigung der Kanalcharakteristik möglich.
  • Gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung ist der zweite Wannenbereich 43 derart ausgebildet, dass er in der Draufsicht eine Stelle aufweist, an der die Gesamtsumme der Distanzen zwischen dem zweiten Wannenbereich 43 und der Vielzahl der ersten Wannenbereiche 41, mit denen der zweite Wannenbereich 43 verbunden ist, ein Minimum erreicht. Somit wird ein Anlegen eines hohen elektrischen Feldes an die Gateisolierschicht 30 während der Anlegung einer Sperrvorspannung unterdrückt, so dass die Zuverlässigkeit der Gateisolierschicht 30 verbessert ist.
  • Gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung beinhaltet die Halbleitervorrichtung in der Oberfläche der Driftschicht 21 unter der Gateschicht 50 ferner eine eine hohe Konzentration aufweisende Schicht 85 sowie eine Stromsteuerschicht 86, bei denen es sich um zweite Dotierstoffbereiche des ersten Leitfähigkeitstyps handelt und die höhere Dotierstoffkonzentrationen als die Dotierstoffkonzentration der Driftschicht 21 aufweisen, so dass somit eine Reduzierung des Widerstands des JFET-Bereichs möglich ist.
  • Gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung ist das Halbleitersubstrat 20 aus einem Halbleiter mit weiter Bandlücke in der Halbleitervorrichtung gebildet. Da somit die Stehspannung verbessert ist und die zulässige Stromdichte erhöht ist, kann eine Miniaturisierung der Halbleitervorrichtung erzielt werden. Da ferner der Leistungsverlust vermindert ist, lässt sich die Halbleitervorrichtung äußerst effizient ausbilden.
  • B. AUSFÜHRUNGSBEISPIEL 2
  • B-1. STRUKTUR
  • Die 33 bis 35 zeigen schematische Darstellungen zur Erläuterung einer Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2 und veranschaulichen insbesondere Zelleneinheiten eines Siliciumkarbid-MOSFET. Die 36 bis 40 zeigen Darstellungen zur Erläuterung der Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 2 und veranschaulichen insbesondere Diagramme (Projektionsansichten auf die Oberfläche des Substrats) einer planen Anordnung der Zelleneinheiten und der zweiten Wannenbereiche 43 des Siliciumkarbid-MOSFET.
  • In Ausführungsbeispiel 2 sind die Kanallängen auf einer Oberfläche einer Driftschicht 21, die durch einen Spalt zwischen einem ersten Wannenbereich 41 und einem Sourcebereich 80 gebildet sind, in der gesamten Zelleneinheit miteinander identisch.
  • Insbesondere sind der erste Wannenbereich 41 und der Sourcebereich 80 an Ecken einer in 33 dargestellten, quadratischen Zelleneinheit jeweils durch kreisbogenförmige Strukturen (Radius r1 und Radius r2) von 90° gebildet, wobei eine Stelle J ein Zentrum derselben bildet.
  • An Ecken einer in 34 dargestellten, sechseckigen Zelleneinheit sind ferner der erste Wannenbereich 41 und der Sourcebereich 80 jeweils durch kreisbogenförmige Strukturen (Radius r1 und Radius r2) von 60° mit der Stelle J als Zentrum derselben gebildet.
  • Ferner sind in einer in 35 dargestellten kreisförmigen Zelleneinheit der erste Wannenbereich 41 und der Sourcebereich 80 jeweils durch kreisbogenförmige Strukturen (Radius r1 und Radius r2) mit der Stelle J als Zentrum derselben gebildet.
  • B-2. ARBEITSWEISE
  • Durch das Ausbilden eines solchen ersten Wannenbereichs 41 und eines solchen Sourcebereichs 80 werden die Kanallängen in der Zelleneinheit gleichmäßig gemacht. In dem herkömmlichen Fall ist beispielsweise an den Ecken der in 16 dargestellten quadratischen Zelleneinheit ein Spalt zwischen dem ersten Wannenbereich 41 und dem Sourcebereich 80 im Maximum 1,41 mal länger als an einer anderen Stelle als den Ecken, und ein Kanalwiderstand in diesem Bereich ist höher. Ferner wird in der Nähe des Scheitelpunkts an der Ecke eine Stromkonzentration hervorgerufen, da die Distanzen von zwei Seiten (zwei Richtungen), die diese Ecke bilden, auf ein Minimum reduziert sind.
  • Insbesondere ist an der Ecke eine Verteilung des Einschaltstroms ungleichmäßig, wobei dies zu einem Problem hinsichtlich der Zuverlässigkeit des Elements führt. Bei der Struktur der Zelleneinheit gemäß dem vorliegenden Ausführungsbeispiel sind die Kanallängen über die gesamte Zelleneinheit konstant, so dass keine übermäßige Stromkonzentration hervorgerufen wird, wobei dies wiederum den Effekt hat, dass die Zuverlässigkeit des Elements verbessert ist.
  • Als ein Verfahren zum Ausbilden von solchen ersten Wannenbereichen 41 und einem solchen Sourcebereich 80 kann eine Ionenimplantation des Dotierstoffs unter Verwendung individueller Masken ausgeführt werden. Nach dem Implantiervorgang der Wannenbereiche unter Verwendung einer Maske des ersten Wannenbereichs 41 kann jedoch die Maske um einen Betrag der Kanallänge dicker ausgebildet werden und als Source-Implantationsmaske verwendet werden, oder nach dem Implantiervorgang des Sourcebereichs unter Verwendung einer Maske des Sourcebereichs kann die Maske um einen Betrag der Kanallänge dünner ausgebildet werden und als Wannen-Implantationsmaske verwendet werden.
  • Beispielsweise wird nach dem Implantiervorgang eine Oxidationsbehandlung an der Wannen-Implantationsmaske unter Verwendung von polykristallinem Silicium ausgeführt, um eine thermisch oxidierte Schicht um das polykristalline Silicium herum zu bilden und diese als Verbundmaske zum Ausführen der Source-Implantation zu verwenden, so dass eine Kanallänge realisiert werden kann, die einem Anstieg im Volumen entspricht.
  • Ferner werden nach dem Implantiervorgang ein isotroper Ätzvorgang einer Oxidschicht oder eines Resist sowie anschließend die Wannen-Implantation an der Source-Implantationsmaske unter Verwendung einer Siliciumoxidschicht oder eines Photoresist nach der Source-Implantation vorgenommen, so dass eine Kanallänge realisiert werden kann, die einer Verminderung im Volumen entspricht.
  • Ein derartiges selbstausrichtendes Verfahren zum Bestimmen der Kanallänge sorgt für einen stärkeren Effekt beim Realisieren einer konstanten Kanallänge in der Struktur der in 35 dargestellten kreisförmigen Zelleneinheit, die eine ausgezeichnete Symmetrie in Bezug auf ein Zentrum der Zelleneinheit aufweist. Der Grund hierfür besteht darin, dass in dem Fall, in dem eine strukturelle Modifizierung der Implantationsmaske durch ein chemisches Verfahren, wie Oxidation oder Ätzen ausgeführt wird, häufig unterschiedliche Reaktionsraten zwischen dem Eckbereich und dem linearen Bereich hervorgerufen werden, so dass hierdurch ein Anstieg im Volumen oder eine Verminderung im Volumen nicht notwendigerweise in allen Richtungen und über den gleichen Betrag in der Länge hervorgerufen wird, so dass es zu einer ungleichmäßigen Kanallänge kommt.
  • Wenn Krümmungsradien der Ecken des Quadrats und des Sechsecks, die in den 33 und 34 individuell dargestellt sind, in dem Sourcebereich 80, der kleiner ist als der erste Wannenbereich 41, einen Wert von 0,5 µm oder mehr besitzen, so ist eine ausreichende Auflösung derselben durch herkömmliche photolithographische Techniken möglich. Wenn der Krümmungsradius zu groß ausgebildet wird, wird ferner eine Reduzierung der Kanalbreite im Vergleich zu den ursprünglichen Kanalbreiten der quadratischen Form und der sechseckigen Form groß, wobei infolgedessen der Kanalwiderstand höher wird. Daher kann ein Krümmungsradius des Sourcebereichs 80 von etwa 2,0 µm gute Dienste leisten.
  • Um die Kanallänge konstant zu machen, ist es dabei auch vorstellbar, eine Struktur der Zelleneinheit vorzusehen, bei der die Ecken des quadratischen Sourcebereichs 80 bei 90° beibehalten werden, oder die Ecken des sechseckigen Sourcebereichs bei 120° beibehalten werden und keine abgerundeten Ecken vorgesehen werden, während nur die Ecken des ersten Wannenbereichs 41 abgerundet werden.
  • Wie beim Ausführungsbeispiel 1 veranschaulicht, ist es jedoch nicht einfach, eine solche Struktur mit spitzem Winkel als Implantationsmaske herzustellen, und es ist häufig der Fall, dass die Ecken abgerundet sind, wie dies in 30 veranschaulicht ist, wobei dies nicht zu einer konstanten Kanallänge führt. Selbst wenn eine Implantationsmaske mit einer Struktur mit spitzem Winkel gebildet werden kann, konzentriert sich der Einschaltstrom an den Ecken des Sourcebereichs 80, wobei dies im Hinblick auf die Zuverlässigkeit ungünstig ist.
  • Bei der Struktur der Zelleneinheit mit den abgerundeten Ecken, wie z.B. dem in 33 bis 35 veranschaulichten ersten Wannenbereich 41, nimmt der Spalt (die JFET-Länge) in dem ersten Wannenbereich im Vergleich zu der Struktur ohne abgerundete Ecken partiell zu, und es bestehen Bedenken dahingehend, dass das elektrische Feld über dem JFET-Öffnungsbereich gemäß der Darstellung in den 36 bis 40 zunimmt.
  • Das Anordnen des zweiten Wannenbereichs 43, wie dies bei der vorliegenden Erfindung gezeigt ist, sorgt hierbei für einen Effekt, dass ein Anlegen eines hohen elektrischen Feldes sowie eine Beeinträchtigung der Zuverlässigkeit der Gateoxidschicht unterdrückt werden. Bei dieser Konstruktion versteht es sich von selbst, dass die Rückkopplungskapazität reduziert wird, und der Verbindungsbereich der Körperdiode wird größer, so dass der Durchlassstrom der Körperdiode erhöht werden kann.
  • B-3. WIRKUNG
  • Da gemäß dem Ausführungsbeispiel 2 der vorliegenden Erfindung Spalte zwischen dem ersten Wannenbereich 41 und dem Sourcebereich 80 über die gesamte Oberfläche der Driftschicht 21 in der Halbleitervorrichtung miteinander identisch sind, ist eine Verteilung des Einschaltstroms in dem Kanalbereich während des Einschaltbetriebs gleichmäßig, und somit ist die Zuverlässigkeit des Elements verbessert.
  • Da gemäß dem Ausführungsbeispiel 2 der vorliegenden Erfindung die Symmetrie in Bezug auf ein Zentrum der Zelleneinheit in dem Fall ausgezeichnet ist, in dem der erste Wannenbereich 41 in der Halbleitervorrichtung kreisförmig ist, kann eine konstante Kanallänge realisiert werden, indem die Maske unter Verwendung eines Selbstausrichtungsverfahrens gebildet wird.
  • C. AUSFÜHRUNGSBEISPIEL 3
  • C-1. STRUKTUR
  • Die 41 bis 43 zeigen schematische Darstellungen zur Erläuterung einer Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 3 und veranschaulichen insbesondere Diagramme (Projektionsansichten auf die Oberfläche des Substrats) einer planen Anordnung der Zelleneinheiten des Siliciumkarbid-MOSFET.
  • Gemäß dem Ausführungsbeispiel 3 sind ferner dritte Wannenbereiche 44 vorgesehen, die im Inneren der Driftschicht 21 zwischen einer Vielzahl von isolierten zweiten Wannenbereichen 43 vergraben sind und derart ausgebildet sind, dass sie mit jedem der einander benachbarten zweiten Wannenbereiche 43 individuell verbunden sind.
  • Hierbei sind die dritten Wannenbereiche 44 in dem JFET-Bereich oder darunter vorhanden, sind jedoch nicht auf einer Oberfläche der Driftschicht 21 vorhanden. Ferner sind die dritten Wannenbereiche 44 mit der gleichen Tiefe wie die zweiten Wannenbereiche 43 oder tiefer als die zweiten Wannenbereiche 43 vorhanden.
  • Dies bedeutet, dass die dritten Wannenbereiche 44 nicht direkt mit den ersten Wannenbereichen 41 verbunden sind. Ferner sind die dritten Wannenbereiche 44 auch nicht direkt mit einem peripheren Bereich 42 verbunden.
  • C-2. ARBEITSWEISE
  • Durch derartiges Ausbilden von solchen dritten Wannenbereichen 44 ist es möglich, den Schaltverlust aufgrund einer weiteren Reduzierung der Rückkopplungskapazität zu vermindern. Da ferner der Verbindungsbereich der Körperdiode weiter vergrößert ist, kann ein Durchlassstrom derselben weiter erhöht werden.
  • Durch das Schaffen einer Struktur, bei der der zweite Wannenbereich 43 mit dem ersten Wannenbereich 41 in der Nähe einer Bodenfläche desselben in Kontakt tritt und der dritte Wannenbereich 44 mit dem zweiten Wannenbereich 43 in der Nähe der Bodenfläche des zweiten Wannenbereichs 43 in Kontakt tritt, kann eine durch das Einfügen des dritten Wannenbereichs 44 verursachte Verschmälerung eines JFET-Bereichs abgeschwächt werden. Dies bedeutet, dass ein beträchtlicher Anstieg des JFET-Widerstands verhindert werden kann, da die Spalte des ersten Wannenbereichs 41 und des dritten Wannenbereichs 44 sich tief im Inneren des Substrats ausbreiten.
  • Ferner veranschaulichen die 44 bis 46 Anordnungen der dritten Wannenbereiche 44 bei Betrachtung in einer Projektion auf die Oberfläche des Substrats, wobei die Bereitstellung derartiger Anordnungen, d.h. einer Struktur, bei der der JFET-Bereich vollständig mit dem dritten Wannenbereich 44 vergraben ist, für eine weitere Reduzierung der Rückkopplungskapazität wirksam ist.
  • Ein Detail der planen Struktur in 45 ist in den 47 bis 49 veranschaulicht. Die 47 bis 49 veranschaulichen im Querschnitt dargestellte Strukturen entlang einer Linie F - F', einer Linie G - G' bzw. einer Linie H - H' in 45. Insbesondere ist der zweite Wannenbereich 43 mit dem ersten Wannenbereich 41 an dessen Unterseite verbunden, wie dies in 48 dargestellt ist. Der dritte Wannenbereich 44 ist mit dem zweiten Wannenbereich 43 an dessen Unterseite verbunden, wie dies in 49 dargestellt ist. Wie in 47 gezeigt ist, ist eine Projektionsebene des JFET-Öffnungsbereichs von dem darunter befindlichen dritten Wannenbereich 44 bedeckt.
  • Wie jedoch durch eine Markierung K in 47 gezeigt ist, ist auch eine derartige Anordnung möglich, dass ein Spalt zwischen dem ersten Wannenbereich 41 und dem dritten Wannenbereich 44 vorgesehen ist. Mit dieser Anordnung fließt der Strom im Einschaltzustand durch den Spalt, und somit kann eine beträchtliche Reduzierung der Rückkopplungskapazität erzielt werden, ohne dass es zu einem derartigen Problem kommt, dass das Element nicht einschaltet.
  • Ferner verursacht dies eine sterische Verbreiterung des Öffnungsbereichs des JFET-Bereichs, und infolgedessen kann der Einschaltwiderstand reduziert werden. Da die in den 47 bis 49 dargestellten Strukturen mit der beim Ausführungsbeispiel 1 dargestellten Struktur mit der Ausnahme des Vorhandenseins der dritten Wannenbereiche 44 identisch sind, kann auf eine ausführliche Beschreibung der übrigen Strukturen verzichtet werden.
  • C-3. WIRKUNG
  • Gemäß dem Ausführungsbeispiel 3 der vorliegenden Erfindung sind eine Vielzahl von zweiten Wannenbereichen 43 vorhanden, und ferner sind die dritten Wannenbereiche 44 des zweiten Leitfähigkeitstyps vorhanden, die unter einer Vielzahl der ersten Wannenbereiche 41 im Inneren der Driftschicht 21 vergraben sind und derart ausgebildet sind, dass sie mit jedem benachbarten zweiten Wannenbereich 43 individuell verbunden sind. Somit sind eine Reduzierung der Rückkopplungskapazität und der Schaltverluste sowie eine Steigerung des Einschaltstroms der Körperdiode möglich.
  • Da gemäß dem Ausführungsbeispiel 3 der vorliegenden Erfindung ferner eine obere Oberfläche des dritten Wannenbereichs 44 unterhalb einer unteren Oberfläche des ersten Wannenbereichs 41 in der Halbleitervorrichtung ausgebildet ist, so ist eine sterische Verbreiterung des Öffnungsbereichs des JFET-Bereichs möglich, so dass der Einschaltwiderstand reduziert werden kann.
  • Da außerdem gemäß dem Ausführungsbeispiel 3 die zweiten Wannenbereiche 43 und die dritten Wannenbereiche 44 derart ausgebildet sind, dass sie die gesamten Bereiche von der Vielzahl der ersten Wannenbereiche 41 in der Draufsicht der Halbleitervorrichtung bedecken, ist eine weitere Verminderung der Rückkopplungskapazität möglich.
  • D. AUSFÜHRUNGSBEISPIEL 4
  • D-1. STRUKTUR
  • 50 zeigt eine Darstellung zur Erläuterung einer im Schnitt dargestellten Struktur einer Siliciumkarbid-Halbleitervorrichtung gemäß Ausführungsbeispiel 4 und veranschaulicht insbesondere Zelleneinheiten eines Siliciumkarbid-MOSFET.
  • Das Ausführungsbeispiel 4 zeichnet sich dadurch aus, dass dann, wenn die zweiten Wannen 43 durch Implantieren eines Dotierstoffs gebildet werden, bei diesem Vorgang eine Implantationsmaske verwendet wird, und zwar zum kontinuierlichen Implantieren eines Dotierstoffs des ersten Leitfähigkeitstyps, um eine Stromausbreitungsschicht 83 als ersten Dotierstoffbereich des ersten Leitfähigkeitstyps zu bilden. Die Stromausbreitungsschicht 83 weist eine Dotierstoffkonzentration auf, die höher ist als die der Driftschicht 21 und insbesondere in dem Bereich zwischen beispielsweise 2 × 1013 cm-3 und 2 × 1018 cm-3 liegt, wobei die Tiefe derselben die der Driftschicht 21 nicht überschreitet, sondern lediglich 1 µm beträgt. Da die in 50 veranschaulichte Struktur mit der Ausnahme des Vorhandenseins der Stromausbreitungsschicht 83 ähnlich der bei dem Ausführungsbeispiel 1 veranschaulichten Struktur ist, wird auf eine ausführliche Beschreibung der übrigen Strukturen verzichtet.
  • D-2. ARBEITSWEISE
  • Durch das Bereitstellen der Stromausbreitungsschicht 83 durch ein Selbstausrichtungsverfahren unter Verwendung der gleichen Maske wie beim Bilden der zweiten Wannenbereiche 43 hat der Strom, der während des Einschaltbetriebs durch den JFET-Bereich hindurchgegangen ist, die Tendenz, sich in einer Querrichtung auszubreiten, in der die einen niedrigen Widerstand aufweisende Stromausbreitungsschicht 83 vorhanden ist. Somit ist es möglich, den JFET-Ausbreitungswiderstand zu reduzieren.
  • Insbesondere durch Ausbilden der Stromausbreitungsschicht 83 durch Implantieren eines Dotierstoffs des ersten Leitfähigkeitstyps ist es möglich, einen Bereich zu bilden, der sich in Querrichtung weiter ausbreitet als der zweite Wannenbereich 43, und zwar selbst unter Verwendung der gleichen Implantationsmaske, aufgrund eines Effekts einer Querausbreitung während der Implantation. Somit wird der Effekt der Reduzierung des JFET-Widerstands noch ausgeprägter.
  • Die Stromausbreitungsschicht 83 kann derart gebildet werden, dass sie sich in Querrichtung stärker ausbreitet, indem der Dotierstoff in einem Winkel implantiert wird, der in Bezug auf die Oberfläche des Substrats beim Implantieren des Dotierstoffs des ersten Leitfähigkeitstyps von einer vertikalen Richtung zu einer horizontalen Richtung hin leicht geneigt ist (schräge Implantation).
  • Wie in dem Resultat der numerischen Berechnung in 51 veranschaulicht, ist eine solche sich ausbreitende Struktur der Stromausbreitungsschicht 83 in Form einer länglichen Struktur ausgebildet, bei der der zweite Wannenbereich 43 eine Tiefe von etwa 0,3 µm bis 1,0 µm aufweist und die Stromausbreitungsschicht 83 von dort bis auf eine Tiefe von etwa 1,3 µm gebildet wird, indem in der aus Siliciumkarbid bestehenden Driftschicht 21 eine p-leitende Schicht gebildet wird, indem z.B. Aluminium bei 500 keV implantiert wird und eine n+-leitende Schicht beispielsweise durch Implantieren von Stickstoff bei 1,3 MeV gebildet wird.
  • Hierbei veranschaulicht die vertikale Achse in der Darstellung eine Konzentration von Al oder N, und die horizontale Achse veranschaulicht eine Tiefe (nm) von der Oberfläche. Da die thermische Diffusion des Dotierstoffs in Siliciumkarbid im Vergleich zu der thermischen Diffusion in herkömmlichem Silicium geringer ist, wird die Verteilung während der Implantation selbst dann im Wesentlichen aufrechterhalten, wenn eine Aktivierungs-Wärmebehandlung bei einer hohen Temperatur ausgeführt wird. Da eine Glättung der Dotierstoffkonzentration durch thermische Diffusion unterdrückt wird, lässt sich die in 51 veranschaulichte Struktur in einfacher Weise herstellen.
  • Eine ähnliche Wirkung kann selbst dann erzielt werden, wenn bei Ausbildung des dritten Wannenbereichs 44 gemäß dem Ausführungsbeispiel 3 die Stromausbreitungsschicht 83 des ersten Leitfähigkeitstyps unter dem dritten Wannenbereich 44 unter Verwendung eines ähnlichen Selbstausrichtungsverfahrens gebildet wird.
  • D-3. WIRKUNG
  • Gemäß dem Ausführungsbeispiel 4 der vorliegenden Erfindung besteht durch weiteres Bereitstellen der Stromausbreitungsschicht 83, die unter dem zweiten Wannenbereich 43 und/oder dem dritten Wannenbereich 44 gebildet ist und eine höhere Dotierstoffkonzentration als die Dotierstoffkonzentration der Driftschicht 21 aufweist sowie einen ersten Dotierstoffbereich des ersten Leitfähigkeitstyps in der Halbleitervorrichtung bildet, die Möglichkeit einer Reduzierung des Ausbreitungswiderstands in dem JFET-Bereich.
  • Die vorstehend geschilderten Wirkungen bei den Ausführungsbeispielen 1, 2, 3 und 4 werden nicht von dem Herstellungsverfahren zum Bilden der Strukturen beeinflusst. Somit werden die beschriebenen Wirkungen selbst dann nicht beeinflusst, wenn diese Vorrichtungen durch andere Herstellungsverfahren als die in den Ausführungsbeispielen 1, 2, 3 und 4 als Beispiele beschriebenen Herstellungsverfahren hergestellt wird.
  • Obwohl die Ausführungsbeispiele der vorliegenden Erfindung ausführlich offenbart und beschrieben worden sind, stellen diese Beschreibungen lediglich Beispiele von Aspekten dar, bei denen die vorliegende Erfindung Anwendung finden kann, und die vorliegende Erfindung ist daher nicht auf diese Beispiele beschränkt. Es ist somit auch möglich, verschiedene Modifikationen und Änderungen für diese beschriebenen Aspekte ins Auge zu fassen, ohne dass man den Rahmen der vorliegenden Erfindung verlässt.
  • Ferner ist bei der vorliegenden Erfindung der Fall offenbart, in dem es sich bei dem Halbleiterelement um einen Längs-MOSFET handelt. Selbst wenn ein Halbleiterelement mit einem IGBT-Zellenbereich gebildet wird, indem eine Kollektorschicht des zweiten Leitfähigkeitstyps z.B. zwischen dem in 4 dargestellten Halbleitersubstrat 20 und der ohmschen Elektrode 72 auf der Rückseite derselben bereitgestellt wird, kann der beschriebene Effekt der vorliegenden Erfindung ebenfalls erzielt werden. Man kann somit sagen, dass der Bereich, über den sich die Wirkung der vorliegenden Erfindung erstreckt, ein Halbleiterelement als Schaltelement umfasst, das eine MOS-Struktur aufweist, wie z.B. eine MOSFET- oder eine IGBT-Struktur.
  • Ferner ist bei der vorliegenden Erfindung das eine MOS-Struktur aufweisende Halbleiterelement an sich, wie es in den Ausführungsbeispielen 1, 2, 3 und 4 beschrieben worden ist, als „Halbleitervorrichtung“ im engen Sinn definiert. Darüber hinaus ist auch ein Leistungsmodul an sich, in das dieses Halbleiterelement integriert ist und eine solche Anwendung, wie etwa ein Invertermodul bildet, das in einem Leiterrahmen angebracht ist und zusammen mit einer Freilaufdiode dicht eingeschlossen ist, die in umgekehrt paralleler Verbindung zu dem Halbleiterelement geschaltet ist, sowie eine Steuerschaltung und dergleichen, die eine Gatespannung des Halbleiterelements erzeugt und anlegt, ebenfalls als „Halbleitervorrichtung“ in einem breiteren Sinn zu verstehen.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung ist für die Anwendung bei einem Leistungswandler, wie z.B. einem Inverter, geeignet.
  • Bezugszeichenliste
    • 20
    Halbleitersubstrat
    21
    Driftschicht
    30
    Gateisolierschicht
    31
    Feldoxidschicht
    32
    dielektrische Zwischenschicht
    40
    JTE-Bereich
    41, 41a, 41b
    erster Wannenbereich
    42
    peripherer Bereich
    43
    zweiter Wannenbereich
    44
    dritter Wannenbereich
    46, 47
    Wannenkontaktbereich
    50
    Gateelektrode
    61
    Sourcekontaktöffnung
    62
    Wannenkontaktöffnung
    64
    Gatekontaktöffnung
    71, 72
    ohmsche Elektrode
    75
    Sourceanschluss
    76
    Gateverdrahtung
    77
    Drainelektrode
    78
    Gateanschluss
    80
    Sourcebereich
    83
    Stromausbreitungsschicht
    85
    Schicht mit hoher Konzentration
    86
    Stromsteuerschicht

Claims (18)

  1. Halbleitervorrichtung, die Folgendes aufweist: - ein Halbleitersubstrat (20) eines ersten Leitfähigkeitstyps; - eine Driftschicht (21) des ersten Leitfähigkeitstyps, die auf einer Oberfläche des Halbleitersubstrats (20) gebildet ist; - eine Vielzahl von ersten Wannenbereichen (41) eines zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Driftschicht (21) selektiv gebildet sind; - einen Sourcebereich (80) des ersten Leitfähigkeitstyps, bei dem es sich um einen Flächenbereich handelt, der auf einer Oberfläche von jedem der ersten Wannenbereiche (41) selektiv gebildet ist und als Kanalbereich die Oberfläche von jedem der ersten Wannenbereiche (41) bildet, die zwischen dem Flächenbereich und der Driftschicht (21) angeordnet sind; - eine Gateelektrode (50), die über eine Isolierschicht (30) hinweg in einer sich über den Kanalbereich und die Driftschicht (21) erstreckenden Weise ausgebildet ist; - eine Vielzahl von zweiten Wannenbereichen (43) des zweiten Leitfähigkeitstyps, die im Inneren der Driftschicht (21) unter der Gateelektrode (50) vergraben sind und derart ausgebildet sind, dass sie individuell mit jedem der einander benachbarten ersten Wannenbereiche (41) verbunden sind und in der Draufsicht mit einem Bereich unterhalb der Vielzahl von ersten Wannenbereichen (41) partiell in Verbindung stehen; - eine Sourceelektrode, die mit dem Sourcebereich (80) verbunden ist und derart ausgebildet ist, dass sie zwischen den ersten und zweiten Wannenbereichen (41, 43) nur mit den ersten Wannenbereichen (41) direkt verbunden ist; und - eine Drainelektrode (77), die auf einer rückwärtigen Oberfläche des Halbleitersubstrats gebildet ist, - wobei ein Dotierstoffkonzentrationsprofil des zweiten Leitfähigkeitstyps der Vielzahl von zweiten Wannenbereichen (43) an einer Stelle einen Maximalwert aufweist, die tiefer liegt als eine Oberfläche der zweiten Wannenbereiche (43).
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine zweite Dotierstoffkonzentration der zweiten Wannenbereiche (43) mit einem Wert in einem Bereich zwischen 1 × 1015 cm-3 und 1 × 1021 cm-3 vorgegeben ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die zweite Dotierstoffkonzentration der zweiten Wannenbereiche (43) mit einem Wert in einem Bereich zwischen 1 × 1016 cm-3 und 1 × 1019 cm-3 vorgegeben ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Driftschicht (21) über den zweiten Wannenbereichen (43) liegt.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei der zweite Wannenbereich (43) derart ausgebildet ist, dass er in der Draufsicht eine Position bedeckt, an der die Gesamtsumme der Distanzen zwischen dem zweiten Wannenbereich (43) und der Vielzahl der ersten Wannenbereiche (41), mit denen der zweite Wannenbereich (43) verbunden ist, ein Minimum erreicht.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die zweiten Wannenbereiche (43) an einer Position ausgebildet sind, die tiefer liegt als die der ersten Wannenbereiche (41).
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die zweiten Wannenbereiche (43) und die ersten Wannenbereiche (41) in einer unteren Region der ersten Wannenbereiche (41) miteinander verbunden sind.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die Tiefe der ersten Wannenbereiche (41) im Wesentlichen dieselbe ist wie die Tiefe der zweiten Wannenbereiche (43).
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die ersten Wannenbereiche (41) und die zweiten Wannenbereiche (43) in einer Verteilung einer Dotierstoffkonzentration des zweiten Leitfähigkeitstyps in einer Tiefenrichtung von der Oberfläche der Driftschicht (21) aus voneinander verschieden sind.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, die weiterhin auf der Driftschicht (21) eine Schicht (85) mit hoher Konzentration aufweist, deren Dotierstoffkonzentration des ersten Leitfähigkeitstyps höher ist als die Dotierstoffkonzentration der Driftschicht (21).
  11. Halbleitervorrichtung nach Anspruch 10, wobei die Dotierstoffkonzentration des ersten Leitfähigkeitstyps der Schicht (85) mit hoher Konzentration mit einem Wert in einem Bereich zwischen 1 × 1016 cm-3 und 1 × 1018 cm-3 vorgegeben ist.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, wobei die Schicht (85) mit hoher Konzentration tiefer ausgebildet ist als die ersten Wannenbereiche (41).
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, die weiterhin einen peripheren Bereich (42) des zweiten Leitfähigkeitstyps aufweist, der auf der Oberfläche der Driftschicht (21) selektiv derart gebildet ist, dass er in einer Draufsicht einen Zellenbereich umgibt, der die Vielzahl der ersten Wannenbereiche (41) beinhaltet, sowie mit der Sourceelektrode verbunden ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei eine Dotierstoffkonzentration des zweiten Leitfähigkeitstyps der ersten Wannenbereiche (41) im Wesentlichen dieselbe ist wie die des peripheren Bereichs (42).
  15. Halbleitervorrichtung nach Anspruch 13 oder 14, wobei eine Tiefe der ersten Wannenbereiche (41) im Wesentlichen dieselbe ist wie die des peripheren Bereichs (42).
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, wobei das Halbleitersubstrat (20) aus einem Halbleiter mit weiter Bandlücke gebildet ist, der eine breitere Bandlücke im Vergleich zu Silicium aufweist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei es sich bei dem Halbleiter mit weiter Bandlücke um Siliciumkarbid handelt.
  18. Halbleitervorrichtung nach einem der Ansprüche 1 bis 17, die weiterhin Folgendes aufweist: - eine Zwischenlagen-Isolierschicht (32), mit einer Sourcekontaktöffnung (61); - einen Wannenkontaktbereich (46), der in den ersten Wannenbereichen (41) gebildet ist; und - eine ohmsche Elektrode (71), die zum Bilden eines ohmschen Kontakts zwischen dem Sourcebereich (80) und dem Wannenkontaktbereich (46) in einem Bereich der Sourcekontaktöffnung (61) gebildet ist, wobei der Bereich der Sourcekontaktöffnung (61) freiliegt.
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