以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の深さ方向をZ軸とする。
各実施形態においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施形態における基板、層、領域等の導電型は、それぞれ逆の極性となる。本明細書において、P+型(またはN+型)と記載した場合、P型(またはN型)よりもドーピング濃度が高いことを意味する。また、本明細書において、P−型(またはN−型)と記載した場合、P型(またはN型)よりもドーピング濃度が低いことを意味する。
<<実施例1>>
図1は、本発明の一つの実施形態に係る窒化ガリウム(GaN)系半導体装置100の上面の一例を部分的に示す図である。本例のGaN系半導体装置100は、プレーナー型のゲート構造を有するMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。当該MOSFETは、GaN系半導体層に設けられる。図1においては、当該ゲート構造を省略している。
本例において、GaN系半導体層の上面および下面は、XY平面に平行な面である。X軸方向とY軸方向は、互いに垂直な方向である。Z軸方向はXY平面に垂直な方向である。
図1に示す構造は、Y軸方向に延在し、且つ、X軸方向に繰り返し設けられていてよい。GaN系半導体層において、図1に示す構造が設けられる領域は、活性領域と称される場合がある。当該活性領域の周囲には、当該活性領域における電界集中を防ぐ機能を有するエッジ終端構造が設けられてよい。当該エッジ終端構造は、ガードリング構造、フィールドプレート構造およびJTE(Junction Termination Extension)構造の一以上を含んでよい。
本例のGaN系半導体装置100は、第2導電型のベース領域14、第1導電型の第1領域12、第1導電型の第2領域16および第2導電型の埋め込み領域24を備える。本例において、ベース領域14、第1領域12および第2領域16は、GaN系半導体層の上面に露出して設けられる。本例のベース領域14はP型である。また、本例の第1領域12および第2領域16は、それぞれN+型およびN−型である。また、本例の埋め込み領域24は、P+型である。
ベース領域14は、GaN系半導体層の上面から予め定められた深さまで設けられる。第1領域12は、GaN系半導体層の上面から、ベース領域14よりも浅い予め定められた深さまで設けられる。第2領域16は、X軸方向に第1領域12と離間して設けられる。X軸方向において、第2領域16はベース領域14に挟まれて設けられてよい。第1領域12および第2領域16は、Y軸方向に延伸して設けられてよい。
本例において、埋め込み領域24はGaN系半導体層の内部に設けられる。即ち、埋め込み領域24の上面はGaN系半導体層の上面よりも下方に配置され、当該上面に露出していない。埋め込み領域24の上方には第2領域16が設けられている。図1において、上面視で埋め込み領域24が設けられる領域を、破線部で囲まれたハッチングにて示している。
埋め込み領域24は、X軸方向において2つのベース領域14に挟まれていてよい。当該2つのベース領域14は、Y軸方向に延伸していてよい。埋め込み領域24は、当該2つのベース領域14に挟まれる領域の一部に設けられる。言い換えると、埋め込み領域24は、上面視で当該2つのベース領域14に挟まれる領域の全面を覆うように設けられていない。埋め込み領域24が、上面視で当該2つのベース領域14に挟まれる領域の全面を覆うように設けられていると、MOSFETの動作時に、GaN系半導体層の上面側から下面側への電流が流れにくくなる。本例においては、埋め込み領域24と第2領域16は、埋め込み領域24が設けられる深さ位置においてY軸方向に沿って交互に設けられている。
第1領域12と第2領域16とに挟まれたベース領域14のX軸方向における幅を、幅Wx1とする。X軸方向において、第2領域16および埋め込み領域24の幅を、幅Wx2とする。X軸方向において、第1領域12の幅を幅Wx3とする。なお、幅Wx1はMOSFETのチャネル長に等しい。
幅Wx1は、幅Wx2よりも小さくてよい。幅Wx1は、幅Wx2の0.2倍以上0.8倍以下であってよい。幅Wx3は、幅Wx2よりも小さくてよい。幅Wx3は、幅Wx2の0.5倍以上0.9倍以下であってよい。幅Wx1は、0.1μm以上4μm以下であってよい。幅Wx2は、0.5μm以上5μm以下であってよい。幅Wx3は、0.25μm以上0.45μm以下であってよい。
Y軸方向において、埋め込み領域24の幅を幅Wy1とする。埋め込み領域24の深さ位置において、第2領域16のY軸方向における幅を幅Wy2とする。
幅Wy2は、幅Wy1と等しいかまたは大きくてよい。幅Wy2は、幅Wy1の1.0倍以上1.5倍以下であってよい。幅Wy1は、1.0μm以上2.0μm以下であってよい。幅Wy2は、1.0μm以上3.0μm以下であってよい。
なお、幅Wy2は幅Wx1よりも大きくてよく、小さくてもよい。幅Wy2は、幅Wx1と等しくてもよい。
図2は、図1におけるa−a'断面の一例を示す図である。a−a'断面は、第1領域12、第2領域16、ベース領域14および埋め込み領域24を通るXZ断面である。本例のGaN系半導体装置100は、当該断面においてGaN系半導体層10、ゲート構造44、ソース電極46およびドレイン電極50を有する。
GaN系半導体装置100は、GaN系半導体層10の上面21に露出して設けられたベース領域14を備える。ベース領域14は、上面21から予め定められた深さ(後述する深さDz2と深さDz3との和)まで設けられる。
GaN系半導体装置100は、GaN系半導体層10の上面21に露出して設けられた第1領域12を備える。第1領域12は、上面視においてベース領域14の少なくとも一部と重なって設けられる。第1領域12は、上面21から、ベース領域14よりも浅い予め定められた深さ(後述する深さDz1)まで設けられる。
GaN系半導体装置100は、GaN系半導体層10の上面21に露出して設けられた第2領域16を備える。第2領域16は、X軸方向においてベース領域14と接して設けられ、第1領域12と離間して設けられる。
a−a'断面において、ベース領域14は2つ設けられている。2つのベース領域14は、X軸方向において第2領域16を挟んで設けられていてよい。
埋め込み領域24は、GaN系半導体層10において第2領域16の下方に設けられる。本例において埋め込み領域24の上面は、上面21よりも下方に配置され、上面21に露出していない。埋め込み領域24は、X軸方向において2つのベース領域14の間に設けられてよい。埋め込み領域24は、ベース領域14と接していてよい。本例においては、埋め込み領域24のX軸方向における両端が、それぞれ一方のベース領域14および他方のベース領域14に接して設けられている。
ゲート構造44は、GaN系半導体層10の上方に設けられる。ゲート構造44は、ベース領域14の少なくとも一部の上方に設けられる。ゲート構造44は、ゲート電極40およびゲート絶縁膜42を有する。ゲート電極40は、ゲート絶縁膜42の上方に設けられる。
ゲート絶縁膜42は、GaN系半導体層10の上面21に接して設けられる。ゲート絶縁膜42は、X軸方向において一方の第1領域12の一部の上方から他方の第1領域12の一部の上方まで、ベース領域14および第2領域16の上方を通って連続的に設けられる。ゲート絶縁膜42は、酸化シリコン(SiO2)または酸化アルミニウム(Al2O3)により形成されてよい。ゲート絶縁膜42の厚さ(Z軸方向の幅)は、50nm以上200nm以下であってよい。
ソース電極46は、上面21に接して設けられる。本例のソース電極46は、第1領域12の少なくとも一部と、ベース領域14の少なくとも一部と接して設けられる。ドレイン電極50は、GaN系半導体層10の下面23に接して設けられる。
GaN系半導体装置100は、GaN系半導体層10に設けられた第1導電型のドリフト領域18を備えてよい。本例のドリフト領域18は、N−型である。ドリフト領域18は、ベース領域14および第2領域16の下方に設けられてよい。
ドリフト領域18の下方には、第1導電型のドレイン領域20が設けられてよい。本例のドレイン領域20は、N+型である。ドレイン領域20は、ドレイン電極50に接して設けられている。
第1領域12のドーピング濃度は、ドリフト領域18および第2領域16のドーピング濃度よりも高くてよい。第1領域12のドーピング濃度は、ドリフト領域18および第2領域16のドーピング濃度の103倍以上106倍以下であってよい。第1領域12のドーピング濃度は、1×1019cm−3以上2×1020cm−3以下であってよい。本例において、第1領域12のドーピング濃度は1×1020cm−3である。
第2領域16とドリフト領域18のドーピング濃度は、異なっていてよい。第2領域16のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高くてもよい。第2領域16とドリフト領域18のドーピング濃度は、等しくてもよい。ドリフト領域18および第2領域16のドーピング濃度は、1×1015cm−3以上2×1016cm−3以下であってよい。
埋め込み領域24のドーピング濃度は、ベース領域14のドーピング濃度よりも高くてよく、ベース領域14のドーピング濃度と等しくてもよい。埋め込み領域24のドーピング濃度は、ベース領域14のドーピング濃度の1.0倍以上10倍以下であってよい。ベース領域14のドーピング濃度は、5×1016cm−3以上1×1018cm−3以下であってよい。埋め込み領域24のドーピング濃度は、5×1016cm−3以上5×1018cm−3以下であってよい。
Z軸方向において、上面21の位置、第1領域12の下面の位置、埋め込み領域24の上面の位置、埋め込み領域24の下面の位置、および、ドリフト領域18の下面の位置を、それぞれ位置Pz1、位置Pz2、位置Pz3、位置Pz4および位置Pz5とする。なお、位置Pz3は、埋め込み領域24の上面の位置、且つ、第2領域16の下面の位置である。また、ベース領域14の下面の位置は、位置Pz4と等しくてよい。
深さDz1は、位置Pz1から位置Pz2までの深さ、即ち上面21からの第1領域12の深さである。深さDz2は、位置Pz1から位置Pz3までの深さ、即ち上面21からの第2領域16の深さである。深さDz3は、位置Pz3から位置Pz4までの深さ、即ち埋め込み領域24のZ軸方向における深さである。深さDz4は、位置Pz4から位置Pz4までの深さ、即ち上面21からのドリフト領域18の下面までの深さである。
深さDz2は、深さDz1よりも大きくてよい。深さDz2は、深さDz1と等しくてもよいが、深さDz2が深さDz1と等しい場合、MOSFETの閾値が大きくなる場合がある。このため、深さDz2は深さDz1よりも大きいことが好ましい。
深さDz3は、深さDz1よりも大きくてよい。深さDz2は、深さDz3と等しくてよい。深さDz2は、深さDz3よりも大きくてもよく、小さくてもよい。深さDz4は、第2領域16のY軸方向における幅Wy2よりも大きくてよい。
深さDz1は、0.1μm以上0.2μm以下であってよい。深さDz2および深さDz3は、0.3μm以上0.5μm以下であってよい。深さDz4は、GaN系半導体層10に設けられるMOSFETの耐圧により決定されてよい。深さDz4は、5.0μm以上20μm以下であってよい。当該MOSFETを1200Vの耐圧とする場合、深さDz4は10μmであってよい。
ゲート電極40に負のゲート電圧を印加すると、GaN系半導体層10の上面21側に正孔がトラップされ(ホールトラップ)、正電荷72が発生する。正電荷72は、負のゲート電圧の印加を停止しても、上面21側に残留する。図2においては、この正電荷72を「+」の記号にて示している。正電荷72が存在すると、ゲート電極40の下方に空乏層70が広がりにくくなる。本例のGaN系半導体装置100は、第2領域16の下方に第2導電型の埋め込み領域24を備えるので、空乏層70がベース領域14および埋め込み領域24の双方から広がる。このため、上面21側に正電荷72が発生してもゲート電極40の下方に空乏層70が広がりやすくなる。図2において、空乏層70の下端を粗い破線部にて示している。
図3は、図1におけるb−b'断面の一例を示す図である。b−b'断面は、第1領域12、第2領域16、ベース領域14を通るXZ断面である。b−b'断面には、埋め込み領域24が設けられていない。b−b'断面においては、X軸方向に2つ設けられているベース領域14のそれぞれから第2領域16に向かって、空乏層70が広がる。b−b'断面においては、正電荷72により空乏層70の広がりが抑制されている。
図4は、図1におけるc−c'断面の一例を示す図である。c−c'断面は、第2領域16および埋め込み領域24を通るYZ断面である。本例のGaN系半導体装置100は、当該断面においてGaN系半導体層10、ゲート構造44およびドレイン電極50を有する。
本例において、埋め込み領域24の上方および下方には、それぞれ第2領域16およびドリフト領域18が設けられている。Y軸方向において、2つの埋め込み領域24の間には第2領域16が設けられてよい。図4において、第2領域16とドリフト領域18との境界を破線部で示している。当該境界は、XY平面に平行な平面である。当該境界を挟んで、第2領域16とドリフト領域18は、導電型およびドーピング濃度が共に等しい一体の領域として形成されていてよい。
本例のGaN系半導体装置100は埋め込み領域24を備えるので、Y軸方向に沿って配置される2つの埋め込み領域24の間に、それぞれの埋め込み領域24から空乏層70が広がる。図4において、空乏層70の境界を粗い一点鎖線部にて示している。また、当該2つの埋め込み領域24の間には、図3に示した通りX軸方向において両側に配置されている2つのベース領域14のそれぞれからも空乏層70が広がる。即ち、当該2つの埋め込み領域24の間には、X軸方向における両側およびY軸方向における両側から、共に挟まれるように空乏層70が広がる。このため、上面21側に正電荷72が発生しても、ベース領域14の下方まで空乏層70が広がりやすくなる。このため、本例のGaN系半導体装置100は、ゲート絶縁膜42に過大な電圧が印加されることによる絶縁破壊の発生を抑制できる。また、本例のGaN系半導体装置100は、ゲート絶縁膜42の長期にわたる信頼性を確保できる。
また、本例のGaN系半導体装置100は、GaN系半導体層10の上面21側に正孔がトラップされるので、ゲート電極40の直下に配置される上面21の電位が、ソース電極46の電位と等しくなる。このため、本例のGaN系半導体装置100は、ゲート電極40とドレイン電極50との間の容量Cgdを小さくできる。このため、本例のGaN系半導体装置100は、MOSFETの高速動作を確保しやすくなる。
<<実施例2>>
図5は、本発明の一つの実施形態に係るGaN系半導体装置100の上面の他の一例を部分的に示す図である。本例のGaN系半導体装置100は、図1のGaN系半導体装置100における埋め込み領域24に代えて、第2導電型のフローティング領域26が設けられている。本例のGaN系半導体装置100は、係る点において図1のGaN系半導体装置100と異なる。本例のフローティング領域26は、P+型である。図5において、上面視でフローティング領域26が設けられる範囲を破線部で囲まれたハッチングにて示している。
フローティング領域26は、電気的にフローティング状態の領域である。電気的にフローティング状態とは、当該領域がソース電極46およびドレイン電極50のいずれにも、電気的に接続されていない状態を指す。本例においては、フローティング領域26と、ソース電極46およびドレイン電極50とは、N型の領域(例えば第2領域16)で分離されている。
フローティング領域26のドーピング濃度は、ベース領域14のドーピング濃度よりも高くてよく、ベース領域14のドーピング濃度と等しくてもよい。フローティング領域26のドーピング濃度は、ベース領域14のドーピング濃度の1.0倍以上10倍以下であってよい。フローティング領域26のドーピング濃度は、5×1016cm−3以上5×1018cm−3以下であってよい。
本例のフローティング領域26は、X軸方向において2つのベース領域14の間に設けられている。フローティング領域26は、ベース領域14と離間して設けられている。また、本例のフローティング領域26は、GaN系半導体層10の内部に設けられている。即ち、本例のフローティング領域26の上面は、上面21よりも下方に配置され、上面21に露出していない。
本例において、ベース領域14とフローティング領域26は、X軸方向に第2領域16を挟んで対向している。当該ベース領域14と当該フローティング領域26において、当該ベース領域と当該第2領域16との境界位置と、当該フローティング領域26と当該第2領域16との境界位置との幅を、幅Wx4とする。幅Wx4は、幅Wx2の0.2倍以上0.8倍以下であってよい。幅Wx4は、1.0μm以上2.0μm以下であってよい。
図6は、図5におけるe−e'断面の一例を示す図である。e−e'断面は、第1領域12、第2領域16、ベース領域14およびフローティング領域26を通るXZ断面である。本例において、フローティング領域26は第2領域16の下方に設けられる。
X軸方向において、2つのベース領域14の間には第2領域16が設けられている。Z軸方向において、第2領域16の下面の位置はベース領域14の下面の位置(位置Pz4)と等しくてよい。第2領域16の上面21側には正孔がトラップされ、正電荷72が発生している。
フローティング領域26は、第2領域16に設けられる。Z軸方向において、フローティング領域26の上面の位置(位置Pz3)は、第1領域12の下面の位置(位置Pz2)よりも下方に配置されてよい。即ち、深さDz2は、深さDz1よりも大きくてよい。深さDz2は、深さDz1と等しくてもよいが、深さDz2が深さDz1と等しい場合、MOSFETの閾値が大きくなる場合がある。このため、深さDz2は深さDz1よりも大きいことが好ましい。
本例のGaN系半導体装置100において、ベース領域14とフローティング領域26は離間しているが、ベース領域14から広がる空乏層70がフローティング領域26に達すると、フローティング領域26の電位がベース領域14の電位と等しくなる。このため、フローティング領域26からも空乏層70が広がる。このため、上面21側に正電荷72が発生しても、図1〜4のGaN系半導体装置100と同様にベース領域14の下方まで空乏層70が広がりやすくなる。このため、本例のGaN系半導体装置100は、ゲート絶縁膜42の絶縁破壊の発生を抑制できる。また、本例のGaN系半導体装置100は、ゲート絶縁膜42の長期信頼性を確保できる。また、本例のGaN系半導体装置100は、ゲート電極40とドレイン電極50との間の静電容量の増加を抑制できるので、MOSFETの高速動作を確保しやすくなる。また、本例のGaN系半導体装置100は、ベース領域14とフローティング領域26が離間しているので、MOSFETがオン状態の場合にオン電流が下面23から上面21に向けて流れやすくなる。
また、実施例1では、埋め込み領域24がベース領域14に接しているので、埋め込み領域24においてZ軸方向への電流経路が無い。このため、MOSFETのオン抵抗が上昇する場合がある。実施例2では、フローティング領域26がベース領域14と離間しているので、フローティング領域26とベース領域14との間をZ軸方向に電流が流れることができる。このため、実施例1の場合よりもMOSFETのオン抵抗の低減が期待できる。
<<実施例2の変形例>>
図7は、本発明の一つの実施形態に係るGaN系半導体装置100の上面の他の一例を示す図である。本例のGaN系半導体装置100は、X軸方向における第2領域16の中央に、Y軸方向に延伸したフローティング領域26が設けられている。図7において、上面視でフローティング領域26が設けられる領域をハッチングにて示している。
本例のフローティング領域26は、X軸方向において2つのベース領域14の間に設けられている。フローティング領域26は、ベース領域14と離間して設けられている。本例のフローティング領域26の上面は、上面21に露出している。
フローティング領域26のX軸方向における幅を、幅Wx5とする。本例において、ベース領域14とフローティング領域26は、X軸方向に第2領域16を挟んで対向する。当該ベース領域14と当該フローティング領域26において、当該ベース領域と当該第2領域16との境界位置と、当該フローティング領域26と当該第2領域16との境界位置との幅を、幅Wx6とする。なお、幅Wx5と、幅Wx6の2倍との和は、幅Wx2に等しい。
幅Wx5は、幅Wx2の1/4倍以上3/4倍以下であってよい。幅Wx6は、幅Wx2の0.1倍以上0.4倍以下であってよい。
図8は、図7におけるf−f'断面の一例を示す図である。f−f'断面は、第1領域12、第2領域16、ベース領域14およびフローティング領域26を通るXZ断面である。本例において、フローティング領域26の上面のZ軸方向における位置は、上面21の位置Pz1に等しい。即ち、フローティング領域26の上面は、上面21に露出している。
X軸方向において、ベース領域14とフローティング領域26の間には第2領域16が設けられている。Z軸方向において、第2領域16の下面の位置はベース領域14の下面の位置(位置Pz4)と等しくてよい。第2領域16の上面21側には正孔がトラップされ、正電荷72が発生している。
本例のGaN系半導体装置100も、図5の例と同様にベース領域14とフローティング領域26が離間している。本例においても、ベース領域14から広がる空乏層70がフローティング領域26に達すると、フローティング領域26の電位がベース領域14の電位と等しくなる。このため、フローティング領域26からも空乏層70が広がるので、図5および図6のGaN系半導体装置100と同様に、ベース領域14の下方まで空乏層70が広がりやすくなる。このため、本例のGaN系半導体装置100も、ゲート絶縁膜42の絶縁破壊の発生を抑制でき、ゲート絶縁膜42の長期信頼性を確保できる。また、ゲート電極40とドレイン電極50との間の静電容量の増加を抑制できるので、MOSFETの高速動作を確保しやすくなる。
<<実施例3>>
図9は、本発明の一つの実施形態に係るGaN系半導体装置100の上面の他の一例を部分的に示す図である。本例のGaN系半導体装置100は、図1のGaN系半導体装置100における埋め込み領域24の上方に、第2領域16に代えて第1導電型の中間領域13が設けられている。また、本例のGaN系半導体装置100は、延伸方向(Y軸方向)に隣り合う2つの埋め込み領域24の間に第3領域17が設けられている。本例のGaN系半導体装置100は、これらの点において図1のGaN系半導体装置100と異なる。第3領域17は、上面21からZ軸方向に予め定められた深さまで設けられている。
本例の中間領域13は、N型である。また、本例の第3領域17は、N型である。中間領域13のドーピング濃度と第3領域17のドーピング濃度は、異なっていてよい。本例において、第3領域17のドーピング濃度は、中間領域13のドーピング濃度よりも低い。
中間領域13のX軸方向およびY軸方向の幅は、それぞれ幅Wx2および幅Wy1であってよい。上面視において、中間領域13の外縁は、埋め込み領域24の外縁と一致していてよい。第3領域17のX軸方向およびY軸方向の幅は、それぞれ幅Wx2および幅Wy2であってよい。中間領域13のY軸方向に平行な2つの辺は、ベース領域14に接していてよい。第3領域17のY軸方向に平行な2つの辺は、ベース領域14に接してよい。中間領域13と第3領域17は、Y軸方向に交互に設けられてよい。中間領域13と第3領域17は、接していてよい。中間領域13と第3領域17とが接する境界は、X軸方向と平行であってよい。
図10は、図9におけるg−g'断面の一例を示す図である。本例のGaN系半導体装置100は、図2のa−a'断面における第2領域16に代えて中間領域13が設けられる。Z軸方向において、中間領域13の上面の位置は、上面21の位置(位置Pz1)と等しくてよい。
本例において、中間領域13のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。中間領域13のドーピング濃度は、ドリフト領域18のドーピング濃度の10倍以上1000倍以下であってよい。中間領域13のドーピング濃度は、2×1016cm−3以上1×1018cm−3以下であってよい。
GaN系半導体装置100の動作時において、中間領域13は電子が伝導する領域を含む。本例のGaN系半導体装置100は、ドリフト領域18よりもドーピング濃度の高い中間領域13を備えるので、MOSFETのオン抵抗を低減できる。
図11は、図9におけるh−h'断面の一例を示す図である。本例のGaN系半導体装置100は、図4のc−c'断面における埋め込み領域24の上方の第2領域16に代えて中間領域13が設けられ、Y軸方向に2つの埋め込み領域24に挟まれた第2領域16に代えて第3領域17が設けられる。Z軸方向において、中間領域13および第3領域17の上面の位置は、上面21の位置(位置Pz1)と等しくてよい。Y軸方向において、中間領域13と第3領域17との境界位置は、埋め込み領域24と第3領域17との境界位置と等しくてよい。
本例において、第3領域17のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高く、且つ、中間領域13のドーピング濃度よりも低い。第3領域17のドーピング濃度は、ドリフト領域18のドーピング濃度の10倍以上1000倍以下であってよい。第3領域17のドーピング濃度は、2×1016cm−3以上1×1018cm−3以下であってよい。
本例のGaN系半導体装置100は、埋め込み領域24の上方にドリフト領域18よりもドーピング濃度の高い中間領域13を備えるので、埋め込み領域24の上方に第2領域16が設けられる場合(図2の場合)と比較して、ベース領域14からの空乏層の広がりが抑制されやすい。しかしながら、本例のGaN系半導体装置100は、Y軸方向に隣り合う2つの埋め込み領域24の間に中間領域13よりもドーピング濃度の低い第3領域17が設けられるので、ベース領域14からの空乏層の広がりが促進される。即ち、本例のGaN系半導体装置100は、中間領域13を備えることによる空乏層の広がりの抑制を第3領域17により促進することで、MOSFETのオン抵抗を低減しつつ、ゲート絶縁膜42の絶縁破壊の発生を抑制できる。
MOSFETのオン抵抗、耐圧および動作速度は、中間領域13および第3領域17の濃度を調整することにより、調整できる。中間領域13および第3領域17の濃度は、MOSFETのオン抵抗、耐圧および動作速度が所望の値となるように調整されてよい。
また、実施例3のGaN系半導体装置100は、MOSFETのオン抵抗の低減と耐圧の調整を可能にできる。中間領域13の濃度を上げるとMOSFETの耐圧は低下するが、MOSFETのオン抵抗を下げることができる。このため、MOSFETの設計の自由度を上げることができる。
<<実施例1の製造方法>>
図12は、本発明の一つの実施形態に係るGaN系半導体装置100の製造方法の各工程の一例を示す図である。本例においては、図1〜4のGaN系半導体装置100に係る製造方法を説明する。図12においては、GaN系半導体装置100の製造方法の工程S100〜S130を示している。
S100は、c面n型GaN基板90上にn型GaN層であるドリフト領域18を形成する段階である。c面n型GaN基板90は、N+型であってよい。ドリフト領域18は、c面n型GaN基板90上にエピタキシャル成長により形成してよい。ドリフト領域18の厚さは、5.0μm以上20μm以下であってよい。ドリフト領域18のドーピング濃度は、c面n型GaN基板90のドーピング濃度よりも低くてよい。ドリフト領域18のドーピング濃度は、1×1015cm−3以上2×1016cm−3以下であってよい。
S110は、ドリフト領域18に上面21からP型不純物をイオン注入し、ベース領域14を形成する段階である。S110においては、ベース領域14を形成しない領域にレジストマスク80を配置してP型不純物をイオン注入する。P型不純物は、例えばMg(マグネシウム)である。S110において、P型不純物のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高くてよく、ドリフト領域18のドーピング濃度と等しくてもよい。P型不純物のドーピング濃度は、ドリフト領域18のドーピング濃度の1.0倍以上104倍以下であってよい。P型不純物のドーピング濃度は5×1016cm−3以上1×1018cm−3以下であってよい。
S120は、ドリフト領域18に上面21からP型不純物をイオン注入し、ドリフト領域18の内部に埋め込み領域24を形成する段階である。S120においては、埋め込み領域24を形成しない領域にレジストマスク82を配置して、P型不純物を例えば加速電圧300keV以上1MeV以下でイオン注入する。P型不純物は、例えばMg(マグネシウム)である。S120において、P型不純物のドーピング濃度は、ベース領域14のドーピング濃度よりも高くてよく、ベース領域14のドーピング濃度と等しくてもよい。S120において、P型不純物のドーピング濃度は、ベース領域14のドーピング濃度の1.0倍以上10倍以下であってよい。P型不純物のドーピング濃度は5×1016cm−3以上5×1018cm−3以下であってよい。
S130は、ドリフト領域18に上面21からN型不純物をイオン注入し、第2領域16を形成する段階である。S130においては、レジストマスク82の上方からN型不純物をイオン注入する。N型不純物は、例えばSi(シリコン)である。S130において、N型不純物のドーピング濃度とドリフト領域18のドーピング濃度は、異なっていてよい。N型不純物のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高くてもよい。N型不純物のドーピング濃度とドリフト領域18のドーピング濃度は、等しくてもよい。N型不純物のドーピング濃度は、1×1015cm−3以上2×1016cm−3以下であってよい。
図13は、本発明の一つの実施形態に係るGaN系半導体装置100の製造方法の各工程の一例を示す図である。図13においては、GaN系半導体装置100の製造方法の工程S140〜S170を示している。S140は、ドリフト領域18に上面21からN型不純物をイオン注入し、第1領域12を形成する段階である。S140においては、第1領域12を形成しない領域にレジストマスク84を配置して、N型不純物をイオン注入する。N型不純物は、例えばSi(シリコン)である。S140において、N型不純物のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高くてよい。N型不純物のドーピング濃度は、ドリフト領域18のドーピング濃度の103倍以上106倍以下であってよい。N型不純物のドーピング濃度は、1×1019cm−3以上2×1020cm−3以下であってよい。
S140においてN型不純物をイオン注入した後、c面n型GaN基板90をアニール温度1100℃以上1400℃以下でアニールし、当該N型不純物を活性化させる。アニール時間は、30秒以上15分以下であってよい。
S150は、上面21にゲート絶縁膜42を形成する工程である。S150において、上面21に、ゲート絶縁膜42として例えば酸化シリコン(SiO2)または酸化アルミニウム(Al2O3)を形成する。酸化シリコン(SiO2)または酸化アルミニウム(Al2O3)の厚さは、50nm以上200nm以下であってよい。
S160は、ゲート絶縁膜42の上方にゲート電極40を形成する工程である。S160において、ゲート絶縁膜42の上方に、ゲート電極40として例えばタングステン(W)またはポリシリコン(Si)等の金属材料を形成する。
S170は、上面21にソース電極46、下面23にドレイン電極50をそれぞれ形成する段階である。S170において、ゲート電極40の下方以外に設けられるゲート絶縁膜42を除去した後、上面21にソース電極46として例えばチタン(Ti)およびアルミニウム(Al)の合金、またはニッケル(Ni)等の金属を形成する。また、下面23にドレイン電極50として、例えばチタン(Ti)およびアルミニウム(Al)の合金、またはニッケル(Ni)等の金属を形成する。これにより、本例のGaN系半導体装置100が完成する。
<<比較例>>
図14は、比較例のGaN系半導体装置150の上面を部分的に示す図である。比較例のGaN系半導体装置150は、埋め込み領域24を備えない点において図1のGaN系半導体装置100と異なる。
図15は、図14におけるd−d'断面を示す図である。d−d'断面は、第1領域12、第2領域16、ベース領域14を通るXZ断面である。比較例のGaN系半導体装置100は埋め込み領域24を備えないので、Y軸方向に空乏層70が広がりにくい。このため、ゲート電圧の印加に伴い上面21側に正電荷72が発生すると、ゲート電極40の下方においてベース領域14の下方まで空乏層70が広がりにくい。図15において空乏層70の境界を粗い破線部にて示している。このため、比較例のGaN系半導体装置150は、ゲート絶縁膜42に過大な電圧が印加されやすく、絶縁破壊が発生しやすい。また、比較例のGaN系半導体装置150は、ゲート絶縁膜42の長期わたる信頼性が低下しやすい。また、比較例のGaN系半導体装置150は、ゲート電極40とドレイン電極50との間の静電容量が増加しやすいので、MOSFETの高速動作を確保しにくい。
図16は、GaN系半導体層に設けられたMOS構造のCV特性を測定するためのデバイス160を模式的に示す図である。デバイス160は、c面n型GaN基板60の上面にアンドープ型のGaN層(u型GaN層)62が形成され、u型GaN層62の上面にp型GaN層64が形成されている。p型GaN層64の上方にはSiO2からなるゲート絶縁膜65を介して電極68および電極66が形成されている。電極68と電極66の間には、電源69により所定の電位差Vgが与えられる。
図17は、図16のデバイス160のCV特性を模式的に示す図である。図17は、Vgを掃引した場合のMOSキャパシタの容量Cの変化を示している。Vgが正の場合とは、電極66よりも電極68が高電位の場合であり、Vgが負の場合とは、電極66よりも電極68が低電位の場合である。
Vg=+V2(V)においては、p型GaN層64のゲート絶縁膜65側の界面に空乏層が生じる。このため、Vg=+V2(V)におけるゲート容量Cは、ゲート絶縁膜65の容量と、p型GaN層64のゲート絶縁膜65側の界面に生じる空乏層による容量との和となる。この容量をC1(F)とする。Vg=+V2(V)からVgを負側に掃引し、Vg=−V2(V)に達すると、当該界面に生じていた空乏層が消失し、ゲート容量Cはゲート絶縁膜65の容量のみとなる。この容量をC2(F)とする。Vgを−V2(V)から−V5(V)までさらに負側に掃引しても、空乏層は消失したままなので、ゲート容量Cは一定値C2(F)で推移する。
p型GaN層64の上面側には固定電荷として機能するホールトラップが発生しているので、Vgを−V5(V)から正側に掃引すると、ホールトラップの影響によりp型GaN層の64の上面から空乏層が広がり始める。この状態におけるゲート容量Cは、ゲート絶縁膜65の容量と、空乏層の容量との和となるので、Vgの正側への掃引に伴い、ゲート容量Cが減少し始める。即ち、p型GaN層64の上面側に存在するホールトラップの影響により、デバイス160のCV特性はヒステリシスを有する。このヒステリシスの影響により、図14および図15における比較例のGaN系半導体装置150においては、ベース領域14の下方まで空乏層70が広がりにくくなる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。