KR102000886B1 - 절연 게이트형 스위칭 장치와 그 제조 방법 - Google Patents

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Abstract

절연 게이트형 스위칭 장치 제조 방법이 제공된다. 방법은 제 1 SiC 반도체층의 표면에 제 1 트렌치를 형성하는 단계; 제 1 트렌치의 바닥면에 p형 불순물을 주입하는 단계; 제 1 트렌치의 내면에 제 2 SiC 반도체층을 증착시킴으로써 제 2 트렌치를 형성하는 단계; 및 게이트 절연층이 제 2 트렌치의 내면을 덮고, 게이트 전극이 제 2 트렌치 내에 배치되며, n형 제 1 영역이 게이트 절연층에 접하고, p형 바디 영역이 주입영역에서 분리됨과 동시에 제 1 영역의 하측에서 게이트 절연층에 접하도록, 게이트 절연층, 게이트 전극, 제 1 영역 및 바디 영역을 형성하는 단계를 포함한다.

Description

절연 게이트형 스위칭 장치와 그 제조 방법
관련출원에 대한 상호 참조
본 출원은 2015년 6월 11일자로 출원된 일본 특허 출원 제 2015-118389 호에 대한 우선권을 주장하며, 그 전체 내용들이 본 출원에 참조에 의해 병합된다.
본 명세서가 개시하는 기술은 절연 게이트형 스위칭 장치와 그 제조 방법에 관한 것이다.
MOSFET (metal oxide semiconductor field effect transistor) 나 IGBT (Insulated Gate Bipolar Transistor) 등의 절연 게이트형 스위칭 장치가 알려져 있다. 절연 게이트형 스위칭 장치가 오프하고 있을 때에는 게이트 절연막에 전계가 인가된다. 게이트 절연막에 인가되는 전계가 게이트 절연막의 절연내량을 초과하면, 게이트 절연막을 관통하여 전류가 흘러 문제가 된다. 따라서, 게이트 절연막에 인가되는 전계를 완화하는 기술이 필요하다.
일본 특허출원공보 제 2013-191734 A 호에는 SiC 반도체 기판에 형성되어 있는 절연 게이트형 스위칭 장치가 개시되어 있다. 이 절연 게이트형 스위칭 장치는 트렌치형 게이트 전극을 가진다. 트렌치의 하측에 p형 전계완화 영역이 형성되어 있다. 절연 게이트형 스위칭 장치가 오프할 때 전계완화 영역에서 그 주위 드리프트 영역 (n형 영역) 에 공핍층이 퍼진다. 전계완화 영역에서 드리프트 영역으로 공핍층이 퍼짐으로써 게이트 절연막에 인가되는 전계가 완화된다.
일본 특허출원공보 제 2013-191734 A 호의 절연 게이트형 스위칭 소자 제조 방법에서는 SiC 반도체 기판의 표면에 트렌치가 형성되고, 그 후 트렌치의 바닥면에 p형 불순물이 주입된다. 이것에 의해 트렌치의 하측에 p형 전계완화 영역이 형성된다. 그 후, 트렌치 내에 게이트 절연층과 게이트 전극이 형성된다. 여기서 SiC 반도체 기판 중의 p형 불순물의 확산 계수는 작다. 이 때문에 일본 특허출원공보 제 2013-191734 A 호의 제조 방법에서는 전계완화 영역을 형성할 때 SiC 반도체 기판에 주입된 p형 불순물이 주입된 영역에서 별로 확산하지 않고, 전계완화 영역의 대부분이 트렌치의 하측 영역에 형성된다. 따라서, 전계완화 영역이 트렌치의 하부로부터 트렌치의 측면에 대해 가로 방향으로 돌출되는 부분의 폭 (이하, 돌출량이라고 한다) 이 작다. 전계완화 영역의 돌출량이 작으면 게이트 절연층으로의 인가 전계를 억제하는 효과가 작아져 버린다. 따라서, 본 명세서에서는 전계완화 영역의 돌출량을 크게 할 수 있는 절연 게이트형 스위칭 장치 제조 방법을 제공한다.
본 명세서가 개시하는 방법은 절연 게이트형 스위칭 장치를 제조하기 위한 것이다. 방법은 n형 제 1 SiC 반도체층의 표면에 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 바닥면에 p형 불순물을 주입하는 단계; 상기 p형 불순물의 주입 후에 상기 제 1 트렌치의 내면에 n형 제 2 SiC 반도체층을 증착시킴으로써 상기 p형 불순물의 주입 영역의 상부에 상기 제 1 트렌치보다 폭이 좁은 제 2 트렌치를 형성하는 단계; 및 게이트 절연층이 상기 제 2 트렌치의 내면을 덮고, 게이트 전극이 상기 제 2 트렌치 내에 배치되고, 제 1 영역이 상기 게이트 절연층에 접하고, 바디 영역이 상기 주입 영역에서 분리됨과 동시에 상기 제 1 영역의 하측에서 상기 게이트 절연층에 접하도록, 게이트 절연층, 게이트 전극, n형 제 1 영역 및 p형 바디 영역을 형성하는 단계를 포함한다.
덧붙여 제 2 트렌치를 형성하는 공정에서는 제 1 트렌치를 제 2 SiC 반도체층으로 채우고, 그 후에 제 2 SiC 반도체층을 식각함으로써 제 2 트렌치를 형성할 수 있다. 또한 제 2 트렌치를 형성하는 공정에서는 제 1 트렌치의 측면에 제 2 SiC 반도체층을 증착시켜 제 1 트렌치의 폭을 좁힘으로써 제 2 트렌치를 형성할 수 있다. 또한 게이트 절연층, 게이트 전극, 제 1 영역 및 바디 영역 형성 순서는 제약되지 않는다. 제 1 영역 및 바디 영역을 게이트 절연층 및 게이트 전극 형성 전 (예를 들면 제 2 트렌치 형성 전) 에 형성할 수 있거나 제 1 영역 및 바디 영역을 게이트 절연층 및 게이트 전극 형성 후에 형성할 수 있다. 또한 절연 게이트형 스위칭 장치에는 유니폴라형 스위칭 장치 (예를 들면 MOSFET) 와 바이폴라형 스위칭 장치 (예를 들면 IGBT) 가 존재한다. 유니폴라형 스위칭 장치에서는 제 1 영역이 소스 영역이며 바이폴라형 스위칭 장치에서는 제 1 영역이 이미터 영역이다.
이 제조 방법에서는 우선 제 1 SiC 반도체층의 표면에 제 1 트렌치를 형성하고 그 제 1 트렌치의 바닥면에 p형 불순물을 주입한다. p형 불순물이 주입된 영역에 p형 전계완화 영역이 형성된다. 따라서, p형 불순물의 주입 영역 (즉 전계완화 영역) 의 폭은 제 1 트렌치의 폭과 같거나 그것보다 조금 넓게 이루어진다. p형 불순물의 주입 후에 제 1 트렌치의 내면에 제 2 SiC 반도체층을 증착시킨다. 이것에 의해 p형 불순물의 주입 영역의 상부에 제 1 트렌치보다 폭이 좁은 제 2 트렌치가 형성된다. 제 2 트렌치의 폭이 제 1 트렌치의 폭보다 좁기 때문에 제 2 트렌치의 폭은 p형 불순물의 주입 영역의 폭보다 좁다. 따라서, p형 불순물의 주입 영역이 제 2 트렌치의 측면보다 가로 방향으로 크게 돌출되어 있는 구조를 얻을 수 있다. 그 후, 게이트 절연층과 게이트 전극이 제 2 트렌치 내에 형성되면, p형 불순물의 주입 영역이 제 2 트렌치의 측면의 게이트 절연층보다 가로 방향으로 크게 돌출되어 있는 구조를 얻을 수 있다. 이와 같이 이 제조 방법에 의하면 p형 불순물의 주입 영역 (즉 전계완화 영역) 의 돌출량을 크게 할 수 있다. 이 때문에 게이트 절연층으로의 인가 전계를 보다 효과적으로 완화할 수 있다.
또한 본 명세서는 새로운 절연 게이트형 스위칭 장치를 제공한다. 본 명세서가 개시하는 제 1 절연 게이트형 스위칭 장치는 표면에 트렌치가 형성되어 있는 SiC 반도체 기판과, 상기 트렌치의 내면을 덮고 있는 게이트 절연층과, 상기 트렌치 내에 배치되어 있는 게이트 전극을 포함한다. 상기 SiC 반도체 기판이 제 1 영역과, 바디 영역과, 제 2 영역과, 전계완화 영역을 가지고 있다. 상기 제 1 영역은 상기 게이트 절연층에 접하여 있는 n형 영역이다. 상기 바디 영역은 상기 제 1 영역의 하측에서 상기 게이트 절연층에 접하여 있는 p형 영역이다. 상기 제 2 영역은 상기 바디 영역의 하측에서 상기 게이트 절연층에 접하여 있고 상기 바디 영역에 의해 상기 제 1 영역에서 분리되어 있는 n형 영역이다. 상기 전계완화 영역은 상기 트렌치의 하부에 배치되어 있고, 상기 제 2 영역에 의해 상기 바디 영역에서 분리되어 있고, 상기 트렌치보다 폭이 넓은 p형 영역이다. 상기 바디 영역이 상기 게이트 절연층에 인접하는 제 1 부분과 상기 게이트 절연층의 반대 측에서 상기 제 1 부분에 인접하는 제 2 부분을 가지고 있다. 상기 제 1 부분의 n형 불순물 농도가 상기 제 2 부분의 n형 불순물 농도보다 높다. 상기 제 1 부분의 하단이 상기 제 2 부분의 하단보다 상측에 위치한다.
덧붙여 상기 바디 영역 (즉 제 1 부분 및 제 2 부분) 은 p형 불순물과 n형 불순물의 양쪽 모두를 포함하고 있으며, p형 불순물 농도가 n형 불순물 농도보다 높기 때문에 p형이 되어 있다. 제 1 부분과 제 2 부분에서 p형 불순물 농도가 유사하게 분포되어 있으면, n형 불순물 농도가 높은 제 1 부분의 하단이 n형 불순물 농도가 낮은 제 2 부분의 하단보다 상측에 배치된다.
이 절연 게이트형 스위칭 장치에서는 전계완화 영역의 폭이 트렌치의 폭보다 넓기 때문에 트렌치의 측면의 게이트 절연층에서 가로 방향으로 전계완화 영역이 돌출되어 있다. 따라서, 게이트 절연층에 높은 전계가 인가되기 어렵다. 또한 이 절연 게이트형 스위칭 장치에서는 바디 영역의 제 1 부분의 하단이 제 2 부분의 하단보다 상측에 위치한다. 게이트 절연층에 접하는 부분인 제 1 부분의 하단이 상측에 위치하므로, 채널 길이가 짧게 된다. 이 때문에 이 절연 게이트형 스위칭 장치는 채널 저항이 작다. 또한 제 2 부분의 하단이 하측에 위치하고 있으므로, 절연 게이트형 스위칭 장치가 오프할 때 제 2 영역에서 바디 영역으로 연장되는 공핍층이 바디 영역의 상단까지 성장하기 어렵다. 즉 공핍층이 바디 영역을 관통하는 상태 (이른바 , 펀치스루) 가 발생하기 어렵다.
덧붙여 제 1 부분과 제 2 부분의 n형 불순물 농도의 관계는 역이라도 좋다. 즉 본 명세서가 개시하는 제 2 절연 게이트형 스위칭 장치에서는, 바디 영역의 제 1 부분의 n형 불순물 농도가 바디 영역의 제 2 부분의 n형 불순물 농도보다 낮다. 상기 제 1 부분의 하단이 상기 제 2 부분의 하단보다 하측에 위치한다.
이 절연 게이트형 스위칭 장치에서는 전계완화 영역의 폭이 트렌치의 폭보다 넓기 때문에 트렌치의 측면 게이트 절연층에서 가로 방향으로 전계완화 영역이 돌출되어 있다. 따라서, 게이트 절연층에 높은 전계가 인가되기 어렵다. 또한 이 절연 게이트형 스위칭 장치에서는 바디 영역의 제 1 부분의 하단이 제 2 부분의 하단보다 하측에 위치한다. 이 때문에 제 2 영역과 게이트 절연층이 접하는 영역이 적다. 이것에 의해 게이트 절연층에 인가되는 전계를 보다 효과적으로 억제할 수 있다.
도 1 은 실시예 1의 MOSFET (10) 의 종단면도이다.
도 2 는 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 3 은 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 4 는 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 5 는 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 6 은 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 7 은 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 8 은 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 9 는 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 10 은 실시예 1의 MOSFET (10) 의 제조 방법의 설명도이다.
도 11 은 실시예 2의 MOSFET 의 종단면도이다.
도 12 는 실시예 2의 MOSFET 의 제조 방법의 설명도이다.
도 13 은 실시예 2의 MOSFET 의 제조 방법의 설명도이다.
도 14 실시예 2의 MOSFET 의 제조 방법의 설명도이다.
도 15 는 실시예 2의 MOSFET 의 제조 방법의 설명도이다.
도 16 은 도 15의 A-A선 및 B-B선의 불순물 농도 분포를 나타내는 도면이다.
도 17 은 실시예 3의 MOSFET 의 종단면도이다.
도 18 은 실시예 4의 MOSFET 의 종단면도이다.
도 19 는 실시예 4의 MOSFET 의 제 1 제조 방법의 설명도이다.
도 20 은 실시예 4의 MOSFET 의 제 2 제조 방법의 설명도이다.
도 21 은 제 1 변형예의 제조 방법의 설명도이다.
도 22 는 제 2 변형예의 제조 방법의 설명도이다.
도 23 은 제3 변형예의 제조 방법의 설명도이다.
도 24 는 제3 변형예의 제조 방법의 설명도이다.
도 25 는 제3 변형예의 제조 방법의 설명도이다.
도 26 은 제3 변형예의 제조 방법의 설명도이다.
(실시예 1)
도 1에 나타내는 실시예 1의 MOSFET (10) 는 SiC 반도체 기판 (12) 를 가지고 있다. SiC 반도체 기판 (12) 의 표면 (12a) 에는 소스 전극 (80) 이 형성되어 있다. SiC 반도체 기판 (12) 의 이면 (12b) 에는 드레인 전극 (84) 가 형성되어 있다.
SiC 반도체 기판 (12) 의 표면 (12a) 에는 복수의 게이트 트렌치 (34) 가 형성되어 있다. 각 게이트 트렌치 (34) 는 도 1의 지면에 대해서 수직의 방향으로 길게 뻗고 있다. 각 게이트 트렌치 (34) 내에는 게이트 절연층 (38) 과 게이트 전극 (40) 이 형성되어 있다. 게이트 절연층 (38) 은 바닥부 절연층 (38b) 와 측부 절연막 (38a) 를 가지고 있다. 바닥부 절연층 (38b) 는 게이트 트렌치 (34) 의 바닥부에 형성된 두꺼운 절연층이다. 게이트 트렌치 (34) 의 측면 (34a) 중의 바닥부 절연층 (38b) 보다 상측의 부분은 측부 절연막 (38a) 에 의해 덮여 있다. 측부 절연막 (38a) 는 바닥부 절연층 (38b) 와 연결되어 있다. 게이트 전극 (40) 은 바닥부 절연층 (38b) 의 상측의 게이트 트렌치 (34) 내에 배치되어 있다. 게이트 전극 (40) 은 측부 절연막 (38a) 및 바닥부 절연층 (38b) 에 의해 SiC 반도체 기판 (12) 으로부터 절연되어 있다. 게이트 전극 (40) 의 상면은 층간 절연층 (36) 에 의해 덮여 있다. 게이트 전극 (40) 은 층간 절연층 (36) 에 의해 소스 전극 (80) 으로부터 절연되어 있다.
SiC 반도체 기판 (12) 내에는 소스 영역 (22), 바디 영역 (26), 드리프트 영역 (28), 버퍼 영역 (29), 드레인 영역 (30) 및 전계완화 영역 (32) 가 형성되어 있다.
소스 영역 (22) 는 SiC 반도체 기판 (12) 중에 복수개 형성되어 있다. 소스 영역 (22) 는 n형 영역이다. 소스 영역 (22) 는 SiC 반도체 기판 (12) 의 표면 (12a) 에 노출되는 범위에 형성되어 있다. 소스 영역 (22) 는 소스 전극 (80) 에 대해서 오믹 접촉하고 있다. 소스 영역 (22) 는 측부 절연막 (38a) 에 접하여 있다.
바디 영역 (26) 은 소스 영역 (22) 의 측방 및 하측에 형성되어 있고 소스 영역 (22) 에 접하여 있다. 바디 영역 (26) 은 p형 영역이며 콘택트 영역 (26a) 와 저농도 바디 영역 (26b) 를 가지고 있다. 콘택트 영역 (26a) 의 p형 불순물 농도는 저농도 바디 영역 (26b) 의 p형 불순물 농도보다 높다. 콘택트 영역 (26a) 는 소스 영역 (22) 의 측방에 형성되어 있고 SiC 반도체 기판 (12) 의 표면 (12a) 에 노출되어 있다. 콘택트 영역 (26a) 는 소스 전극 (80) 에 대해서 오믹 접촉하고 있다. 저농도 바디 영역 (26b) 는 소스 영역 (22) 및 콘택트 영역 (26a) 의 하측에 형성되어 있다. 저농도 바디 영역 (26b) 는 소스 영역 (22) 의 하측에서 측부 절연막 (38a) 에 접하여 있다.
드리프트 영역 (28) 은 저농도로 n형 불순물을 포함한 n형 영역이다. 드리프트 영역 (28) 의 n형 불순물 농도는 소스 영역 (22) 의 n형 불순물 농도보다 낮다. 드리프트 영역 (28) 은 저농도 바디 영역 (26b) 의 하측에 형성되어 있다. 드리프트 영역 (28) 은 저농도 바디 영역 (26b) 의 하단 위치에서 게이트 트렌치 (34) 의 바닥면 (34b) 보다 하측까지 퍼지고 있다. 드리프트 영역 (28) 은 바디 영역 (26) 에 의해 소스 영역 (22) 에서 분리되어 있다. 드리프트 영역 (28) 은 저농도 바디 영역 (26b) 의 하측에서 측부 절연막 (38a) 및 바닥부 절연층 (38b) 에 접하여 있다.
상술한 소스 영역 (22), 저농도 바디 영역 (26b) 및 드리프트 영역 (28) 은 측부 절연막 (38a) 를 통해 게이트 전극 (40) 에 대향하고 있다.
전계완화 영역 (32) 는 p형 영역이다. 전계완화 영역 (32) 는 대응하는 게이트 트렌치 (34) 의 바닥면 (34b) 에 노출되는 위치에 형성되어 있다. 전계완화 영역 (32) 는 바닥면 (34b) 의 전역에서 바닥부 절연층 (38b) 에 접하여 있다. 전계완화 영역 (32) 의 주위는 드리프트 영역 (28) 에 둘러싸여 있다. 드리프트 영역 (28) 에 의해 전계완화 영역 (32) 는 서로로부터 분리되어 있다. 전계완화 영역 (32) 는 드리프트 영역 (28) 에 의해 바디 영역 (26) 에서 분리되어 있다. 전계완화 영역 (32) 는 어느 전극에도 접속되어 있지 않다. 이 때문에 전계완화 영역 (32) 의 전위는 부유 전위로 되어 있다. 전계완화 영역 (32) 의 폭은 게이트 트렌치 (34) 의 폭보다 넓다. 덧붙여 게이트 트렌치 (34) 의 폭은 SiC 반도체 기판 (12) 의 표면 (12a) 를 평면시했을 때의 게이트 트렌치 (34) 의 단수방향의 치수를 의미한다. 또한 전계완화 영역 (32) 의 폭은 게이트 트렌치 (34) 의 폭 측정 방향과 같은 방향에서의 전계완화 영역 (32) 의 치수를 의미한다. 전계완화 영역 (32) 의 폭이 게이트 트렌치 (34) 의 폭보다 넓기 때문에 전계완화 영역 (32) 는 게이트 트렌치 (34) 의 직하에 위치하는 주요부 (32a) 와 주요부 (32a) 로부터 게이트 트렌치 (34) 의 측면 (34a) (즉 측부 절연막 (38a)) 보다 가로 방향으로 돌출되어 있는 돌출부 (32b) 를 가지고 있다. 돌출부 (32b) 는 저농도 바디 영역 (26b) 의 직하에 위치하고 있다.
버퍼 영역 (29) 는 드리프트 영역 (28) 보다 고농도로 n형 불순물을 포함한 n형 영역이다. 버퍼 영역 (29) 는 드리프트 영역 (28) 의 하측에 형성되어 있고 드리프트 영역 (28) 에 접하여 있다.
드레인 영역 (30) 은 버퍼 영역 (29) 보다 고농도로 n형 불순물을 포함한 n형 영역이다. 드레인 영역 (30) 은 버퍼 영역 (29) 의 하측에 형성되어 있고 버퍼 영역 (29) 에 접하여 있다. 드레인 영역 (30) 은 SiC 반도체 기판 (12) 의 이면 (12b) 에 노출되는 범위에 형성되어 있다. 드레인 영역 (30) 은 드레인 전극 (84) 에 대해서 오믹 접촉하고 있다.
이어서 MOSFET (10) 의 동작에 대해서 설명한다. 드레인 전극 (84) 에는 소스 전극 (80) 보다 높은 전위가 인가된다. 또한 게이트 전극 (40) 에 임계값 이상의 전위를 인가하면, 측부 절연막 (38a) 에 인접하는 범위의 저농도 바디 영역 (26b) 가 n형으로 반전해, 거기에 채널이 형성된다. 결과적으로, 소스 전극 (80) 으로부터 소스 영역 (22), 채널, 드리프트 영역 (28), 버퍼 영역 (29) 및 드레인 영역 (30) 을 경유하여 드레인 전극 (84) 를 향하여 전자가 흐른다. 즉 MOSFET (10) 가 온한다.
게이트 전극 (40) 의 전위를 임계값 미만의 전위로 저하시키면, 채널이 소실되어, MOSFET (10) 가 오프한다. 결과적으로, 바디 영역 (26) 과 드리프트 영역 (28) 경계부의 pn접합 (42) 으로부터 바디 영역 (26) 내 및 드리프트 영역 (28) 내에 공핍층이 퍼진다. pn접합 (42) 에서 드리프트 영역 (28) 내로 연장되는 공핍층은 전계완화 영역 (32) 에 도달한다. 결과적으로, 전계완화 영역 (32) 으로부터 그것 주위의 드리프트 영역 (28) 내로 공핍층이 퍼진다. 즉 전계완화 영역 (32) 에 의해 드리프트 영역 (28) 내로의 공핍층의 연장이 촉진된다. 전계완화 영역 (32) 에 의해 게이트 트렌치 (34) 부근으로의 공핍층의 연장이 촉진되기 때문에, 게이트 절연층 (38) 에 높은 전계가 인가되는 것이 억제된다. 특히 전계완화 영역 (32) 가 돌출부 (32b) 를 가지고 있으므로, 돌출부 (32b) 와 바디 영역 (26) 에 끼워져 있는 부분의 드리프트 영역 (28) 에서 전위차가 발생기 어렵고 이것에 의해 게이트 절연층 (38) 에 인가되는 전계가 효과적으로 억제된다. 돌출부 (32b) 의 돌출량 (L1) 이 클수록 게이트 절연층 (38) 에 전계가 인가되기 더 어려워진다. 본 실시예에서는, 돌출부 (32b) 의 돌출량 (L1) 이 종래의 전계완화 영역에 비해 크기 때문에 게이트 절연층 (38) 에 인가되는 전계를 매우 작게 할 수 있다. 이 때문에 이 MOSFET (10) 에서는 게이트 절연층 (38) 을 관통해 흐르는 전류를 억제할 수 있다.
이어서 MOSFET (10) 제조 방법에 대해서 설명한다. MOSFET (10) 는 도 2에 나타내는 SiC 반도체 기판 (12) 으로부터 제조된다. 가공 전의 SiC 반도체 기판 (12) 는 그 전체가 n형 SiC인 제 1 SiC 반도체층 (50) 에 의해 구성되어 있다. 덧붙여 제 1 SiC 반도체층 (50) 은 벌크 결정이라도 좋고 에피택셜층이라도 좋다. 제 1 SiC 반도체층 (50) 의 n형 불순물 농도는 드리프트 영역 (28) 의 n형 불순물 농도와 대충 같다.
(대폭 트렌치 형성 공정)
우선 도 3에 나타낸 바와 같이, SiC 반도체 기판 (12) 의 표면 (12a) 에 복수의 개구부 (52a) 를 가지는 식각 마스크 (52) 를 형성한다. 이어서 건식 식각에 의해 제 1 SiC 반도체층 (50) 의 개구부 (52a) 내에 위치하고 있는 부분을 식각한다. 이것에 의해 제 1 SiC 반도체층 (50) 의 표면 (12a) 에 복수의 대폭 트렌치 (54) 를 형성한다. 대폭 트렌치 (54) 는 상술한 게이트 트렌치 (34) 에 대응하는 패턴으로 형성된다. 그러나, 대폭 트렌치 (54) 의 폭은 게이트 트렌치 (34) 의 폭보다 넓다. 식각 마스크 (52) 는 대폭 트렌치 (54) 형성 후에 제거된다.
(바닥면 이온 주입 공정)
이어서 도 4에 나타낸 바와 같이, 제 1 SiC 반도체층 (50) 의 표면 (12a) 에 이온 주입 마스크 (56) 을 형성한다. 대폭 트렌치 (54) 내에는 이온 주입 마스크 (56) 은 형성되지 않는다. 이어서 제 1 SiC 반도체층 (50) 의 표면 (12a) 측 (즉 이온 주입 마스크 (56) 측) 에서 제 1 SiC 반도체층 (50) 으로 이온화한 p형 불순물 (본 실시예에서는 알루미늄) 을 주입한다. 제 1 SiC 반도체층 (50) 의 표면 (12a) 는 이온 주입 마스크 (56) 에 의해 덮여 있으므로, p형 불순물은 대폭 트렌치 (54) 의 바닥면 (54a) 에 주입된다. 바닥면 (54a) 에 p형 불순물을 주입한 후에 SiC 반도체 기판 (12) 를 열처리한다. 이것에 의해 바닥면 (54a) 에 주입된 p형 불순물이 활성화되고, 바닥면 (54a) 에 노출되는 범위의 반도체 영역이 p형화한다. 이것에 의해 전계완화 영역 (32) 가 형성된다. 덧붙여 SiC 반도체 기판을 열처리할 때 p형 불순물은 거의 확산하지 않는다. 따라서, 전계완화 영역 (32) 의 폭은 대폭 트렌치 (54) 의 폭과 대략 같다.
(에피택셜 성장 공정)
이어서 도 5에 나타난 바와 같이, 에피택셜 성장에 의해 SiC 반도체 기판 (12) 의 표면 (12a) 와 대폭 트렌치 (54) 의 내면에 n형 SiC인 제 2 SiC 반도체층 (58) 을 성장시킨다. 여기에서는 대폭 트렌치 (54) 내에 간극이 없어질 때까지 제 2 SiC 반도체층 (58) 을 성장시킨다. 제 2 SiC 반도체층 (58) 의 n형 불순물 농도는 제 1 SiC 반도체층 (50) 의 n형 불순물 농도와 대충 같다. 따라서, 제 2 SiC 반도체층 (58) 과 제 1 SiC 반도체층 (50) 은 일체화한 n형 반도체 영역이 된다. 제 2 SiC 반도체층 (58) 을 형성하면, 도 6에 나타난 바와 같이, 제 2 SiC 반도체층 (58) 의 표면 (즉 SiC 반도체 기판 (12) 의 표면 (12a)) 을 식각해 평탄화한다.
(게이트 트렌치 형성 공정)
이어서 도 7에 나타난 바와 같이, SiC 반도체 기판 (12) 의 표면 (12a) 에 복수의 개구부 (55a) 를 가지는 식각 마스크 (55) 를 형성한다. 개구부 (55a) 는 대폭 트렌치 (54) 내에 형성된 제 2 SiC 반도체층 (58) 상에 배치한다. 개구부 (55a) 의 폭은 대폭 트렌치 (54) 의 폭보다 좁다. 또한 개구부 (55a) 는 대폭 트렌치 (54) 의 폭방향 중앙에 배치된다. 이어서 건식 식각에 의해 제 2 SiC 반도체층 (58) 의 개구부 (55a) 내에 위치하고 있는 부분을 식각한다. 이것에 의해 전계완화 영역 (32) 의 바로 위에 게이트 트렌치 (34) 를 형성한다. 보다 상세하게는 게이트 트렌치 (34) 는 전계완화 영역 (32) 의 중앙부 바로 위에 형성된다. 또한 게이트 트렌치 (34) 는 전계완화 영역 (32) 에 도달하도록 형성된다. 또한 게이트 트렌치 (34) 의 폭은 대폭 트렌치 (54) 의 폭보다 좁아진다. 즉 게이트 트렌치 (34) 의 폭은 전계완화 영역 (32) 의 폭보다 좁아진다. 따라서, 전계완화 영역 (32) 는 게이트 트렌치 (34) 의 직하에 위치하는 주요부 (32a) 와 주요부 (32a) 로부터 게이트 트렌치 (34) 의 측면 (34a) 보다 가로 방향으로 돌출되는 돌출부 (32b) 를 가진다. 돌출부 (32b) 는 주요부 (32a) 의 양측에 형성된다. 돌출부 (32b) 의 돌출량 (L1) 은 대폭 트렌치 (54) 의 폭과 게이트 트렌치 (34) 의 폭 사이의 차이에 의해 정해진다. 따라서, 이 방법에 의하면 p형 불순물의 확산 계수가 작은 SiC 반도체 기판 (12) 를 이용할 경우에도 돌출량 (L1) 이 큰 전계완화 영역 (32) 를 형성할 수 있다.
(게이트 절연층 형성 공정 및 게이트 전극 형성 공정)
이어서 도 8에 나타난 바와 같이, 게이트 트렌치 (34) 내에 게이트 절연층 (38) 과 게이트 전극 (40) 을 형성한다. 덧붙여 상술한 것처럼, 제 1 SiC 반도체층 (50) 과 제 2 SiC 반도체층 (58) 은 일체화되어 있으므로, 도 8 및 후술하는 도 9 및 도 10 에서는 제 1 SiC 반도체층 (50) 과 제 2 SiC 반도체층 (58) 사이의 경계를 도시하고 있지 않다. 이 공정에서는 우선 게이트 트렌치 (34) 내에 간극 없이 절연층을 성장시킨다. 이어서 성장시킨 절연층을 식각하여 게이트 트렌치 (34) 의 저부 근방에만 절연층을 잔존시킨다. 잔존한 절연층이 바닥부 절연층 (38b) 가 된다. 이어서 바닥부 절연층 (38b) 보다 상측의 게이트 트렌치 (34) 의 측면 (34a) 에 얇은 절연막을 성장시켜 측부 절연막 (38a) 를 형성한다. 이것에 의해 게이트 절연층 (38) 이 완성된다. 게이트 절연층 (38) 을 형성하면, 게이트 트렌치 (34) 내에 틈새 없이 게이트 전극 (40) (즉 폴리실리콘) 을 성장시킨다.
(바디 영역 및 소스 영역 형성 공정)
이어서 도 9에 나타낸 바와 같이, 표면 (12a) 측으로부터 SiC 반도체 기판 (12) 에 p형 불순물을 주입함으로써, 저농도 바디 영역 (26b) 를 형성한다. 이어서 도 10에 나타난 바와 같이, 표면 (12a) 측에서 선택적으로 n형 불순물 및 p형 불순물을 주입함으로써 소스 영역 (22) 및 콘택트 영역 (26a) 를 형성한다. 이들의 영역에 대해서 불순물을 주입한 후, SiC 반도체 기판 (12) 를 열처리하여 주입한 불순물을 활성화시킨다.
그 후, MOSFET (10) 의 표면 (12a) 측의 기타 구조 (즉 층간 절연층 (36), 소스 전극 (80) 등) 를 형성한다. 이어서 MOSFET (10) 의 이면 (12b) 측의 구조 (즉 버퍼 영역 (29), 드레인 영역 (30) 및 드레인 전극 (84) 등) 를 형성한다. 이상의 공정을 실시함으로써, 도 1에 나타내는 MOSFET (10) 가 완성된다.
이상으로 설명한 것처럼, 이 방법에 의하면 전계완화 영역 (32) 의 돌출량 (L1) 이 큰 MOSFET (10) 를 제조할 수 있다. 즉 게이트 절연층 (38) 에 전계가 인가되기 어려운 MOSFET (10) 를 제조할 수 있다.
또한 상술한 에피택셜 성장 공정에서 제 1 SiC 반도체층 (50) 보다 결정성이 높은 (즉 결정 결함이 적은) 제 2 SiC 반도체층 (58) 을 형성하면, MOSFET (10) 의 채널이 형성되는 영역 (즉 게이트 절연층 (38) 에 인접하는 범위의 저농도 바디 영역 (26b)) 의 결정성을 향상시킬 수 있다. 이것에 의해 채널 저항을 감소시켜, MOSFET (10) 의 온 저항을 감소시킬 수 있다. 제 2 SiC 반도체층 (58) 의 결정 성장 조건을 조정함으로써, 제 2 SiC 반도체층 (58) 의 결정 결함을 줄일 수 있다.
(실시예 2)
도 11에 나타내는 실시예 2의 MOSFET에서는 저농도 바디 영역 (26b) 중의 게이트 절연층 (38) 에 접하는 게이트 인접 부분 (27a) 의 n형 불순물 농도가 게이트 절연층 (38) 에서 떨어져 있는 게이트 비인접 부분 (27b) 의 n형 불순물 농도보다 높다. 덧붙여 게이트 비인접 부분 (27b) 는 게이트 절연층 (38) 의 반대 측에서 게이트 인접 부분 (27a) 에 인접하고 있다. 게이트 인접 부분 (27a) 의 하단 (즉 게이트 인접 부분 (27a) 와 드리프트 영역 (28) 의 경계의 pn접합 (42a)) 은 게이트 비인접 부분 (27b) 의 하단 (즉 게이트 비인접 부분 (27b) 와 드리프트 영역 (28) 의 경계의 pn접합 (42b)) 보다 상측에 위치하고 있다. 또한 드리프트 영역 (28) 중의 게이트 절연층 (38) 에 접하는 부분 (28a) 의 n형 불순물 농도가 그 부분 (28a) 에 대해서 게이트 절연층 (38) 의 반대 측에서 접하는 부분 (28b) 의 n형 불순물 농도보다 높다. 게이트 인접 부분 (27a) 와 드리프트 영역 (28) 의 부분 28a는 전계완화 영역 (32) (보다 상세하게는 돌출부 (32b)) 의 바로 위에 위치하고 있다. 실시예 2의 MOSFET의 기타 구성은 실시예 1의 MOSFET (10) 와 동일하다.
MOSFET가 온할 때, 채널은 게이트 절연층 (38) 에 접하는 위치의 저농도 바디 영역 (26b) 에 형성된다. 즉 실시예 2의 MOSFET에서는 채널이 게이트 인접 부분 (27a) 내에 형성된다. 상술한 것처럼, 실시예 2의 MOSFET에서는 게이트 인접 부분 (27a) 의 하단이 게이트 비인접 부분 (27b) 의 하단보다 상측에 위치하고 있다. 이 때문에 실시예 2의 MOSFET 는 짧은 채널 길이를 갖는다. 이와 같이 실시예 2의 MOSFET는 채널 길이가 짧기 때문에 채널 저항이 작다. 따라서, 실시예 2의 MOSFET는 온 저항이 작다.
또한 통상의 사용 상태에서는 MOSFET가 오프하고 있을 때 pn접합 (42) 에서 바디 영역 (26) 내에 연장되는 공핍층은 소스 영역 (22) 에 도달하지 않는다. 그렇지만 MOSFET (10) 가 접속되어 있는 회로의 동작 상태에 따라서는 드레인 전극 (84) 의 전위가 매우 높아질 경우가 있다. 이와 같이 매우 높은 전위가 드레인 전극 (84) 에 인가되면, pn접합 (42) 으로부터 바디 영역 (26) 내에 연장되는 공핍층이 소스 영역 (22) 에 도달할 경우가 있다. 즉 펀치스루가 발생한다. 실시예 2의 MOSFET (10) 에서는 게이트 비인접 부분 (27b) 의 하단이 게이트 인접 부분 (27a) 의 하단보다 하측에 존재하므로, 게이트 비인접 부분 (27b) 의 하단에서 소스 영역 (22) 까지의 거리가 길게 확보되어 있다. 이 때문에 펀치스루가 발생하기 어렵고 실시예 2의 MOSFET 는 높은 펀치스루 전압을 갖는다.
이와 같이 게이트 인접 부분 (27a) 의 하단을 게이트 비인접 부분 (27b) 의 하단보다 상측에 배치함으로써, 낮은 채널 저항과 높은 펀치스루 전압을 실현할 수 있다.
이어서 실시예 2의 MOSFET 제조 방법에 대해서 설명한다. 우선 실시예 1과 마찬가지로, 대폭 트렌치 형성 공정 (도 3) 과 바닥면 이온 주입 공정 (도 4) 을 실시한다. 이어서 에피택셜 성장 공정을 실시한다. 실시예 2의 에피택셜 성장 공정에서는 도 12에 나타난 바와 같이, 제 1 SiC 반도체층 (50) 보다 n형 불순물 농도가 높은 제 2 SiC 반도체층 (58) 을 성장시킨다. 제 2 SiC 반도체층 (58) 의 n형 불순물 농도가 높은 점을 제외하고, 실시예 2의 에피택셜 성장 공정은 실시예 1의 에피택셜 성장 공정과 동일하다. 이어서 도 13에 나타난 바와 같이, SiC 반도체 기판 (12) 의 표면을 식각해 평탄화한다. 이어서 도 14에 나타난 바와 같이, 실시예 1과 마찬가지로 게이트 트렌치 형성 공정, 게이트 절연층 형성 공정 및 게이트 전극 형성 공정을 실시한다. 이어서 도 15에 나타난 바와 같이, 표면 (12a) 측에서 SiC 반도체 기판 (12) 에 p형 불순물을 주입함으로써 저농도 바디 영역 (26b) 를 형성한다. 도 16은 도 15의 A-A선 및 B-B선의 위치의 불순물 농도 분포를 나타내고 있다. A-A선은 제 2 SiC 반도체층 (58) 내의 위치이며 B-B선은 제 1 SiC 반도체층 (50) 내의 위치이다. A-A선 및 B-B선 중 어느 위치에서도 도 16의 그래프 p에 나타난 바와 같이, p형 불순물 농도는 표면 (12a) 에서 하측을 향할수록 저하하도록 분포되어 있다. 또한 A-A선의 위치에서는 도 16의 그래프 n1에 나타난 바와 같이, n형 불순물 농도가 거의 일정한 농도로 분포되어 있다. 또한 B-B선의 위치에서는 도 16의 그래프 n2에 나타난 바와 같이, A-A선의 위치의 n형 불순물 농도 (그래프 n1) 보다 낮은 거의 일정한 농도로 n형 불순물 농도가 분포되어 있다. 그래프 n1와 그래프 p의 교점은 A-A선의 위치의 저농도 바디 영역 (26b) 의 하단 (즉 pn접합 (42a)) 의 위치를 나타내 있고 그래프 n2와 그래프 p의 교점은 B-B선의 위치의 저농도 바디 영역 (26b) 의 하단 (즉 pn접합 (42b)) 위치를 나타내고 있다. A-A선의 위치의 n형 불순물 농도가 B-B선의 위치의 n형 불순물 농도보다 높기 때문에 A-A선의 위치에서는 B-B선의 위치보다 저농도 바디 영역 (26b) 의 하단이 상측에 위치하게 된다. 따라서, 도 15에 나타난 바와 같이, 저농도 바디 영역 (26b) 중의 게이트 인접 부분 (27a) 의 하단이 게이트 비인접 부분 (27b) 의 하단보다 상측에 위치하게 된다. 저농도 바디 영역 (26b) 를 형성한 후, 이후의 공정을 실시예 1과 동일하게 실시한다. 이것에 의해 도 11에 나타내는 실시예 2의 MOSFET를 제조할 수 있다.
(실시예 3)
도 17에 나타내는 실시예 3의 MOSFET에서는 저농도 바디 영역 (26b) 의 게이트 인접 부분 (27a) 의 n형 불순물 농도가 게이트 비인접 부분 (27b) 의 n형 불순물 농도보다 낮다. 게이트 인접 부분 (27a) 의 하단 (즉 게이트 인접 부분 (27a) 와 드리프트 영역 (28) 의 경계의 pn접합 (42a)) 은 게이트 비인접 부분 (27b) 의 하단 (즉 게이트 비인접 부분 (27b) 와 드리프트 영역 (28) 의 경계의 pn접합 (42b)) 보다 하측에 위치하고 있다. 또한 드리프트 영역 (28) 중의 게이트 절연층 (38) 에 접하는 부분 (28a) 의 n형 불순물 농도가 게이트 절연층 (38) 에서 떨어져 있는 부분 (28b) 의 n형 불순물 농도보다 낮다.
실시예 3의 MOSFET에서는 게이트 인접 부분 (27a) 의 하단이 게이트 비인접 부분 (27b) 의 하단보다 하측에 배치되어 있다. 이 때문에 게이트 절연층 (38) 과 드리프트 영역 (28) 이 서로 접촉하고 있는 면적이 작아진다. 이 구조에 의하면 게이트 절연층 (38) 에 인가되는 전계를 보다 효과적으로 억제할 수 있다.
또한 실시예 3의 MOSFET는 실시예 2 의 제조 방법을 제 1 SiC 반도체층 (50) 보다 n형 불순물 농도가 낮은 제 2 SiC 반도체층 (58) 을 형성하도록 변경함으로써, 제조할 수 있다. 제 2 SiC 반도체층 (58) 의 n형 불순물 농도를 제 1 SiC 반도체층 (50) 의 n형 불순물 농도보다 낮게 함으로써, 실시예 2와는 반대로 게이트 인접 부분 (27a) 의 하단을 게이트 비인접 부분 (27b) 의 하단보다 하측에 위치시킬 수 있다.
(실시예 4)
도 18에 나타내는 실시예 4의 MOSFET에서는 전계완화 영역 (32) 와 게이트 트렌치 (34) 의 바닥면 (34b) 사이에 간격이 마련되어 있다. 그 간격에는 n형 드리프트 영역 (28) 이 형성되어 있다. 실시예 4의 MOSFET의 기타 구성은 실시예 1의 MOSFET와 동일하다. 이와 같이 전계완화 영역 (32) 와 게이트 트렌치 (34) 의 바닥면 (34b) 사이에 간격이 마련되어 있어도, 실시예 1의 MOSFET와 동일하게 전계완화 영역 (32) 에 의해 게이트 절연층 (38) 에 인가되는 전계를 억제할 수 있다.
또한 실시예 4의 MOSFET 제조 방법에서는 도 19에 나타난 바와 같이, 게이트 트렌치 형성 공정에서 전계완화 영역 (32) 에 도달하지 않도록 게이트 트렌치 (34) 를 형성한다. 기타 공정은 실시예 1과 동일하게 실시한다. 이것에 의해 도 18에 나타내는 구조를 얻을 수 있다.
또한 실시예 4의 MOSFET는 다른 방법에 의해 제조할 수도 있다. 이 제조 방법으로는 도 20에 나타난 바와 같이, 바닥면 이온 주입 공정에서 대폭 트렌치 (54) 의 바닥면 (54a) 에 대해서 고에너지로 p형 불순물을 주입한다. 이것에 의해 p형 불순물이 바닥면 (54a) 보다 더욱 하측의 영역에 주입되어 전계완화 영역 (32) 와 바닥면 (54a) 사이에 간격을 야기한다. 이후의 공정을 실시예 1과 동일하게 실시함으로써, 도 18에 나타내는 구조를 얻을 수 있다. 덧붙여 이 제조 방법을 이용할 경우에는 저농도 바디 영역 (26b) 와 그 하측의 전계완화 영역 (32) 사이의 거리를 길게 할 수 있다. 이 거리를 길게 함으로써, 드리프트 영역 (28) 으로 보유할 수 있는 전압을 높일 수 있다.
덧붙여 상술한 MOSFET 제조 방법의 변형예를 이하에 설명한다. 덧붙여 이하에 설명하는 변형예는 실시예 1~4 의 MOSFET 중 어느 것에 대해서도 적용할 수 있다.
(제 1 변형예)
상술한 제조 방법에서는 도 5 등에 나타낸 바와 같이, 대폭 트렌치 (54) 를 제 2 SiC 반도체층 (58) 으로 채운다. 그렇지만 도 21에 나타난 바와 같이, 대폭 트렌치 (54) 의 내부에 공간이 남도록 제 2 SiC 반도체층 (58) 을 성장시켜 대폭 트렌치 (54) 의 폭을 좁혀도 좋다. 그 후, 대폭 트렌치 (54) 의 폭을 좁힘으로써 얻어진 트렌치를 게이트 트렌치 (34) 로서 이용할 수 있다.
(제 2 변형예)
제 1 변형예에서는 대폭 트렌치 (54) 의 내면과 SiC 반도체 기판 (12) 의 표면 (12a) 에 등방적으로 제 2 SiC 반도체층 (58) 을 성장시켰다. 그렇지만 도 22에 나타난 바와 같이, 이방성 에피택셜 성장에 의해 제 2 SiC 반도체층 (58) 을 대폭 트렌치 (54) 의 측면에만 성장시켜도 좋다. 이 방법에서도 대폭 트렌치 (54) 의 폭을 좁혀 얻어진 트렌치를 게이트 트렌치 (34) 로서 이용할 수 있다.
(제3 변형예)
상술한 제조 방법에서는 저농도 바디 영역 (26b), 콘택트 영역 (26a) 및 소스 영역 (22) 를 이온 주입에 의해 형성했다. 그렇지만 이들의 영역을 형성할 때, 에피택셜 성장을 이용해도 좋다. 제3 변형예는 소스 영역 (22) 를 에피택셜 성장에 의해 형성하는 제조 방법이다. 제3 변형예의 제조 방법에서는 도 23에 나타난 바와 같이, 대폭 트렌치 형성 공정, 바닥면 이온 주입 공정 및 에피택셜 성장 공정을 실시한 후에 이온 주입에 의해 저농도 바디 영역 (26b) 를 형성한다. 이어서 도 24에 나타난 바와 같이, 에피택셜 성장에 의해 저농도 바디 영역 (26b) 상에 n형 소스 영역 (22) 를 형성한다. 이어서 도 25에 나타난 바와 같이, 소스 영역 (22) 에 선택적으로 p형 불순물을 주입함으로써 콘택트 영역 (26a) 를 형성한다. 이어서 도 26에 나타난 바와 같이, SiC 반도체 기판 (12) 의 표면 (12a) 에 소스 영역 (22) 와 저농도 바디 영역 (26b) 를 관통하도록, 폭이 좁은 게이트 트렌치 (34) 를 형성한다. 그 후, 게이트 절연층 (38), 게이트 전극 (40) 등의 필요한 구조를 형성함으로써, MOSFET를 제조할 수 있다.
덧붙여 제3 변형예에서는 저농도 바디 영역 (26b) 를 이온 주입에 의해 형성했지만, 저농도 바디 영역 (26b) 를 에피택셜 성장에 의해 형성할 수 있다. 또한 저농도 바디 영역 (26b) 를 에피택셜 성장에 의해 형성할 경우에는 그 저농도 바디 영역 (26b) 에 대해서 이온 주입을 함으로써, 콘택트 영역 (26a) 와 소스 영역 (22) 를 형성할 수 있다.
또한 상술한 실시예 및 변형예에서는 대폭 트렌치 (54) 의 바닥면에 p형 불순물을 주입한 직후에 그 p형 불순물을 활성화시키기 위한 열처리를 했다. 또한 저농도 바디 영역 (26b), 콘택트 영역 (26a) 및 소스 영역 (22) 에 대한 불순물의 주입을 한 후에 이들의 영역에 주입한 불순물을 활성화하기 위한 열처리를 했다. 그렇지만 이러한 불순물을 활성화하기 위한 열처리를 실시하는 타이밍은 적의 변경할 수 있다. 또한 대폭 트렌치 (54) 의 바닥면에 주입한 불순물을 활성화시키기 위한 열처리와 저농도 바디 영역 (26b), 콘택트 영역 (26a) 및 소스 영역 (22) 에 대한 열처리를 집합적으로 수행해도 좋다.
또한 상술한 실시예 및 변형예에서는 MOSFET에 대해서 설명했다. 그러나, IGBT에 대해서 본 명세서에 개시 기술을 적용해도 좋다. 상술한 MOSFET의 드레인 영역 (30) 을 p형 컬렉터 영역으로 치환하면, IGBT를 얻을 수 있다.
또한 상술한 실시예 및 변형예에서는 전계완화 영역 (32) 의 전위가 부유 전위로 되어 있었다. 그렇지만 전계 완화 영역 32가 소정의 고정 전위에 접속되어 있어도 좋다. 예를 들면 도시하지 않는 위치에 전계완화 영역 (32) 와 소스 전극 (80) 을 접속하는 도전 경로를 마련하여, 전계완화 영역 (32) 를 소스 전극 (80) 의 전위에 접속해도 좋다.
또한 상술한 실시예 및 변형예에서는 바디 영역 (26) 이 콘택트 영역 (26a) (즉 p형 불순물 농도가 높고 소스 전극 (80) 에 접하여 있는 p형 영역) 를 가지고 있었다. 그렇지만 바디 영역 (26) 이 콘택트 영역 (26a) 를 가지고 있지 않아도 된다. 예를 들면 바디 영역 (26) 이 저농도 바디 영역 (26b) 에만 의해 구성되어 있어도 좋다.
상술한 실시예의 구성요소와 청구항의 구성요소와의 관계에 대해서 설명한다. 실시예의 대폭 트렌치 (54) 는 청구항의 제 1 트렌치의 일례이다. 실시예의 게이트 트렌치 (34) 는 청구항의 제 2 트렌치의 일례이다. 실시예의 소스 영역 (22) 는 청구항의 제 1 영역의 일례이다. 실시예의 드리프트 영역 (28) 은 청구항의 제 2 영역의 일례이다.
본 명세서가 개시하는 기술 요소에 대해서 이하에 열거한다. 덧붙여 이하의 각 기술 요소는 각각 독립적으로 유용한 것이다.
예시로서 본 명세서에 개시한 방법에서, 제 2 SiC 반도체층의 n형 불순물 농도가 제 1 SiC 반도체층의 n형 불순물 농도보다 높아도 되다. 이 경우, 바디 영역이 제 1 SiC 반도체층과 제 2 SiC 반도체층에 p형 불순물을 주입함으로써 형성되어도 좋다.
이 구성에 의하면, 제 1 SiC 반도체층에 형성되는 바디 영역의 하단이 제 2 SiC 반도체층에 형성되는 바디 영역의 하단보다 하측에 배치된다. 이 구성에 의하면 제조되는 절연 게이트형 스위칭 장치에 있어서 낮은 채널 저항과 높은 펀치스루 전압을 양립시킬 수 있다.
다른 예시로서 본 명세서에 개시한 방법에서는, 제 2 SiC 반도체층의 n형 불순물 농도가 제 1 SiC 반도체층의 n형 불순물 농도보다 낮아도 된다. 이 경우, 바디 영역이 제 1 SiC 반도체층과 제 2 SiC 반도체층에 p형 불순물을 주입함으로써 형성되어도 좋다.
이 구성에 의하면 제 1 SiC 반도체층에 형성되는 바디 영역의 하단이 제 2 SiC 반도체층에 형성되는 바디 영역의 하단보다 상측에 배치된다. 이 구성에 의하면 제조되는 절연 게이트형 스위칭 장치에 있어서 게이트 절연층에 인가되는 전계를 더욱 완화할 수 있다.
이상, 실시예에 대해서 상세하게 설명했다. 그러나, 이들은 예시에 지나지 않고, 특허청구범위를 한정하는 것이 아니다. 특허청구범위에 기재된 기술에는 이상으로 예시한 구체적인 예를 여러가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는 단독 혹은 각종의 조합에 의해 기술 유용성을 발휘하는 것이며 출원시 청구항 기재로 조합이 한정되는 것이 아니다. 또한 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성하는 것이며 그 중의 하나의 목적을 달성하는 것 자체로 기술 유용성을 가지는 것이다.

Claims (7)

  1. 절연 게이트형 스위칭 장치 제조 방법으로서,
    n형 제 1 SiC 반도체층의 표면에 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치의 바닥면에 p형 불순물을 주입하는 단계;
    상기 p형 불순물의 주입 후에 상기 제 1 트렌치의 내면에 n형 제 2 SiC 반도체층을 증착시킴으로써 상기 p형 불순물의 주입 영역의 상부에 상기 제 1 트렌치보다 폭이 좁은 제 2 트렌치를 형성하는 단계;
    게이트 절연층이 상기 제 2 트렌치의 내면을 덮고, 게이트 전극이 상기 제 2 트렌치 내에 배치되며, n형 제 1 영역이 상기 게이트 절연층에 접하고, p형 바디 영역이 상기 주입 영역에서 분리됨과 동시에 상기 제 1 영역의 하측에서 상기 게이트 절연층에 접하도록, 상기 게이트 절연층, 상기 게이트 전극, 상기 제 1 영역 및 상기 바디 영역을 형성하는 단계를 포함하는, 절연 게이트형 스위칭 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 SiC 반도체층의 n형 불순물 농도가 상기 제 1 SiC 반도체층의 n형 불순물 농도보다 높고,
    상기 바디 영역이 상기 제 1 SiC 반도체층과 상기 제 2 SiC 반도체층에 p형 불순물을 주입함으로써 형성되는, 절연 게이트형 스위칭 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 SiC 반도체층의 n형 불순물 농도가 상기 제 1 SiC 반도체층의 n형 불순물 농도보다 낮고,
    상기 바디 영역이 상기 제 1 SiC 반도체층과 상기 제 2 SiC 반도체층에 p형 불순물을 주입함으로써 형성되는, 절연 게이트형 스위칭 장치 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 트렌치를 형성하는 단계에서는 상기 제 1 트렌치를 상기 제 2 SiC 반도체층으로 채우고, 그 후, 상기 제 2 SiC 반도체층을 식각함으로써 상기 제 2 트렌치를 형성하는, 절연 게이트형 스위칭 장치 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 트렌치가 상기 제 1 트렌치의 상기 내면 중 측면에 상기 제 2 SiC 반도체층을 증착시킴으로써 상기 제 1 트렌치의 폭을 좁힘으로써 형성되는, 절연 게이트형 스위칭 장치 제조 방법.
  6. 절연 게이트형 스위칭 장치로서,
    표면에 트렌치가 형성되어 있는 SiC 반도체 기판과;
    상기 트렌치의 내면을 덮고 있는 게이트 절연층과;
    상기 트렌치 내에 배치되어 있는 게이트 전극을 포함하고,
    상기 SiC 반도체 기판이,
    상기 게이트 절연층에 접하여 있는 n형 제 1 영역과;
    상기 제 1 영역의 하측에서 상기 게이트 절연층에 접하여 있는 p형 바디 영역과;
    상기 바디 영역의 하측에서 상기 게이트 절연층에 접하여 있고 상기 바디 영역에 의해 상기 제 1 영역에서 분리되어 있는 n형 제 2 영역과;
    상기 트렌치의 하부에 배치되어 있고, 상기 제 2 영역에 의해 상기 바디 영역에서 분리되어 있고, 상기 트렌치보다 폭이 넓은 p형 전계완화 영역을 포함하고,
    상기 바디 영역이 상기 게이트 절연층에 인접하는 제 1 부분과 상기 게이트 절연층의 반대 측에서 상기 제 1 부분에 인접하는 제 2 부분을 포함하고,
    상기 제 1 부분의 n형 불순물 농도가 상기 제 2 부분의 n형 불순물 농도보다 높고,
    상기 제 1 부분의 하단이 상기 제 2 부분의 하단보다 상측에 위치하는, 절연 게이트형 스위칭 장치.
  7. 절연 게이트형 스위칭 장치로서,
    표면에 트렌치가 형성되어 있는 SiC 반도체 기판과;
    상기 트렌치의 내면을 덮고 있는 게이트 절연층과;
    상기 트렌치 내에 배치되어 있는 게이트 전극을 포함하고,
    상기 SiC 반도체 기판이,
    상기 게이트 절연층에 접하여 있는 n형 제 1 영역과;
    상기 제 1 영역의 하측에서 상기 게이트 절연층에 접하여 있는 p형 바디 영역과;
    상기 바디 영역의 하측에서 상기 게이트 절연층에 접하여 있고, 상기 바디 영역에 의해 상기 제 1 영역에서 분리되어 있는 n형 제 2 영역과;
    상기 트렌치의 하부에 배치되어 있고, 상기 제 2 영역에 의해 상기 바디 영역에서 분리되어 있고, 상기 트렌치보다 폭이 넓은 p형 전계완화 영역을 포함하고,
    상기 바디 영역이 상기 게이트 절연층에 인접하는 제 1 부분과 상기 게이트 절연층의 반대 측에서 상기 제 1 부분에 인접하는 제 2 부분을 포함하고,
    상기 제 1 부분의 n형 불순물 농도가 상기 제 2 부분의 n형 불순물 농도보다 낮고,
    상기 제 1 부분의 하단이 상기 제 2 부분의 하단보다 하측에 위치하는, 절연 게이트형 스위칭 장치.




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