CN117476746B - 一种屏蔽栅沟槽mos器件及其制备方法、芯片 - Google Patents

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Abstract

本申请属于功率器件技术领域，提供了一种屏蔽栅沟槽MOS器件及其制备方法、芯片，其中，漏极层、N型衬底层以及N型漂移层层叠设置，且N型漂移层设置为凹形结构，通过在N型漂移层的凹槽底部形成相对的P型重掺杂层，且P型重掺杂层分别设置于N型漂移层的两侧部下方，可以在凹槽底部形成耗尽层，去除屏蔽栅下方圆角位置的峰值电场，提升器件的击穿电压，并通过在N型漂移层的凹槽的两侧壁分别形成第一N型掺杂区和第二N型掺杂区，可以减小耗尽区的宽度，达到减小导通电阻、提升器件的性能的目的。

Description

一种屏蔽栅沟槽MOS器件及其制备方法、芯片
技术领域
本申请属于功率器件技术领域，尤其涉及一种屏蔽栅沟槽MOS器件及其制备方法、芯片。
背景技术
屏蔽栅极沟槽(Shield Gate Trench，SGT)结构金属氧化物半导体(Metal OxideSemiconductor，MOS)器件作为开关器件广泛应用于电源管理系统，是核心的功率控制部件。SGTMOS器件的栅极结构包括位于深沟槽中的屏蔽多晶硅结构和多晶硅栅结构，其中该屏蔽多晶硅结构位于深沟槽的下部，多晶硅栅结构位于深沟槽的上部。屏蔽多晶硅结构、多晶硅栅结构和深沟槽之间相互隔离。该有源区的顶层形成沟道区，位于沟道区上的外延层表层形成源区。通过接触孔将该源区引出，通常在用于引出源区的接触孔的底端周围形成重掺杂接触区，该重掺杂接触区与沟道区接触。
然而，目前的SGTMOS器件在屏蔽栅底部存在高峰值场强的现象，该现象会导致SGTMOS器件在此处发生击穿，降低器件的击穿电压（BV），最终导致器件失效，极大影响器件的性能。
发明内容
为了解决上述技术问题，本申请实施例提供了一种屏蔽栅沟槽MOS器件及其制备方法、芯片，可以在减小器件的导通电阻的情况下提升器件的击穿电压。
本申请实施例第一方面提供了一种屏蔽栅沟槽MOS器件，所述屏蔽栅沟槽MOS器件包括：
N型衬底层以及形成于N型衬底层正面的N型漂移层；
漏极层，形成于所述N型衬底层的背面；
第一N型掺杂区、第二N型掺杂区，分别形成于所述N型漂移层的凹槽两侧壁；其中，所述N型漂移层为凹型结构；
第一P阱、第二P阱，分别设于所述N型漂移层的两侧部上方；
第一N型源区、第二N型源区，分别设于所述第一P阱和所述第二P阱上；
P型重掺杂层，设于所述N型漂移层的凹槽底部，且所述P型重掺杂层为凹型结构；
栅极介质层、屏蔽栅多晶硅层，所述栅极介质层隔离所述屏蔽栅多晶硅层；
第一控制栅多晶硅层、第二控制栅多晶硅层，分别位于所述屏蔽栅多晶硅层的两侧，且与所述屏蔽栅多晶硅层之间由所述栅极介质层隔离；
封装层、屏蔽栅电极，所述屏蔽栅电极通过所述封装层上的通孔与所述屏蔽栅多晶硅层接触；
第一栅极电极、第二栅极电极，通过所述封装层分别与所述第一控制栅多晶硅层、所述第二控制栅多晶硅层接触；
第一源极电极、第二源极电极，所述第一源极电极通过所述封装层上的通孔分别与所述第一N型源区和所述第一P阱接触；所述第二源极电极通过所述封装层上的通孔分别与所述第二N型源区和所述第二P阱接触。
在一个实施例中，所述第一N型掺杂区、所述第二N型掺杂区的高度相同。
在一个实施例中，所述屏蔽栅多晶硅层的长度大于所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度。
在一个实施例中，所述屏蔽栅多晶硅层的长度至少为所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度的2倍。
在一个实施例中，所述第一控制栅多晶硅层、所述第二控制栅多晶硅层以所述屏蔽栅多晶硅层呈轴对称设置。
在一个实施例中，P型重掺杂层以所述屏蔽栅多晶硅层所在的直线延长线呈轴对称设置。
在一个实施例中，所述第一N型掺杂区、所述第二N型掺杂区的宽度由底部向顶部逐渐增加。
在一个实施例中，所述第一N型掺杂区、所述第二N型掺杂区为梯形结构。
本申请实施例第二方面还提供了一种屏蔽栅沟槽MOS器件的制备方法，包括：
在N型衬底层的正面形成N型漂移层，并在所述N型衬底层的背面形成漏极层；
在所述N型漂移层上刻蚀形成凹槽，并在所述N型漂移层的凹槽底部形成形状为凹形的P型重掺杂层；
在所述N型漂移层的凹槽两侧壁注入N型掺杂离子分别形成第一N型掺杂区和第二N型掺杂区；
在所述N型漂移层的凹槽内填充介质材料形成栅极介质层，并在所述栅极介质层内形成第一深槽、第二深槽、第三深槽；其中，所述第三深槽位于所述第一深槽和所述第二深槽之间，且所述第三深槽的深度大于所述第一深槽和所述第二深槽的深度；
填充多晶硅材料，并在所述第一深槽和所述第二深槽内分别形成第一控制栅多晶硅层、第二控制栅多晶硅层，在所述第三深槽内形成屏蔽栅多晶硅层；其中，所述屏蔽栅多晶硅层与所述第一N型掺杂区、所述第二N型掺杂区之间由所述栅极介质层隔离；
在所述N型漂移层的两侧部上方形成第一P阱、第二P阱，并分别在所述第一P阱和所述第二P阱上形成第一N型源区、所述第二N型源区；
淀积封装材料形成封装层，并在封装层上形成多个通孔；
淀积金属电极材料，并对所述金属电极材料进行刻蚀，形成屏蔽栅电极、第一栅极电极、第二栅极电极、第一源极电极、第二源极电极；其中，所述屏蔽栅电极通过封装层与所述屏蔽栅多晶硅层接触，所述第一栅极电极、第二栅极电极通过所述封装层分别与所述第一控制栅多晶硅层、所述第二控制栅多晶硅层接触，所述第一源极电极通过所述封装层上的通孔分别与所述第一N型源区和所述第一P阱接触，所述第二源极电极通过所述封装层上的通孔分别与所述第二N型源区和所述第二P阱接触。
本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例的屏蔽栅沟槽MOS器件。
本申请实施例的有益效果：通过在N型漂移层的凹槽底部形成相对的P型重掺杂层，且P型重掺杂层分别设置于N型漂移层的两侧部下方，可以在凹槽底部形成耗尽层，去除屏蔽栅下方圆角位置的峰值电场，提升器件的击穿电压，并通过在N型漂移层的凹槽的两侧壁分别形成第一N型掺杂区和第二N型掺杂区，可以减小耗尽区的宽度，达到减小导通电阻、提升器件的性能的目的。
附图说明
图1是本申请实施例提供的屏蔽栅沟槽MOS器件的结构示意图；
图2是本申请实施例提供的屏蔽栅沟槽MOS器件的制备方法的流程示意图；
图3是本申请实施例提供的形成漏极层110、N型衬底层120、N型漂移层130后的示意图；
图4是本申请实施例提供的刻蚀N型漂移层130，并形成P型重掺杂层210后的示意图；
图5是本申请实施例提供的形成第一N型掺杂区121、第二N型掺杂区122后的示意图；
图6是本申请实施例提供的形成屏蔽栅多晶硅层310、第一控制栅多晶硅层321、第二控制栅多晶硅层322、第一P阱410、第二P阱420、第一N型源区510、第二N型源区520、第一源极电极611、第二源极电极612后的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
目前的SGTMOS器件在屏蔽栅底部存在高峰值场强的现象，该现象会导致SGTMOS器件在此处发生击穿，降低器件的击穿电压（BV），最终导致器件失效，极大影响器件的性能。另一方面，器件内的N型漂移区存在由于结构和工艺带来的本征电阻，过大的本征电阻会增加器件导通状态下的损耗，影响器件性能。并且，SGTMOS器件因结构原因存在反向传输电容，这会增加开关损耗，不利于器件实际应用。
为了解决上述技术问题，本申请实施例提供了一种屏蔽栅沟槽MOS器件，参见图1所示，本实施例中的屏蔽栅沟槽MOS器件包括：漏极层110、N型衬底层120、N型漂移层130、P型重掺杂层210、第一N型掺杂区121、第二N型掺杂区122、屏蔽栅多晶硅层310、第一控制栅多晶硅层321、第二控制栅多晶硅层322、第一P阱410、第二P阱420、第一N型源区510、第二N型源区520、第一源极电极611、第二源极电极612、第一栅极621、第二栅极622、栅极介质层230。
在本实施例中，漏极层110、N型衬底层120以及N型漂移层130层叠设置，且N型漂移层130为凹形结构，P型重掺杂层210形成于N型漂移层130的凹槽底部，且P型重掺杂层210的凹槽与屏蔽栅多晶硅层310相对设置。如图1所述，通过在N型漂移层130的底部设置形状为凹形的P型重掺杂层210，且P型重掺杂层210不与N型衬底层120接触，可以在N型漂移层130的底部形成耗尽层，降低屏蔽栅多晶硅层310底部的峰值电场，提高器件的击穿电压。
第一N型掺杂区121和第二N型掺杂区122分别形成于N型漂移层130的凹槽两侧壁；屏蔽栅多晶硅层310形成于N型漂移层130的凹槽内，且与第一N型掺杂区121、第二N型掺杂区122之间由栅极介质层230隔离。第一P阱410和第二P阱420分别设于N型漂移层130的两侧部上方，第一N型源区510、第二N型源区520分别设于第一P阱410和第二P阱420上。
第一控制栅多晶硅层321、第二控制栅多晶硅层322形成于屏蔽栅多晶硅层310的两侧，且与屏蔽栅多晶硅层310、第一P阱410、第二P阱420、第一N型源区510、第二N型源区520之间由栅极介质层230隔离。第一源极电极611和第二源极电极612分别通过第一N型源区510、第二N型源区520上的通孔与第一P阱410、第二P阱420接触，第一栅极621、第二栅极622与第一控制栅多晶硅层321、第二控制栅多晶硅层322接触。
在本实施例中，通过在屏蔽栅多晶硅层310与凹型结构的N型漂移层130的底部之间设置形状为凹形的P型重掺杂层210，P型重掺杂层210位于N型漂移层130的凹型槽底部的两侧，可以在N型漂移层130的凹型槽底部形成耗尽层，从而去除屏蔽栅多晶硅层310的底部的峰值电场，达到提高器件的击穿电压的目的。另一方面，通过在N型漂移层130的凹型槽的两侧壁分别形成第一N型掺杂区121、第二N型掺杂区122，第一N型掺杂区121、第二N型掺杂区122分别位于屏蔽栅多晶硅层310的两侧，且第一N型掺杂区121、第二N型掺杂区122与屏蔽栅多晶硅层310之间由栅极介质层230隔离，可以辅助P型重掺杂层210的屏蔽效果，使得竖直方向的电场分布更均匀，从而提高器件的击穿电压的稳定性。
在一个实施例中，屏蔽栅多晶硅层310可以延伸至P型重掺杂层210的凹槽内，可以进一步降低屏蔽栅多晶硅层310底部的峰值电场，达到提升器件的击穿电压的目的，还可以降低器件内的栅极和漏极之间的寄生电容，减小开关损耗。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122的高度相同。
在本实施例中，第一N型掺杂区121、第二N型掺杂区122的高度相同，可以在N型漂移层130的凹型槽的两侧壁之间形成均匀的电场，从而辅助P型重掺杂层210的屏蔽效果，提高器件的击穿电压的稳定性。
在一个实施例中，屏蔽栅多晶硅层310的长度大于第一控制栅多晶硅层321、第二控制栅多晶硅层322的长度。
在本实施例中，在第一栅极621、第二栅极622被施加电压后，N型漂移层130的凹型槽的两侧壁之间会产生电场，设置屏蔽栅多晶硅层310的长度大于第一控制栅多晶硅层321、第二控制栅多晶硅层322的长度，可以使得屏蔽栅多晶硅层310整体位于N型漂移层130的凹型槽的两侧壁之间的电场内，并根据屏蔽栅沟槽MOS器件的应用场景设计第一N型掺杂区121、第二N型掺杂区122的形状，使得第一N型掺杂区121、第二N型掺杂区122之间的电场均匀分布。
例如，在屏蔽栅沟槽MOS器件的第一栅极621、第二栅极622被施加电压后，第一N型掺杂区121、第二N型掺杂区122之间的电场强度和该位置与第一控制栅多晶硅层321、第二控制栅多晶硅层322之间的距离相关，因此，通过设计第一N型掺杂区121、第二N型掺杂区122的形状，使得第一N型掺杂区121、第二N型掺杂区122之间的电场均匀分布，使得器件的击穿电压能够稳定在特定的电压范围内，避免由于某处电场较小或者电场不均匀导致器件随时被击穿的问题。
在一个实施例中，第一控制栅多晶硅层321、第二控制栅多晶硅层322的长度相同。
在一个实施例中，屏蔽栅多晶硅层310的长度至少为第一控制栅多晶硅层321、第二控制栅多晶硅层322的长度的2倍。
在一个实施例中，第一控制栅多晶硅层321、第二控制栅多晶硅层322与屏蔽栅多晶硅层310平行设置。
在一个实施例中，第一控制栅多晶硅层321、第二控制栅多晶硅层322以屏蔽栅多晶硅层310为对称轴呈对称设置。
在一个实施例中，P型重掺杂层210以屏蔽栅多晶硅层310为对称轴呈对称设置。
在一个实施例中，P型重掺杂层210以屏蔽栅多晶硅层310所在的直线延长线为对称轴呈对称设置。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122的宽度由底部向顶部逐渐增加。
在本实施例中，通过设置第一N型掺杂区121、第二N型掺杂区122的宽度由底部向顶部逐渐增加，可以在N型漂移层130的凹型槽的两侧壁之间形成均匀的电场，从而辅助P型重掺杂层210的屏蔽效果，提高器件的击穿电压的稳定性。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122为梯形结构。
在本实施例中，通过设置第一N型掺杂区121、第二N型掺杂区122为梯形结构，可以在N型漂移层130的凹型槽的两侧壁之间形成均匀的电场，从而辅助P型重掺杂层210的屏蔽效果，提高器件的击穿电压的稳定性。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122平行设置，且第一N型掺杂区121、第二N型掺杂区122的高度大于P型重掺杂层210的宽度。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122内N型掺杂元素的浓度至少为N型漂移层130内N型掺杂元素的浓度的100倍。
在一个实施例中，N型衬底内N型掺杂元素的浓度大于N型漂移层130内N型掺杂元素的浓度，且小于第一N型掺杂区121、第二N型掺杂区122内N型掺杂元素的浓度。
在一个实施例中，可以通过设置第一N型掺杂区121、第二N型掺杂区122内N型掺杂元素的浓度梯度，使得在N型漂移层130的凹型槽的两侧壁之间形成均匀的电场，从而辅助P型重掺杂层210的屏蔽效果，提高器件的击穿电压的稳定性。
例如，在一个实施例中，第一N型掺杂区121、第二N型掺杂区122在靠近第一控制栅多晶硅层321、第二控制栅多晶硅层322的方向上，其掺杂浓度逐渐增加，从而使得N型漂移层130的凹型槽的两侧壁之间形成均匀的电场，从而辅助P型重掺杂层210的屏蔽效果，提高器件的击穿电压的稳定性。
在一个实施例中，P型重掺杂层210内P型掺杂元素的浓度大于第一P阱410、第二P阱420内P型掺杂元素的浓度。
在一个实施例中，P型重掺杂层210内P型掺杂元素的浓度至少为第一P阱410、第二P阱420内P型掺杂元素的浓度的100倍。
在一个实施例中，P型掺杂元素可以为镁元素、铝元素等。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122内N型掺杂元素的浓度至少为N型漂移层130内N型掺杂元素的浓度的10倍，N型掺杂元素可以为氮元素、磷元素。
在一个实施例中，第一N型掺杂区121、第二N型掺杂区122分别与P型重掺杂层210的两端的接触。
在一个实施例中，第一源极电极611通过第一N型源区510中的通孔深入至第一P阱410；第二源极电极612通过第二N型源区520中的通孔深入至第二P阱420。
在一个实施例中，第一控制栅多晶硅层321、第二控制栅多晶硅层322的宽度大于屏蔽栅多晶硅层310的宽度。
在一个实施例中，栅极介质层230可以为氧化硅或者氮化硅。
本申请实施例还提供了一种屏蔽栅沟槽MOS器件的制备方法，参见图2所示，本实施例中的制备方法包括：步骤S100至步骤S600。
在步骤S100中，在N型衬底层120的正面形成N型漂移层130，并在N型衬底层120的背面形成漏极层110。
在本实施例中，结合图3所示，可以通过外延生长工艺在N型衬底层120的正面生长N型漂移层130，还可以通过淀积金属材料在N型衬底层120的背面形成漏极层110。
在步骤S200中，在N型漂移层130上刻蚀形成凹槽201，并在N型漂移层130的凹槽底部形成形状为凹形的P型重掺杂层210。
结合图4所述，在N型漂移层130的正面刻蚀形成凹槽201后，通过P型离子注入工艺将P型掺杂离子注入至N型漂移层130的正面的凹槽201的底部，凹槽201的深度不深入至N型衬底层120中，P型重掺杂层210的底部与其侧部之间可以为弧形结构，以在凹槽201底部的区域形成耗尽层，降低该区域内的峰值电场，从而提高器件的击穿电压，并通过凹型结构的P型重掺杂层210降低栅极和漏极之间的寄生电容，减小器件的开关损耗。
在一个实施例中，P型重掺杂层210的深度和宽度相同，且P型重掺杂层210内掺杂的P型掺杂离子的浓度也相同。
在一个实施例中，凹槽201的中心位置位于P型重掺杂层210之间的中线上。
在步骤S300中，在所述N型漂移层130的凹槽201的两侧壁注入N型掺杂离子分别形成第一N型掺杂区121和第二N型掺杂区122。
在本实施例中，可以通过离子注入工艺在N型漂移层130的凹槽201的两侧壁注入N型掺杂离子，以在凹槽201的两侧壁分别形成第一N型掺杂区121和第二N型掺杂区122。
在一个实施例中，通过倾斜离子注入工艺向N型漂移层130的凹槽两侧壁注入N型掺杂离子形成第一N型掺杂区121和第二N型掺杂区122，第一N型掺杂区121和第二N型掺杂区122的掺杂浓度大于N型漂移层130内N型掺杂离子的浓度，第一N型掺杂区121和第二N型掺杂区122的高度相同。
在步骤S400中，在所述N型漂移层130的凹槽内填充介质材料形成栅极介质层230，并在所述栅极介质层230内形成第一深槽、第二深槽、第三深槽。
在本实施例中，所述第三深槽位于所述第一深槽和所述第二深槽之间，且所述第三深槽的深度大于所述第一深槽和所述第二深槽的深度。可以先在N型漂移层130的凹槽内填充介质材料的方式在凹槽内栅极介质层230。
在步骤S500中，填充多晶硅材料，并在所述第一深槽和所述第二深槽内分别形成第一控制栅多晶硅层、第二控制栅多晶硅层，在所述第三深槽内形成屏蔽栅多晶硅层。
在本实施例中，通过在第一深槽和所述第二深槽填充栅极多晶硅材料形成第一控制栅多晶硅层321、第二控制栅多晶硅层322，在第三深槽内填充栅极多晶硅材料形成屏蔽栅多晶硅层310，屏蔽栅多晶硅层310与第一N型掺杂区121、第二N型掺杂区122之间由栅极介质层230隔离，如图5所示。第一控制栅多晶硅层321、第二控制栅多晶硅层322与屏蔽栅多晶硅层310、第一P阱410、第二P阱420、第一N型源区510、第二N型源区520之间由栅极介质层230隔离。
在一个实施例中，介质材料可以为氮化硅材料或者氧化硅材料。
在步骤S600中，N型漂移层130的两侧部上方形成第一P阱410、第二P阱420，并分别在第一P阱410和第二P阱420上形成第一N型源区510、第二N型源区520。
在本实施例中，可以通过在N型漂移层130的两侧部上方注入P型掺杂离子的方式在N型漂移层130的两侧部上方形成第一P阱410、第二P阱420，并继续在N型漂移层130的两侧部上方注入N型掺杂离子的方式形成第一N型源区510、第二N型源区520。形成第一N型源区510、第二N型源区520时注入N型掺杂离子的能量小于形成第一P阱410、第二P阱420时注入P型掺杂离子的能量，使得第一N型源区510、第二N型源区520分别形成于第一P阱410和第二P阱420上。
在步骤S700中，淀积封装材料形成封装层630，并在封装层630上形成多个通孔。
结合图1所示，封装层630上刻蚀形成多个通孔，然后淀积金属电极材料，并对所述金属电极材料进行刻蚀，形成屏蔽栅电极330、第一栅极电极321、第二栅极电极322、第一源极电极611、第二源极电极612。
在本实施例中，屏蔽栅电极330通过封装层630与屏蔽栅多晶硅层310接触，第一栅极电极321、第二栅极电极322通过封装层630上的通孔分别与第一控制栅多晶硅层321、第二控制栅多晶硅层322接触，第一源极电极611通过封装层630上的通孔分别与第一N型源区510和第一P阱410接触，第二源极电极612通过封装层630上的通孔分别与第二N型源区520和第二P阱420接触。
在一个实施例中，步骤S400和步骤S500的顺序可以替换。
在步骤S600中，第一N型源区510、第二N型源区520上分别形成第一源极电极611和第二源极电极612，在第一控制栅多晶硅层321、第二控制栅多晶硅层322上形成第一栅极621、第二栅极622。
在本实施例中，第一源极电极611和第二源极电极612分别通过第一N型源区510、第二N型源区520上的通孔与第一P阱410、第二P阱420接触，第一栅极621、第二栅极622与第一控制栅多晶硅层321、第二控制栅多晶硅层322接触。
本申请实施例还提供了一种芯片，该芯片包括包括如上述实施例的屏蔽栅沟槽MOS器件的制备方法所制备的屏蔽栅沟槽MOS器件。
在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个屏蔽栅沟槽MOS器件，该屏蔽栅沟槽MOS器件可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的屏蔽栅沟槽MOS器件。
在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和屏蔽栅沟槽MOS器件组成集成电路。
在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。
本申请实施例的有益效果：通过在N型漂移层的凹槽底部形成P型重掺杂层，可以在凹槽底部形成耗尽层，可以去除屏蔽栅下方圆角位置的峰值电场，提升器件的击穿电压，并通过在N型漂移层的凹槽两侧分别形成第一N型掺杂区和第二N型掺杂区，可以减小耗尽区的宽度，达到减小导通电阻、提升器件的性能的目的。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (9)

1.一种屏蔽栅沟槽MOS器件，其特征在于，所述屏蔽栅沟槽MOS器件包括：
N型衬底层以及形成于N型衬底层正面的N型漂移层；
漏极层，形成于所述N型衬底层的背面；
第一N型掺杂区、第二N型掺杂区，分别形成于所述N型漂移层的凹槽两侧壁；其中，所述N型漂移层为凹型结构；
第一P阱、第二P阱，分别设于所述N型漂移层的两侧部上方；
第一N型源区、第二N型源区，分别设于所述第一P阱和所述第二P阱上；
P型重掺杂层，设于所述N型漂移层的凹槽底部，且所述P型重掺杂层为凹型结构；
栅极介质层、屏蔽栅多晶硅层，所述栅极介质层隔离所述屏蔽栅多晶硅层；
第一控制栅多晶硅层、第二控制栅多晶硅层，分别位于所述屏蔽栅多晶硅层的两侧，且与所述屏蔽栅多晶硅层之间由所述栅极介质层隔离；
封装层、屏蔽栅电极，所述屏蔽栅电极通过所述封装层上的通孔与所述屏蔽栅多晶硅层接触；
第一栅极电极、第二栅极电极，通过所述封装层分别与所述第一控制栅多晶硅层、所述第二控制栅多晶硅层接触；
第一源极电极、第二源极电极，所述第一源极电极通过所述封装层上的通孔分别与所述第一N型源区和所述第一P阱接触；所述第二源极电极通过所述封装层上的通孔分别与所述第二N型源区和所述第二P阱接触；所述屏蔽栅多晶硅层延伸至所述P型重掺杂层的凹槽内，所述第一N型掺杂区、所述第二N型掺杂区的宽度由底部向顶部逐渐增加，所述P型重掺杂层的凹槽与所述屏蔽栅多晶硅层相对设置。
2.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述第一N型掺杂区、所述第二N型掺杂区的高度相同。
3.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述屏蔽栅多晶硅层的长度大于所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度。
4.如权利要求3所述的屏蔽栅沟槽MOS器件，其特征在于，所述屏蔽栅多晶硅层的长度至少为所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度的2倍。
5.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述第一控制栅多晶硅层、所述第二控制栅多晶硅层以所述屏蔽栅多晶硅层呈轴对称设置。
6.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，P型重掺杂层以所述屏蔽栅多晶硅层所在的直线延长线呈轴对称设置。
7.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述第一N型掺杂区、所述第二N型掺杂区为梯形结构。
8.一种屏蔽栅沟槽MOS器件的制备方法，其特征在于，包括：
在N型衬底层的正面形成N型漂移层，并在所述N型衬底层的背面形成漏极层；
在所述N型漂移层上刻蚀形成凹槽，并在所述N型漂移层的凹槽底部形成形状为凹形的P型重掺杂层；
在所述N型漂移层的凹槽两侧壁注入N型掺杂离子分别形成第一N型掺杂区和第二N型掺杂区；
在所述N型漂移层的凹槽内填充介质材料形成栅极介质层，并在所述栅极介质层内形成第一深槽、第二深槽、第三深槽；其中，所述第三深槽位于所述第一深槽和所述第二深槽之间，且所述第三深槽的深度大于所述第一深槽和所述第二深槽的深度；
填充多晶硅材料，并在所述第一深槽和所述第二深槽内分别形成第一控制栅多晶硅层、第二控制栅多晶硅层，在所述第三深槽内形成屏蔽栅多晶硅层；其中，所述屏蔽栅多晶硅层与所述第一N型掺杂区、所述第二N型掺杂区之间由所述栅极介质层隔离；
在所述N型漂移层的两侧部上方形成第一P阱、第二P阱，并分别在所述第一P阱和所述第二P阱上形成第一N型源区、第二N型源区；
淀积封装材料形成封装层，并在封装层上形成多个通孔；
淀积金属电极材料，并对所述金属电极材料进行刻蚀，形成屏蔽栅电极、第一栅极电极、第二栅极电极、第一源极电极、第二源极电极；其中，所述屏蔽栅电极通过封装层与所述屏蔽栅多晶硅层接触，所述第一栅极电极、第二栅极电极通过所述封装层分别与所述第一控制栅多晶硅层、所述第二控制栅多晶硅层接触，所述第一源极电极通过所述封装层上的通孔分别与所述第一N型源区和所述第一P阱接触，所述第二源极电极通过所述封装层上的通孔分别与所述第二N型源区和所述第二P阱接触；所述屏蔽栅多晶硅层延伸至所述P型重掺杂层的凹槽内，所述第一N型掺杂区、所述第二N型掺杂区的宽度由底部向顶部逐渐增加，所述P型重掺杂层的凹槽与所述屏蔽栅多晶硅层相对设置。
9.一种芯片，其特征在于，包括如权利要求1-7任一项所述的屏蔽栅沟槽MOS器件；或者包括如权利要求8所述的屏蔽栅沟槽MOS器件的制备方法制备的屏蔽栅沟槽MOS器件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855282B (zh) * 2024-02-22 2024-05-24 深圳天狼芯半导体有限公司 低压屏蔽栅mosfet及其制备方法、芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154685A (zh) * 2006-09-26 2008-04-02 夏普株式会社 高耐压沟槽mos晶体管及其制造方法
JP2017118024A (ja) * 2015-12-25 2017-06-29 株式会社豊田中央研究所 炭化珪素半導体装置
US9761695B1 (en) * 2016-05-31 2017-09-12 Shanghai Huahong Grace Semiconductor Manufacturing Corporation Method for fabricating a shield gate trench MOSFET
CN107996003A (zh) * 2015-06-11 2018-05-04 丰田自动车株式会社 绝缘栅开关器件及其制造方法
KR20230017983A (ko) * 2021-07-29 2023-02-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
CN116469916A (zh) * 2023-05-29 2023-07-21 华瑞创芯半导体(成都)有限公司 一种沟槽型碳化硅mosfet及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11637184B2 (en) * 2017-03-06 2023-04-25 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power converter, method of manufacturing silicon carbide semiconductor device, and method of manufacturing power converter
JP2019087611A (ja) * 2017-11-06 2019-06-06 トヨタ自動車株式会社 スイッチング素子とその製造方法
CN111886680A (zh) * 2018-03-28 2020-11-03 三菱电机株式会社 碳化硅半导体装置及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101154685A (zh) * 2006-09-26 2008-04-02 夏普株式会社 高耐压沟槽mos晶体管及其制造方法
CN107996003A (zh) * 2015-06-11 2018-05-04 丰田自动车株式会社 绝缘栅开关器件及其制造方法
JP2017118024A (ja) * 2015-12-25 2017-06-29 株式会社豊田中央研究所 炭化珪素半導体装置
US9761695B1 (en) * 2016-05-31 2017-09-12 Shanghai Huahong Grace Semiconductor Manufacturing Corporation Method for fabricating a shield gate trench MOSFET
KR20230017983A (ko) * 2021-07-29 2023-02-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
CN116469916A (zh) * 2023-05-29 2023-07-21 华瑞创芯半导体(成都)有限公司 一种沟槽型碳化硅mosfet及其制作方法

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