CN115528115A - 一种ldmos功率器件及其制备方法 - Google Patents
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Abstract
本申请属于半导体技术领域，提供了一种LDMOS功率器件及其制备方法，LDMOS功率器件包括：半导体衬底、埋氧区、P型阱区、P型基区、源极区、漂移区、漏极区、钝化层、源极电极、栅极电极、漏极电极以及栅极扩展区；通过在半导体衬底的正面上设置多个与漂移区相对的衬底凹槽,并在埋氧区背面设置多个与衬底凹槽匹配的埋氧凸起结构,由多个衬底凹槽聚集更多的空穴，从而引入更多的电场尖峰，增强器件对漏极区附近的电场调制能力，并通过调制LDMOS功率器件的表面电场，提高LDMOS功率器件的横向耐压，解决了现有的LDMOS功率器件击穿电压较小的问题。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种LDMOS功率器件及其制备方法。
背景技术
随着集成电路集成度的提高，横向扩散金属氧化物半导体(LDMOSFET)由于耐高压、驱动电流大、输出功率大、开关特性好等突出优点，而经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，LDMOSFET的一个重要参数就是它的导通电阻。在实际应用中，导通电阻是和性能密切相关的一个重要参数，其大小与LDMOSFET的最大输出功率密切相关。
就高性能功率器件而言，除需要高的击穿电压外，还需要尽可能低的导通电阻。导通电阻总是随漂移区掺杂浓度的提高而减小，而击穿电压与漂移区掺杂浓度的关系通常比较复杂。因此，我们要优化击穿电压和导通电阻的关系，在保证一定的击穿电压下，尽可能的降低导通电阻，以获得尽可能大的输出功率。一些文献对传统掺杂的LDMOSFET的导通电阻进行了研究，并得出了很多成果，但依旧没有解决LDMOSFET的击穿电压较小的问题。
发明内容
为了解决上述技术问题，本申请实施例提供了一种LDMOS功率器件及其制备方法，可以解决现有的LDMOS功率器件的击穿电压较小的问题。
本申请实施例提供了一种LDMOS功率器件，所述LDMOS功率器件包括：
半导体衬底；
埋氧区，设于所述半导体衬底的正面；
P型阱区、P型基区，所述P型阱区和所述P型基区均设于所述埋氧区的正面，且所述P型阱区的形状呈“L”形，所述P型基区与所述P型阱区的水平部接触；
源极区，设于所述P型阱区的水平部上，且与所述P型基区接触；
漂移区，设于所述埋氧区的正面，且与所述P型阱区接触；其中，所述漂移区呈“L”形，所述半导体衬底的正面设有与所述漂移区相对的多个衬底凹槽，且所述埋氧区的背面设有多个埋氧凸起结构，多个所述埋氧凸起结构填充于多个所述衬底凹槽内；
漏极区，设于所述漂移区的水平部上；
钝化层，设于所述源极区、所述P型阱区以及所述漂移区上；其中，所述钝化层的形状呈“L”形；
源极电极，位于所述P型基区上；
栅极电极，设于所述钝化层的水平部上；其中，钝化层的垂直部位于所述栅极电极与所述源极电极之间；
漏极电极，与所述漏极区接触；
栅极扩展区，设于所述钝化层的水平部上，且位于所述栅极电极与所述漏极电极之间。
在一个实施例中，所述栅极扩展区包括：
第一P型掺杂区，设于所述钝化层的水平部上，且与所述栅极电极接触；
第二P型掺杂区，设于所述钝化层的水平部上，且与所述第一P型掺杂区接触；
第一N型掺杂区，设于所述钝化层的水平部上，且与所述第二P型掺杂区接触；
第三P型掺杂区，设于所述钝化层的水平部上，且与所述第一N型掺杂区接触。
在一个实施例中，所述衬底凹槽的深度从所述源极区向所述漏极区的方向逐渐增加。
在一个实施例中，相邻的所述衬底凹槽的宽度从所述源极区向所述漏极区的方向逐渐减小。
在一个实施例中，相邻的所述衬底凹槽之间的距离相等。
在一个实施例中，第一P型掺杂区的掺杂浓度大于所述第二P型掺杂区的掺杂浓度。
在一个实施例中，所述第二P型掺杂区的宽度大于所述第一P型掺杂区的宽度。
在一个实施例中，所述漂移区的掺杂浓度从中央区域向左右两侧逐渐减小。
在一个实施例中，所述P型基区的厚度等于所述源极区的厚度与所述P型阱区的水平部的厚度之和。
本申请实施例的第二方面提供了一种LDMOS功率器件的制备方法，包括：
在半导体衬底上进行刻蚀，以使所述半导体衬底的正面设有多个衬底凹槽；
在所述半导体衬底的正面进行氧化处理形成埋氧区；其中，所述埋氧区的背面设有多个埋氧凸起结构，且多个所述埋氧凸起结构填充于多个所述衬底凹槽内；
在所述埋氧区的正面依次形成P型阱区、P型基区以及漂移区；其中，所述P型阱区的形状呈“L”形，所述漂移区的形状呈“L”形，且所述P型基区与所述P型阱区的水平部接触，所述漂移区与所述P型阱区接触；
在所述P型阱区的水平部上形成源极区，在所述漂移区的水平部上形成漏极区；其中，所述源极区与所述P型基区接触；
在所述源极区、所述P型阱区以及所述漂移区上形成钝化层；其中，所述钝化层的形状为“L”形；
在所述钝化层的水平部上形成栅极扩展区；
在所述P型基区上形成源极电极、在所述漏极区上形成漏极电极，在所述钝化层的水平部上形成栅极电极；其中，钝化层的垂直部位于所述栅极电极与所述源极电极之间，所述栅极扩展区位于所述栅极电极与所述漏极电极之间。
本申请实施例与现有技术相比存在的有益效果是：通过在半导体衬底的正面上设置多个与漂移区相对的衬底凹槽,并在埋氧区背面设置多个与衬底凹槽匹配的埋氧凸起结构,由多个衬底凹槽聚集更多的空穴，从而引入更多的电场尖峰，增强器件对漏极区附近的电场调制能力，并通过调制LDMOS功率器件的表面电场，提高LDMOS功率器件的横向耐压，解决了现有的LDMOS功率器件的击穿电压较小的问题。
附图说明
图1是本申请一个实施例提供的LDMOS功率器件的结构示意图一；
图2是本申请一个实施例提供的LDMOS功率器件的结构示意图二；
图3是本申请一个实施例提供的LDMOS功率器件的结构示意图三；
图4是本申请一个实施例提供的LDMOS功率器件的结构示意图四；
图5是本申请一个实施例提供的LDMOS功率器件的制备方法步骤示意图；
图6是本申请一个实施例提供的形成多个衬底凹槽的示意图；
图7是本申请一个实施例提供的形成埋氧区后的示意图；
图8是本申请一个实施例提供的形成P型阱区、P型基区以及漂移区后的示意图；
图9是本申请一个实施例提供的形成源极区和漏极区后的示意图；
图10是本申请一个实施例提供的形成钝化层后的示意图；
图11是本申请一个实施例提供的形成栅极扩展区、栅极电极、漏极电极以及源极电极的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
随着集成电路集成度的提高，横向扩散金属氧化物半导体(LDMOSFET)由于耐高压、驱动电流大、输出功率大、开关特性好等突出优点，而经常应用于高压功率集成电路的设计中，尤其普遍应用于高压功放的场合，LDMOSFET的一个重要参数就是它的导通电阻。在实际应用中，导通电阻是和性能密切相关的一个重要参数，其大小与LDMOSFET的最大输出功率密切相关。
就高性能功率器件而言，除需要高的击穿电压外，还需要尽可能低的导通电阻。导通电阻总是随漂移区掺杂浓度的提高而减小，而击穿电压与漂移区掺杂浓度的关系通常比较复杂。因此，我们要优化击穿电压和导通电阻的关系，在保证一定的击穿电压下，尽可能的降低导通电阻，以获得尽可能大的输出功率。一些文献对传统掺杂的LDMOSFET的导通电阻进行了研究，并得出了很多成果，但并没有根本解决导通电阻和击穿电压之间的矛盾。对高性能器件的需求使LDMOSFET的研究重点成为同时实现高击穿电压和低导通电阻。LDMOSFET关态的击穿电压和开态的导通电阻,都与漂移区浓度成反比。早期的LDMOSFET由于漂移区浓度过大导致击穿电压较低,随后出现的RESURF LDMOSFET,通过降低漂移区浓度而提高了击穿电压，但降低漂移区浓度却使导通电阻大幅度提高了。
由此可见，现有的LDMOS功率器件在击穿电压与导通电阻方面不能做到平衡。
为了解决上述技术问题，本申请实施例提供了一种LDMOS功率器件，参考图1所示，LDMOS功率器件包括：半导体衬底10、埋氧区20、P型阱区50、P型基区70、源极区60、漂移区30、漏极区40、钝化层80、源极电极S、栅极电极G、漏极电极D以及栅极扩展区90。
具体的，埋氧区20设于半导体衬底10的正面。P型阱区50和P型基区70均设于埋氧区20的正面，且P型阱区50的形状呈“L”形，P型基区70与P型阱区50的水平部接触。源极区60设于P型阱区50的水平部上，且源极区60与P型基区70接触。漂移区30设于埋氧区20的正面，且漂移区30与P型阱区50接触；其中，漂移区30呈“L”形，半导体衬底10的正面设有与漂移区30相对的多个衬底凹槽，且埋氧区20的背面设有多个埋氧凸起结构，多个埋氧凸起结构填充于多个衬底凹槽内。漏极区40设于漂移区30的水平部上。钝化层80设于源极区60、P型阱区50以及漂移区30上；其中，钝化层80的形状呈“L”形。源极电极S位于P型基区70上。栅极电极G设于钝化层80的水平部上；其中，钝化层80的垂直部位于栅极电极G与源极电极S之间。漏极电极D与漏极区40接触。栅极扩展区90设于钝化层80的水平部上，且栅极扩展区90位于栅极电极G与漏极电极D之间。
在本实施例中，半导体衬底10的正面设有与漂移区30相对的多个衬底凹槽，且埋氧区20的背面设有多个埋氧凸起结构，多个埋氧凸起结构填充于多个衬底凹槽内。可以理解的是，多个衬底凹槽只设置于漂移区30的下方，与漂移区30相对设置，并且衬底凹槽和埋氧凸起结构的数量相同，即，多个衬底凹槽和多个埋氧凸起结构起到互补的作用，每个埋氧凸起结构对应填充于一个衬底凹槽内。因为LDMOS功率器件在工作时，其漏极区40附近电场强度较大，电场分布较密集，通过设置多个埋氧凸起结构以及多个衬底凹槽可以提高器件的击穿电压，因为，每个衬底凹槽在衬底凹槽的底部都具有两个拐角，而拐角处都可以聚集空穴，多个衬底凹槽则可以聚集更多的空穴，可以引入更多的电场尖峰，则其对漏极区40附近的电场调制的能力就越强，可以更好的调制LDMOS器件的表面电场，提高器件的横向耐压，解决现有的器件击穿电压较低的问题。
在本实施例中，通过在半导体衬底10的正面上设置多个与漂移区30相对的衬底凹槽,并在埋氧区20的背面设置多个与衬底凹槽匹配的埋氧凸起结构,由多个衬底凹槽聚集更多的空穴，从而引入更多的电场尖峰，增强器件对漏极区附近的电场调制能力，并通过调制LDMOS功率器件的表面电场，提高LDMOS功率器件的横向耐压，解决了现有的LDMOS功率器件的击穿电压较小的问题。
在本实施例中，通过在衬底凹槽填充埋氧凸起结构，使得漏极区40附近的埋氧区20厚度更大，如此，可以减小等电势的面积，以此来疏散等势线，令等势线均匀分布，电场均匀，进而减弱漏极区40附近的电场，进而进一步提升了LDMOS功率器件的击穿电压。
在本实施例中，P型阱区50、P型基区70、漂移区30均设于埋氧区20的正面，P型阱区50的形状为“L”形，该“L”形具有水平部和垂直部，源极区60设于P型阱区50的水平部上。在一个具体应用实施例中，源极区60的上表面与P型阱区50的垂直部的上表面齐平，源极区60的宽度与P型阱区50的水平部的宽度相等，此时，源极区60与P型阱区50形成一个长方体。
在本实施例中，漂移区30的形状为“L”形，该“L”形具有水平部和垂直部，漏极区40设于漂移区30的水平部上，且漏极区40的上表面与漂移区30的垂直部的上表面齐平，漏极区40的宽度与漂移区30的水平部的宽度相同，此时，漏极区40和漂移区30形成一个长方体。
在本实施例中，钝化层80的形状为“L”形，该“L”形具有水平部和垂直部，栅极电极G和栅极扩展区90均设于钝化层80的水平部上，且栅极电极G与钝化层80的垂直部接触，栅极扩展区90与栅极电极G接触；在一个具体应用实施例中，栅极电极G和栅极扩展区90的上表面与钝化层80的上表面齐平，栅极电极G和栅极扩展区90的宽度之和与钝化层80的水平部的宽度之和相等。此时，栅极电极G、栅极扩展区90以及钝化层80共同形成一个长方体。在本实施例中通过设置栅极扩展区90，栅极扩展区90可以在漂移区30上方形成一条从漏极区40到源极区60的低电阻的高浓度电子通道，进而减小器件的导通电阻。
在本实施例中，源极电极S、漏极电极D以及栅极电极G位于同一平面，可以使得源极电极S、漏极电极D以及栅极电极G在一次工艺中形成，简化了电极制作工艺，并减少电极制作成本。
在本实施例中，通过设置栅极扩展区90可以在漂移区30上方形成一条从漏极区40到源极区60的低电阻的高浓度电子通道，进而减小器件的导通电阻，通过设置多个衬底凹槽和多个埋氧凸起结构，且多个埋氧凸起结构填充于多个衬底凹槽内，减小了等电势的面积，以此来疏散等势线，令等势线均匀分布，电场均匀，进而减弱漏极区40附近的电场，从而提升击穿电压，提供了一种在提升器件击穿电压的同时减小了导通电阻，解决了现有的LDMOS功率器件在击穿电压与导通电阻方面不能做到平衡的问题。
在一个实施例中，对于埋氧区20的材料，工艺成熟常用的材料为氧化硅,也可以采用介电系数低于氧化硅的低K介质来提高纵向耐压减小埋氧区20的厚度。
在一个实施例中，参考图2所示，栅极扩展区90包括：第一P型掺杂区91、第二P型掺杂区92、第一N型掺杂区93以及第三P型掺杂区94。
具体的，第一P型掺杂区91设于钝化层80的水平部上，且第一P型掺杂区91与栅极电极G接触。第二P型掺杂区92设于钝化层80的水平部上，且第二P型掺杂区92与第一P型掺杂区91接触。第一N型掺杂区93设于钝化层80的水平部上，且第一N型掺杂区93与第二P型掺杂区92接触。第三P型掺杂区94设于钝化层80的水平部上，且第三P型掺杂区94与第一N型掺杂区93接触。
在本实施例中，第一P型掺杂区91和第二P型掺杂区92掺杂P型掺杂离子，且第一P型掺杂区91的掺杂浓度大于第二P型掺杂区92的掺杂浓度，第一N型掺杂区93可以掺杂N型掺杂离子，例如N型掺杂离子可以为氮离子或者磷离子，第三P型掺杂区94中可以掺杂P型掺杂离子，例如P型掺杂离子可以为铝离子，通过掺杂不同的元素，使得第一N型掺杂区93和第三P型掺杂区94形成PN结，可以增强钝化层80上方的电场，从而在漂移区30上方形成低电阻的电子通道，减小导通电阻。
在一个实施例中，第二P型掺杂区92与第一P型掺杂区91的掺杂离子相同，但是掺杂浓度不同，与第一N型掺杂区93的掺杂离子不同，可以避免在器件关断耐压状态下第二P型掺杂区92耗尽后对漂移区30纵向电场强度的不利影响，可以提升器件的耐压能力。
在一个实施例中，参考图3所示，衬底凹槽的深度从源极区60向漏极区40的方向逐渐增加。
在本实施例中，因为LDMOS功率器件在工作时，其漏极区40附近电场强度较大，电场分布较密集，通过设置衬底凹槽的深度从源极区60向漏极区40的方向逐渐增加，例如H1＜H2，其中，H1为靠近源极区60方向的衬底凹槽的深度，H2为远离源极区60方向的衬底凹槽的深度，如此可以使得位于漏极区40下方的衬底凹槽的深度较大，因为漏极区40下方的衬底凹槽的深度较大，则其拐角处都可以聚集更多的空穴，可以引入更多的电场尖峰，则其对漏极区40附近的电场调制的能力就越强，可以更好的调制LDMOS器件的表面电场，提高器件的横向耐压，解决现有的器件击穿电压较低的问题。
需要说明的是，衬底凹槽的深度从源极区60向漏极区40的方向逐渐增加时，则埋氧凸起结构的深度从源极区60向漏极区40的方向也同样逐渐增加，因为，埋氧凸起结构用于填充衬底凹槽，将漏极区40附近的埋氧区20设置较厚，可以使得埋氧区20承受更大的电场强度，可以进一步提升器件承受击穿电压的能力。
在一个实施例中，参考图2所示，相邻的衬底凹槽的宽度从源极区60向漏极区40的方向逐渐减小。
在本实施例中，因为LDMOS功率器件在工作时，其漏极区40附近电场强度较大，电场分布较密集，通过设置相邻的衬底凹槽的宽度从源极区60向漏极区40的方向逐渐减小，例如，W1＞W2，其中，W1为靠近源极区60的衬底凹槽的深度，W2为远离源极区60的衬底凹槽的深度，如此可以使得位于漏极区40下方的衬底凹槽设置的更多一些，因为衬底凹槽的拐角处可以聚集空穴，在漏极区40下方设置更多的衬底凹槽，可以引入更多的电场尖峰，则其对漏极区40附近的电场调制的能力就越强，可以更好的调制LDMOS器件的表面电场，提高器件的横向耐压，解决现有的器件击穿电压较低的问题。
在一个具体应用实施例中，相邻的衬底凹槽之间的距离相等。通过设置相邻的衬底凹槽之间的距离相等可以使得衬底凹槽分布的更加混匀，更好的调制LDMOS器件的表面电场，提高器件的横向耐压，解决现有的器件击穿电压较低的问题。
在一个实施例中，第一P型掺杂区91的掺杂浓度大于第二P型掺杂区92的掺杂浓度。
在本实施例中，第二P型掺杂区92的掺杂浓度小于第一P型掺杂区91的掺杂浓度，通过设置第一P型掺杂区91的宽度小于第二P型掺杂区92的宽度，可以在漂移区30上方形成更多的低电阻的电子通道，减小导通电阻，进而降低器件的导通电阻。
在一个实施例中，第二P型掺杂区92的宽度大于第一P型掺杂区91的宽度。
在本实施例中，第二P型掺杂区92的掺杂浓度小于第一P型掺杂区91的掺杂浓度，通过设置第一P型掺杂区91的宽度小于第二P型掺杂区92的宽度，可以在漂移区30上方形成更多的低电阻的电子通道，减小导通电阻，进而降低器件的导通电阻。
在一个实施例中，参考图3所示，LDMOS功率器件还包括：多个浅槽隔离区100。
具体的，多个浅槽隔离区100设于第二P型掺杂区92内。多个浅槽隔离区100从源极区60到漏极区40的方向深度逐渐增加，具体的，靠近源极区60的浅槽隔离区100的深度小于靠近漏极区40的浅槽隔离区100的深度，其中，多个浅槽隔离区100通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物形成，通过设置多个浅槽隔离区100在第二P型掺杂区92内，可以在多个浅槽隔离区100处形成高电场，可以调制LDMOS功率器件的电场分布，提升LDMOS功率器件的击穿电压。
在一个实施例中，钝化层80使用的材料为高K介质，通过使用高K介质可以使得在漂移区30上方形成的电子通道的浓度更大，电阻更小，如此，可以更好的减小LDMOS功率器件导通电阻。
在一个实施例中，漂移区30的掺杂浓度从中央区域向左右两侧逐渐减小。
在本实施例中，漂移区30的中间区域掺杂浓度较大，靠近漏极区40和靠近P型阱区50的漂移区30掺杂浓度较小，由于漏极区40附近的电场强度较大，设置靠近漏极区40下的漂移区30的掺杂浓度较小，可以适当提成器件的击穿电压，在靠近P型阱区50的漂移区30掺杂浓度较小，可以适当减弱栅极电极G在漂移区30感应出的电子通道，从而提升阈值电压。
在一个实施例中，参考图4所示，漂移区30包括：第一漂移单元31、第二漂移单元32以及第三漂移单元33。
具体的，第一漂移单元31的形状为“L”形，漏极区40设于第一漂移单元31的水平部上；第二漂移单元32与第一漂移单元31接触；第三漂移单元33与第二漂移单元32接触，且第三漂移单元33与P型阱区50接触；其中，第一漂移单元31的掺杂浓度小于第二漂移单元32的掺杂浓度，第三漂移单元33的掺杂浓度小于第二漂移单元32的掺杂浓度。
在本实施例中，漂移区30可以掺杂N型掺杂离子，通过对漂移区30采用不同的掺杂浓度，可以提升器件的性能，例如，设置第一漂移单元31的掺杂浓度小于第二漂移单元32的掺杂浓度，由于第一漂移单元31距离漏极区40较近，漏极区40附近的电场强度较大，通过设置第一漂移单元31的掺杂浓度较小，可以降低漏极区40附近的电场强度，提升器件的击穿电压。设置第三漂移单元33的掺杂浓度小于第二漂移单元32的掺杂浓度，由于第三漂移单元33距离源极区60较近，源极区60需要的电压一般较大，通过设置第三漂移单元33的掺杂浓度较小，可以适当减弱栅极电极G在漂移区30感应出的电子通道，从而提升阈值电压，提升器件的性能。
在一个实施例中，参考图4所示，第一漂移单元31的掺杂浓度与第三漂移单元33的掺杂浓度相等。
在本实施例中，第一漂移单元31的掺杂浓度与第三漂移单元33的掺杂浓度相等，且均小于第二漂移单元32的掺杂浓度，如此，不仅可以降低漏极区40附近的电场强度，提升器件的击穿电压，还可以提升源极区60的电压，从而提升了器件的整体性能。
在一个实施例中，P型基区70的厚度等于源极区60的厚度与P型阱区50的水平部的厚度之和。
在本实施例中，P型基区70的厚度大于源极区60的厚度，因为P型基区70为LDMOS功率器件的电压接入点，通过设置P型基区70的厚度为源极区60与P型阱区50的水平部的厚度之和，如此可以使得电压更好的接入，维持LDMOS功率器件的稳定性，提升LDMOS功率器件的性能。
在一个实施例中，通过对半导体衬底10进行不同程度的氧化，以形成多个衬底凹槽和多个埋氧凸起结构，多个埋氧凸起结构填充于多个衬底凹槽内增大埋氧区20的面积，从而疏散电势线，令等势线均匀分布，在漂移区30内部均匀分布的电场，避免漏极的电场集中，从而提升器件的击穿电压。
在一个实施例中，栅极电极G的宽度大于P型阱区50的垂直部的宽度。
在本实施例中，栅极电极G采用金属材料，例如栅极电极G可以为铜、金、银中的至少一项，通过设置栅极电极G的宽度大于P型阱区50的垂直部的宽度，可以使得器件在工作时，栅极电极G也能在漂移区30感应出一个高浓度的电子通道，进而减小器件的导通电阻。
在一个实施例中，埋氧区20可以为氧化硅。
在一个实施例中，栅极电极G可以为铜、金、银中的至少一项。
在一个实施例中，漏极电极D可以为铜、金、银中的至少一项。
在一个实施例中，源极电极S可以为铜、金、银中的至少一项。
在一个实施例中，源极区60、漏极区40可以作为对应电极的垫层材料，例如，氮化镓材料等等，也可以为金属材料层。
本申请实施例还提供了一种LDMOS功率器件的制备方法，参考图5所示，包括步骤S10至步骤S70。
步骤S10：参考图6所示，在半导体衬底10上进行刻蚀，以使半导体衬底10的正面设有多个衬底凹槽。
在一个具体应用中，在半导体衬底10上进行进行选择性刻蚀，以使得半导体衬底10的正面刻蚀出多个衬底凹槽。在本实施例中，半导体衬底10可以为N型硅基底，在具体应用中，半导体衬底10的厚度可以根据器件的应用需求进行设置。
步骤S20：在半导体衬底10的正面进行氧化处理形成埋氧区20，参考图7所示；其中，埋氧区20的背面设有多个埋氧凸起结构，且多个埋氧凸起结构填充于多个衬底凹槽内。
在一个具体应用中，具体的，在半导体衬底10上形成埋氧区20的方法为：通过在半导体衬底10中注入氧气，以对半导体衬底10进行氧化，其中，可以通过控制注入氧气的量来决定形成的埋氧区20的形状，在本实施例中，埋氧区20的背面设有多个埋氧凸起结构，且多个埋氧凸起结构填充于多个衬底凹槽内。
步骤S30：在埋氧区20的正面依次形成P型阱区50、P型基区70以及漂移区30，参考图8所示；其中，P型阱区50的形状呈“L”形，漂移区30的形状呈“L”形，且P型基区70与P型阱区50的水平部接触，漂移区30与P型阱区50接触。
在一个具体应用中，可以采用淀积半导体材料或者金属材料的方式在埋氧区20上的预设区域形成P型阱区50、P型基区70以及漂移区30。
在一个实施例中，通过对埋氧区20进行选择性刻蚀，分别刻蚀出P型阱区50、P型基区70以及漂移区30的区域，然后沉积对应的离子材料形成相应的区域，例如，通过沉积N型离子形成漂移区30，通过沉积P型离子形成P型阱区50和P型基区70。
步骤S40：在P型阱区50的水平部上形成源极区60，在漂移区30的水平部上形成漏极区40，参考图9所示；其中，源极区60与P型基区70接触。
在一个具体应用中，通过在P型阱区50的水平部沉积N型离子以形成源极区60，在漂移区30的水平部上沉积N型离子以形成漏极区40，并且，漏极区40与源极区60掺杂N型离子为重度掺杂。
步骤S50：在源极区60、P型阱区50以及漂移区30上形成钝化层80，参考图10所示；其中，钝化层80的形状为“L”形。
在本实施例中，在本实施例中，在源极区60、P型阱区50、漂移区30上进行选择性刻蚀，以形成钝化层80，并对钝化层80进行选择性刻蚀以使得钝化层80的形状为“L”形。
在一个实施例中，钝化层80使用的材料为高K介质，通过使用高K介质可以使得在漂移区30上方形成的电子通道的浓度更大，电阻更小，如此，可以更好的减小LDMOS功率器件导通电阻。
步骤S60：在钝化层80的水平部上形成栅极扩展区90，参考图11所示。
在本实施例中，可以通过在钝化层80上进行刻蚀，以形成栅极扩展区90的沟槽，然后在沟槽中掺杂P型离子，以形成栅极扩展区90。
步骤S70：在P型基区70上形成源极电极S、在漏极区40上形成漏极电极D，在钝化层80的水平部上形成栅极电极G，参考图11所示；其中，钝化层80的垂直部位于栅极电极G与源极电极S之间，栅极扩展区90位于栅极电极G与漏极电极D之间。
在一个具体应用中，采用掩膜确定源极电极S、栅极电极G以及漏极电极D的形状，并在掩膜上淀积金属形成源极电极S、栅极电极G以及漏极电极D。
在本实施例中，采用掩膜定义出源极电极S、栅极电极G与漏极电极D的形状，从而在掩膜上淀积金属材料形成源极电极S、栅极电极G与漏极电极D，然后去除掩膜。
在本实施例中,通过在半导体衬底10的正面上设置多个与漂移区30相对的衬底凹槽,并在埋氧区20背面设置多个与衬底凹槽匹配的埋氧凸起结构,由多个衬底凹槽聚集更多的空穴，从而引入更多的电场尖峰，增强器件对漏极区附近的电场调制能力，并通过调制LDMOS功率器件的表面电场，提高LDMOS功率器件的横向耐压，解决了现有的LDMOS功率器件在击穿电压与导通电阻方面不能做到平衡的问题。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种LDMOS功率器件，其特征在于，所述LDMOS功率器件包括：
半导体衬底；
埋氧区，设于所述半导体衬底的正面；
P型阱区、P型基区，所述P型阱区和所述P型基区均设于所述埋氧区的正面，且所述P型阱区的形状呈“L”形，所述P型基区与所述P型阱区的水平部接触；
源极区，设于所述P型阱区的水平部上，且与所述P型基区接触；
漂移区，设于所述埋氧区的正面，且与所述P型阱区接触；其中，所述漂移区呈“L”形，所述半导体衬底的正面设有与所述漂移区相对的多个衬底凹槽，且所述埋氧区的背面设有多个埋氧凸起结构，多个所述埋氧凸起结构填充于多个所述衬底凹槽内；
漏极区，设于所述漂移区的水平部上；
钝化层，设于所述源极区、所述P型阱区以及所述漂移区上；其中，所述钝化层的形状呈“L”形；
源极电极，位于所述P型基区上；
栅极电极，设于所述钝化层的水平部上；其中，钝化层的垂直部位于所述栅极电极与所述源极电极之间；
漏极电极，与所述漏极区接触；
栅极扩展区，设于所述钝化层的水平部上，且位于所述栅极电极与所述漏极电极之间。
2.如权利要求1所述的LDMOS功率器件，其特征在于，所述栅极扩展区包括：
第一P型掺杂区，设于所述钝化层的水平部上，且与所述栅极电极接触；
第二P型掺杂区，设于所述钝化层的水平部上，且与所述第一P型掺杂区接触；
第一N型掺杂区，设于所述钝化层的水平部上，且与所述第二P型掺杂区接触；
第三P型掺杂区，设于所述钝化层的水平部上，且与所述第一N型掺杂区接触。
3.如权利要求1所述的LDMOS功率器件，其特征在于，所述衬底凹槽的深度从所述源极区向所述漏极区的方向逐渐增加。
4.如权利要求1-3任一项所述的LDMOS功率器件，其特征在于，相邻的所述衬底凹槽的宽度从所述源极区向所述漏极区的方向逐渐减小。
5.如权利要求1-3任一项所述的LDMOS功率器件，其特征在于，相邻的所述衬底凹槽之间的距离相等。
6.如权利要求2所述的LDMOS功率器件，其特征在于，第一P型掺杂区的掺杂浓度大于所述第二P型掺杂区的掺杂浓度。
7.如权利要求2所述的LDMOS功率器件，其特征在于，所述第二P型掺杂区的宽度大于所述第一P型掺杂区的宽度。
8.如权利要求1所述的LDMOS功率器件，其特征在于，所述漂移区的掺杂浓度从中央区域向左右两侧逐渐减小。
9.如权利要求1所述的LDMOS功率器件，其特征在于，所述P型基区的厚度等于所述源极区的厚度与所述P型阱区的水平部的厚度之和。
10.一种LDMOS功率器件的制备方法，其特征在于，包括：
在半导体衬底上进行刻蚀，以使所述半导体衬底的正面设有多个衬底凹槽；
在所述半导体衬底的正面进行氧化处理形成埋氧区；其中，所述埋氧区的背面设有多个埋氧凸起结构，且多个所述埋氧凸起结构填充于多个所述衬底凹槽内；
在所述埋氧区的正面依次形成P型阱区、P型基区以及漂移区；其中，所述P型阱区的形状呈“L”形，所述漂移区的形状呈“L”形，且所述P型基区与所述P型阱区的水平部接触，所述漂移区与所述P型阱区接触；
在所述P型阱区的水平部上形成源极区，在所述漂移区的水平部上形成漏极区；其中，所述源极区与所述P型基区接触；
在所述源极区、所述P型阱区以及所述漂移区上形成钝化层；其中，所述钝化层的形状为“L”形；
在所述钝化层的水平部上形成栅极扩展区；
在所述P型基区上形成源极电极、在所述漏极区上形成漏极电极，在所述钝化层的水平部上形成栅极电极；其中，钝化层的垂直部位于所述栅极电极与所述源极电极之间，所述栅极扩展区位于所述栅极电极与所述漏极电极之间。
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|---|---|---|---|
| CN202211189645.5A CN115528115A (zh) | 2022-09-28 | 2022-09-28 | 一种ldmos功率器件及其制备方法 |
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| CN (1) | CN115528115A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117116971A (zh) * | 2023-10-24 | 2023-11-24 | 绍兴中芯集成电路制造股份有限公司 | Soi衬底及其制备方法、晶体管及其制备方法 |
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2022
- 2022-09-28 CN CN202211189645.5A patent/CN115528115A/zh active Pending
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