CN113809148A - 功率元件及其制造方法 - Google Patents
功率元件及其制造方法 Download PDFInfo
- Publication number
- CN113809148A CN113809148A CN202110422918.5A CN202110422918A CN113809148A CN 113809148 A CN113809148 A CN 113809148A CN 202110422918 A CN202110422918 A CN 202110422918A CN 113809148 A CN113809148 A CN 113809148A
- Authority
- CN
- China
- Prior art keywords
- layer
- gate
- trench
- region
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 16
- 210000000746 body region Anatomy 0.000 claims description 14
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 196
- 239000002019 doping agent Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000011065 in-situ storage Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910015900 BF3 Inorganic materials 0.000 description 4
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种功率元件及其制造方法，所述功率元件包括：外延层，具有沟渠，所述沟渠自所述外延层的第一表面向第二表面延伸；漏极掺杂层，位于所述外延层的所述第二表面上；第一基体区与第二基体区，位于所述沟渠两侧的所述外延层中；第一源极掺杂区与第二源极掺杂区，分别位于所述第一基体区与所述第二基体区中；隔离场板，位于所述沟渠中；绝缘填充层，位于所述沟渠中，环绕所述隔离场板的下部的侧壁与底部；第一栅极与第二栅极，位于所述沟渠中且位于所述绝缘填充层上；以及介电层，环绕所述第一栅极与所述第二栅极的侧壁，其中所述第一栅极与所述第二栅极的底角为钝角。本申请可以提升元件的崩溃电压，降低导通电阻，改善品质因素，提升元件的效能。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种功率元件及其制造方法。
背景技术
功率金氧半场效晶体管(MOSFET)为电压型控制元件，其驱动电路简单、驱动的功率大且开关速度快，具有高的工作频率，是一种广泛用于各种电子应用元件的开关元件。
沟槽栅极金氧半场效晶体管是一种将栅极埋入在基底或外延层中以使其具有垂直通道的功率金氧半场效晶体管。此种功率金氧半场效晶体管具有较小的单元尺寸与小的导通电阻，适合用于中低压的功率MOSFET。
分离栅极沟槽栅极(Split Gate Trench，SGT)金氧半场效晶体管则是将单一个栅极拆成两个栅极，并以隔离场板分隔两个栅极的一种功率MOSFET。深入外延层的隔离场板可增加横向空乏区(lateral depletion)，并使N漂移掺杂浓度(N-drift dopingconcentration)增加。隔离场板还可以减少栅极和漏极的重迭，因此可以减小栅极到漏极的电容(gate-to-drain capacitance)。因此，该结构在静态和动态特性方面均具有优异的性能。
然而，由于SGT MOSFET的工艺较为复杂，栅极与隔离场板之间容易产生漏电流，以致元件的崩溃电压不足。另一方面，若为了降低栅极与隔离场板之间的漏电流而减少外延层的掺杂浓度，则会造成导通电阻(Ron)增加，栅极电荷量(gate charge，QG)增加，而影响元件的效能。
发明内容
本发明提出一种功率元件可以降低栅极与隔离场板之间的漏电流，提升元件的崩溃电压，降低导通电阻，减少栅极电荷量(QG)，改善品质因素(figure of merit，FOM)，提升元件的效能。
本发明的实施例的一种功率元件，包括：外延层，具有沟渠，自所述外延层的第一表面向第二表面延伸；漏极掺杂层，位于所述外延层的所述第二表面上；第一基体区与第二基体区，位于所述沟渠两侧的所述外延层中；第一源极掺杂区与第二源极掺杂区，分别位于所述第一基体区与所述第二基体区中；隔离场板，位于所述沟渠中；绝缘填充层，位于所述沟渠中，环绕所述隔离场板的下部的侧壁与底部；第一栅极与第二栅极，位于所述沟渠中且位于所述绝缘填充层上，其中所述第一栅极位于所述隔离场板与所述第一基体区之间，所述第二栅极位于所述隔离场板与所述第二基体区之间；以及介电层，环绕所述第一栅极与所述第二栅极的侧壁，其中所述第一栅极与所述第二栅极的底角为钝角。
本发明的实施例的一种功率元件的制造方法，包括：在基底上形成外延层；在所述外延层中形成沟渠；在所述沟渠中形成绝缘填充层与导体层，所述绝缘填充层环绕所述导体层的侧壁与底面，且所述绝缘填充层的顶部低于所述导体层的顶面，而在所述绝缘填充层上形成第一栅极沟槽与第二栅极沟槽；在所述第一栅极沟槽与所述第二栅极沟槽的侧壁形成间隙壁掩膜；以所述间隙壁掩膜为掩膜，移除部分的所述绝缘填充层，以使所述第一栅极沟槽与所述第二栅极沟槽的深度加深并具有圆弧形的底角；移除所述间隙壁掩膜；在所述第一栅极沟槽与所述第二栅极沟槽中形成介电层；以及在所述第一栅极沟槽与所述第二栅极沟槽中形成第一栅极与第二栅极。
基于上述，栅极沟槽底角处具有足够厚的氧化层，因此可以降低栅极与隔离场板之间的漏电流，提升元件的崩溃电压。在维持相同的崩溃电压的前提下，可以增加外延层的浓度，以降低导通电阻(Ron)，减少栅极电荷量(QG)，改善品质因素(FOM)，提升元件的效能。
附图说明
图1A至图1L是依照本发明的实施例的一种功率元件的制造方法的剖面示意图。
图2是图1L中区域R的放大示意图。
图3A是图2中区域A的放大示意图。
图3B是图2中区域B的放大示意图。
图3C是图2中区域C的放大示意图。
图3D是图2中区域D的放大示意图。
图4绘示出功率元件的两个单元的剖面示意图。
【图号说明】
10:基底；
12:漏极掺杂层；
14:外延层；
14a:第一表面；
14b:第二表面；
16:沟渠；
18、18a、18b:绝缘填充层；
30c:第一绝缘层；
30d:第二绝缘层；
20、31:导体层；
20a:导体层、隔离场板；
22、22’:第一栅极沟槽；
24、24’:第二栅极沟槽；
26:间隙壁层；
28:间隙壁掩膜；
30、46:介电层；
30a:第一栅介电层；
30b:第二栅介电层；
32、32’:第一栅极；
34、34’:第二栅极；
36:第一基体区；
38:第二基体区；
42:第一源极掺杂区；
44:第二源极掺杂区；
52:第一接触窗开口；
54:第二接触窗开口；
62:第一掺杂区；
64、64’:第二掺杂区；
72:第一接触窗；
74、74’:第二接触窗；
A、B、C、D、R:区域；
C1、C1’:单元；
MB:主体部；
P1、P2、P3、P4:凸起物；
T1、T2、T3、T4:平均厚度；
Tmin1、Tmin2、Tmin3、Tmin4:最小厚度；
α1、α2、β1、β2:底角。
具体实施方式
图1A至图1L是依照本发明的实施例的一种功率元件的制造方法的剖面示意图。功率元件例如是SGT MOSFET。
请参照图1A，功率元件的制造方法包括在基底10中形成漏极掺杂层12。基底10可以是半导体基底10，例如硅基底。漏极掺杂层12可以在制造芯片工艺时原位(in-situ)形成。漏极掺杂层12具有第一导电型掺质。第一导电型掺质为N型掺质，例如是磷或是砷。接着，在漏极掺杂层12上形成外延层14。外延层14的形成方法例如是选择性外延生长工艺。外延层14具有第一导电型掺质。第一导电型掺质为N型掺质，例如是磷或是砷。外延层14的掺杂浓度例如是低于漏极掺杂层12的掺杂浓度。外延层14的掺质可以在进行选择性外延生长工艺时原位(in-situ)形成，或是在进行选择性外延生长工艺之后再通过离子植入工艺来形成。
其后，在外延层14中形成沟渠16。沟渠16自外延层14的第一表面14a向第二表面14b延伸。沟渠16可以通过光刻与刻蚀工艺来形成。刻蚀工艺可以是非等向性刻蚀工艺、等向性刻蚀工艺或其组合。之后，在外延层14上以及沟渠16之中形成绝缘填充层18与导体层20。绝缘填充层18的材料例如是以化学气相沉积法形成的氧化硅、氮化硅或其组合。导体层20形成在绝缘填充层18上，并将沟渠16剩余的空间填满。导体层20可以是半导体材料，例如是以化学气相沉积法形成的未掺杂多晶硅或掺杂的多晶硅。在一些实施例中，导体层20为掺杂的多晶硅，其掺杂浓度范围为3E18 1/cm3至3E20 1/cm3。
请参照图1B，对导体层20进行回刻蚀工艺，移除沟渠16以外的导体层20，以在沟渠16之中留下导体层20a。在一些实施例中，导体层20a的顶面低于外延层14的顶面。在另一些实施例中，导体层20a的顶面与外延层14的顶面大致共平面(未示出)。导体层20a可称为源极多晶硅层。此外，导体层20a可用做为隔离场板，故可称为隔离场板20a。可用做为隔离场板的导体层20a可以均匀后续形成的第一基体区(p-body region)36与第二基体区38(请参图1L)下方的外延层14的电场分布，使相对的临界电场强度降低，因此可以提升崩溃电压。从另一方面来说，在相同的崩溃电压下，可以将外延层14的掺杂浓度提高，以降低导通电阻(Ron)。
请参照图1C，对绝缘填充层18进行回刻蚀工艺，移除沟渠16以外的绝缘填充层18，以在沟渠16之中留下绝缘填充层18a。在一些实施例中，绝缘填充层18a环绕导体层20a的侧壁与底面，且绝缘填充层18a的顶部低于导体层20a的顶面。换言之，绝缘填充层18a上具有第一栅极沟槽22与第二栅极沟槽24。第一栅极沟槽22与第二栅极沟槽24的侧壁裸露出外延层14与导体层20a，且第一栅极沟槽22与第二栅极沟槽24的底面裸露出绝缘填充层18a的顶部。回刻蚀工艺例如是非等向性刻蚀工艺、等向性刻蚀工艺或组合。
请参照图1D，在外延层14与导体层20a上以及第一栅极沟槽22与第二栅极沟槽24之中形成间隙壁层26。间隙壁层26例如是共形层。间隙壁层26与绝缘填充层18a的材料不同，且与绝缘填充层18a之间具有不同的刻蚀速率。在绝缘填充层18a为氧化物的实施例中，间隙壁层26例如是氮化物。间隙壁层26例如是化学气相沉积法或原子层沉积法形成的氮化硅、氧化硅或其组合。间隙壁层26的厚度例如是第一栅极沟槽22或第二栅极沟槽24的宽度的1/10～1/3。间隙壁层26可以是单层或是多层。
请参照图1E，对间隙壁层26进行非等向性刻蚀工艺，以在第一栅极沟槽22与第二栅极沟槽24的侧壁形成间隙壁掩膜28。间隙壁掩膜28覆盖住绝缘填充层18a于第一栅极沟槽22与第二栅极沟槽24内的顶部的周围部分，且使得绝缘填充层18a于第一栅极沟槽22与第二栅极沟槽24内的顶部的中心部分裸露出来。
请参照图1F，以间隙壁掩膜28为掩膜，进行刻蚀工艺移除部分的绝缘填充层18a，以使第一栅极沟槽22与第二栅极沟槽24的深度加深，形成第一栅极沟槽22’与第二栅极沟槽24’。刻蚀工艺可以是等向性刻蚀工艺，例如是干式刻蚀工艺、湿式刻蚀工艺或其组合。
位于第一栅极沟槽22与第二栅极沟槽24内的绝缘填充层18a的顶部的中心部分由于未被间隙壁掩膜28遮蔽，因而被刻蚀的量较多；位于第一栅极沟槽22与第二栅极沟槽24内的绝缘填充层18a的顶部的周围部分由于被间隙壁掩膜28遮蔽，较不易被刻蚀，因而被刻蚀的量较少。因此，在进行刻蚀工艺之后留下绝缘填充层18b。绝缘填充层18b环绕导体层20a的下部的侧壁与底部，且其于第一栅极沟槽22’与第二栅极沟槽24’内的顶部的中心部分较为凹陷，而顶部的周围部分较为凸起。换言之，绝缘填充层18b包括主体MB与凸起物P1、P2、P3、P4。主体部MB环绕导体层20a的下部的侧壁与底部。凸起物P1、P2、P3、P4在主体部MB上且在邻近第一栅极沟槽22’与第二栅极沟槽24’的侧壁，即外延层14与导体层20a的侧壁。凸起物P1、P2、P3、P4具有与基底10表面大致垂直的侧壁，其与外延层14或导体层20a的侧壁相邻。凸起物P1、P2、P3、P4还具有弧型的侧壁，其宽度自外延层14的第二表面14b向外延层14的第一表面14a渐缩。因此，所形成的第一栅极沟槽22’与第二栅极沟槽24’具有大于90度的底角，而底角可以呈例如是圆弧形。
请参照图1G与图1H，移除间隙壁掩膜28，裸露出第一栅极沟槽22’与第二栅极沟槽24’。接着，在外延层14与导体层20a上以及第一栅极沟槽22’与第二栅极沟槽24’之中形成介电层30。介电层30可以是以热氧化法或是化学气相沉积法形成的氧化硅。在介电层30可以是以热氧化法形成的氧化硅层的一些实施例中，由于导体层20a的掺杂浓度大于外延层14的掺杂浓度，相较于外延层14，导体层20a较易于氧化。因此，在导体层20a表面所形成的介电层(氧化硅层)30的厚度大于在外延层14表面所形成的介电层(氧化硅层)30的厚度。此外，由于第一栅极沟槽22’与第二栅极沟槽24’底角处的旁的凸起物P1、P2、P3、P4相当薄，因此氧化的气体(例如是氧气)仍可以穿过凸起物P1、P2、P3、P4而与外延层14以及导体层20a的侧壁反应而形成氧化硅层。在一些实施例中，在形成介电层30之后，第一栅极沟槽22’与第二栅极沟槽24’的剩余空间仍具有圆弧形的底角，或大于90度的底角。
请参照图1I，在介电层30上形成导体层31。导体层31将第一栅极沟槽22’与第二栅极沟槽24’剩余的空间填满。导体层31可以是半导体材料，例如是以化学气相沉积法形成的未掺杂多晶硅或掺杂的多晶硅。
请参照图1J，对导体层31进行回刻蚀，移除第一栅极沟槽22’与第二栅极沟槽24’以外的导体层31，以在第一栅极沟槽22’与第二栅极沟槽24’之中形成第一栅极32与第二栅极34。由于第一栅极32与第二栅极34占据第一栅极沟槽22’与第二栅极沟槽24’剩余的空间，因此第一栅极32与第二栅极34具有大于90度的底角。底角可以呈例如是圆弧形。
在第一栅极32与外延层14之间的介电层30与凸起物P1之间具有弧形界面(interface)，且其二者合称为第一栅介电层30a。在第二栅极34与外延层14之间的介电层30与凸起物P2之间具有弧形界面，且其二者合称为第二栅介电层30b。第一栅极32与导体层20a之间的介电层30与凸起物P3之间具有弧形界面，且其二者合称为第一绝缘层30c。第二栅极34与导体层20a之间的介电层30与凸起物P4之间具有弧形界面，且其二者合称为第二绝缘层30d。
请参照图1J，于沟渠16两侧的外延层14中形成第一基体区36与第二基体区38。第一基体区36与第二基体区38自外延层14的第一表面14a向第二表面14b延伸。第一基体区36与第二基体区38具有第二导电型掺质，例如是P型掺质。P型掺质例如是硼或是三氟化硼。第一基体区36与第二基体区38的形成方法例如是离子植入法。在另一实施例中，第一基体区36与第二基体区38可以在形成沟渠16之前形成。举例来说，第一基体区36与第二基体区38可以在形成外延层14的选择性外延生长工艺时原位(in-situ)形成，或是在进行选择性外延生长工艺之后再通过离子植入工艺来形成。
接着，于第一基体区36与第二基体区38中形成分别形成第一源极掺杂区42与第二源极掺杂区44。第一源极掺杂区42与第二源极掺杂区44。具有第一导电型掺质，例如是N型掺质。N型掺质，例如是磷或是砷。第一源极掺杂区42与第二源极掺杂区44形成方法例如是离子植入法。
请参照图1K，于外延层14上形成介电层46，以覆盖第一源极掺杂区42、第二源极掺杂区44、第一栅极32、第二栅极34以及导体层20a。介电层46例如是化学气相沉积法形成的氧化硅、氮化硅、硼磷硅酸盐玻璃(BPSG)或其组合。接着，进行光刻与刻蚀工艺，在介电层46中形成第一接触窗开口52与第二接触窗开口54，其中第一接触窗口52与第二接触窗口54的侧边分别裸露出第一源极掺杂区42与第二源极掺杂区44。其后，在第一基体区36与第二基体区38中形成分别形成第一掺杂区62与第二掺杂区64。第一掺杂区62与第二掺杂区64中具有第二导电型掺质。第二导电型掺质可以是P型掺质，例如是硼或是三氟化硼。第一掺杂区62与第二掺杂区64形成方法例如是离子植入法。
请参照图1L，之后，在第一接触窗开口52与第二接触窗开口54中分别形成与第一掺杂区62接触的第一接触窗72以及与第二掺杂区64接触的第二接触窗74，并且第一接触窗72与第二接触窗74彼此电性连接。
之后，进行后续的金属化工艺。后续的金属化工艺可以包括将第一栅极32与第二栅极34电性连接等工艺。
图2示出图1L中区域R的放大示意图。图3A示出图2中区域A的放大示意图。图3B示出图2中区域B的放大示意图。图3C示出图2中区域C的放大示意图。图3D示出图2中区域D的放大示意图。
请参照图1L与图2，第一栅极32与第二栅极34的底角α1、β1与α2、β2为大于90度的钝角。底角可以呈例如是圆弧形。此外，由于导体层20a中的掺杂浓度大于外延层14的掺杂浓度，因此，形成在导体层20a侧壁的介电层30较厚于形成在外延层14侧壁的介电层30的厚度。因此，在导体层20a与第一栅极32之间且由介电层30与凸起物P3所组合的第一绝缘层30c的平均厚度T3大于在外延层14与第一栅极32之间且由介电层30与凸起物P1所组合的第一栅介电层30a的平均厚度T1，如图2、图3A与图3B所示。在导体层20a与第二栅极34之间且由介电层30与凸起物P4所组合的第二绝缘层30d的平均厚度T4大于在外延层14与第二栅极34之间且由介电层30与凸起物P2所组合的第二栅介电层30b的平均厚度T2，如图2、图3C与图3D所示。
请参图2、图3A与图3B，第一栅介电层30a与第二栅介电层30b的最小厚度Tmin1、Tmin2的位置的水平高度在第一栅极32与第二栅极34的顶面与底面之间。最小厚度Tmin1与平均厚度T1的比例以及最小厚度Tmin2与平均厚度T2的比例大于0.8，例如0.85至0.95。在一实施例中，第一栅介电层30a与第二栅介电层30b的平均厚度T1与T2例如约为800埃至820埃；第一栅介电层30a与第二栅介电层30b的最小厚度Tmin1、Tmin2例如约为720埃至740埃。第一栅介电层30a与第二栅介电层30b的最小厚度Tmin1、Tmin2与平均厚度的差的绝对值小于100埃，例如是60至80埃。
请参图2、图3C与图3D，第一绝缘层30c与第二绝缘层30d的最小厚度Tmin3、Tmin4的位置的水平高度在第一栅极32与第二栅极34的顶面与底面之间。最小厚度Tmin3、Tmin4的位置较远离第一栅极32与第二栅极34的顶面，而较接近第一栅极32与第二栅极34的底面。最小厚度Tmin3与平均厚度T3的比例以及最小厚度Tmin4与平均厚度T4的比例大于0.8，例如0.85至0.9。在一实施例中，第一绝缘层30c与第二绝缘层30d的平均厚度T3与T4例如约为900埃至920埃；第一绝缘层30c与第二绝缘层30d的最小厚度Tmin3、Tmin4例如约为800埃至820埃。第一绝缘层30c与第二绝缘层30d的最小厚度Tmin3、Tmin4与平均厚度的差的绝对值小于100埃，例如是60至80埃。
请参图2，从另一方面来说，第一栅极32与第二栅极34的最大宽度的位置，不在其顶面，亦不在其底面，而在于其顶面与底面之间。第一栅极32与第二栅极34的最大宽度的位置较远离第一栅极32与第二栅极34的顶面，而较接近第一栅极32与第二栅极34的底面。
以上图1L绘示出SGT MOSFET的一个单元。然而，本发明不以此为限。在一些实施例中，SGT MOSFET可以具有两个单元C1与C1’，如图4所示。单元C1与C1’彼此相邻，第一基体区36与第一掺杂区62被单元C1与C1’共用。此外，第一掺杂区62、第二掺杂区64以及第二掺杂区64’通过第一接触窗72与第二接触窗74、74’彼此电性连接。单元C1的第一栅极32与第二栅极34以及单元C1’的第一栅极32’与第二栅极34’可以彼此电性连接。
在另一些实施例中，SGT MOSFET可以具有更多个单元，而这一些单元可以排列成一个阵列。换言之，SGT MOSFET可具有多个栅极、多个源极掺杂区与多个漏极掺杂区。这一些多个栅极、多个源极与多个漏极可以分别排列成一个阵列，且这一些多个栅极、多个源极掺杂区与多个漏极掺杂区可以分别通过内连线而连接在一起而形成一个栅极端点、一个源极端点以及一个漏极端点。
综上所述，本发明在栅极沟槽的侧壁形成间隙壁掩膜，再进行等向性刻蚀工艺，使栅极沟槽的深度加深并使其具有圆弧形的底角，使得后续用以形成栅介电层的氧化工艺所使用的氧气可以穿过栅极沟槽底角处的凸起物，使得栅极沟槽底角周围做为隔离场板的导体层以及外延层可以被氧化，而在栅极沟槽底角形成氧化层。由于栅极沟槽底角处具有足够厚的氧化层，因此可以降低栅极与隔离场板之间的漏电流，提升元件的崩溃电压。经模拟实验显示，崩溃电压可以提升2倍至3倍左右。在维持相同的崩溃电压的前提下，可以增加外延层的浓度，以降低导通电阻(Ron)，减少栅极电荷量(QG)，改善品质因素(FOM)，提升元件的效能。
Claims (10)
1.一种功率元件，其特征在于，包括：
外延层，具有沟渠，自所述外延层的第一表面向第二表面延伸；
漏极掺杂层，位于所述外延层的所述第二表面上；
第一基体区与第二基体区，位于所述沟渠两侧的所述外延层中；
第一源极掺杂区与第二源极掺杂区，分别位于所述第一基体区与所述第二基体区中；
隔离场板，位于所述沟渠中；
绝缘填充层，位于所述沟渠中，环绕所述隔离场板的下部的侧壁与底部；
第一栅极与第二栅极，位于所述沟渠中且位于所述绝缘填充层上，其中所述第一栅极位于所述隔离场板与所述第一基体区之间，所述第二栅极位于所述隔离场板与所述第二基体区之间；以及
介电层，环绕所述第一栅极与所述第二栅极的侧壁，
其中所述第一栅极与所述第二栅极的底角为钝角。
2.根据权利要求1所述的功率元件，其特征在于，所述第一栅极与所述第二栅极的所述底角呈圆弧状。
3.根据权利要求1所述的功率元件，其特征在于，所述第一栅极与所述第二栅极的最大宽度的位置在其顶面与底面之间。
4.根据权利要求1所述的功率元件，其特征在于，所述绝缘填充层具有凸起物，位于所述隔离场板与所述外延层的侧壁；以及
位于所述外延层与所述第一栅极之间的所述介电层与所述凸起物形成第一栅介电层；
位于所述外延层与所述第二栅极之间的所述介电层与所述凸起物形成第二栅介电层；
位于所述第一栅极与所述隔离场板之间的所述介电层与所述凸起物形成第一绝缘层；以及
位于所述第二栅极与所述隔离场板之间的所述介电层与所述凸起物形成第二绝缘层。
5.根据权利要求4所述的功率元件，其特征在于，所述第一绝缘层的最小厚度与平均厚度的比值以及所述第二绝缘层的最小厚度与平均厚度的比值分别大于0.8。
6.根据权利要求4所述的功率元件，其特征在于，所述第一栅介电层的最小厚度与平均厚度的比值以及所述第二栅介电层的最小厚度与平均厚度的比值分别大于0.8。
7.根据权利要求4所述的功率元件，其特征在于，所述第一栅介电层与所述第二栅介电层的最小宽度的位置的水平高度在所述第一栅极与所述第二栅极的顶面与底面之间。
8.根据权利要求4所述的功率元件，其特征在于，所述第一绝缘层的平均厚度大于所述第一栅介电层的平均厚度，且所述第二绝缘层的平均厚度大于所述第二栅介电层的平均厚度。
9.根据权利要求1所述的功率元件，其特征在于，更包括：
第一掺杂区，位于所述第一基体区中，且与所述第一源极掺杂区相邻且所述第一掺杂区的顶面水平高度低于所述第一源极掺杂区；
第二掺杂区，位于所述第二基体区中，且与所述第二源极掺杂区相邻且所述第二掺杂区的顶面水平高度低于所述第二源极掺杂区，其中所述第一掺杂区与所述第二掺杂区具有与所述漏极掺杂层不同的导电型；
第一接触窗，位于所述第一掺杂区上且与所述第一掺杂区接触；以及
第二接触窗，位于所述第二掺杂区上且与所述第二掺杂区接触，并且与所述第一接触窗电性连接。
10.一种功率元件的制造方法，其特征在于，包括：
在基底上形成外延层；
在所述外延层中形成沟渠；
在所述沟渠中形成绝缘填充层与导体层，所述绝缘填充层环绕所述导体层的侧壁与底面，且所述绝缘填充层的顶部低于所述导体层的顶面，而在所述绝缘填充层上形成第一栅极沟槽与第二栅极沟槽；
在所述第一栅极沟槽与所述第二栅极沟槽的侧壁形成间隙壁掩膜；
以所述间隙壁掩膜为掩膜，移除部分的所述绝缘填充层，以使所述第一栅极沟槽与所述第二栅极沟槽的深度加深并具有圆弧形的底角；
移除所述间隙壁掩膜；
在所述第一栅极沟槽与所述第二栅极沟槽中形成介电层；
在所述第一栅极沟槽与所述第二栅极沟槽中形成第一栅极与第二栅极；
在所述基底上形成所述外延层之前，在所述基底中形成漏极掺杂层；
于所述沟渠两侧的所述外延层中形成第一基体区与第二基体区；以及
于所述第一基体区与所述第二基体区中形成分别形成第一源极掺杂区与第二源极掺杂区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109119794 | 2020-06-12 | ||
| TW109119794A TWI731714B (zh) | 2020-06-12 | 2020-06-12 | 功率元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113809148A true CN113809148A (zh) | 2021-12-17 |
| CN113809148B CN113809148B (zh) | 2023-09-29 |
Family
ID=77517360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110422918.5A Active CN113809148B (zh) | 2020-06-12 | 2021-04-20 | 功率元件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113809148B (zh) |
| TW (1) | TWI731714B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116936635A (zh) * | 2022-04-07 | 2023-10-24 | 艾科微电子(深圳)有限公司 | 半导体装置及其制造方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910439B2 (en) * | 2008-06-11 | 2011-03-22 | Maxpower Semiconductor Inc. | Super self-aligned trench MOSFET devices, methods, and systems |
| CN102637737A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
| KR20130007059A (ko) * | 2011-06-28 | 2013-01-18 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US8587054B2 (en) * | 2011-12-30 | 2013-11-19 | Force Mos Technology Co., Ltd. | Trench MOSFET with resurf stepped oxide and diffused drift region |
| US8889511B2 (en) * | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
| CN104241344A (zh) * | 2013-06-07 | 2014-12-24 | 大中积体电路股份有限公司 | 沟渠式功率元件及其制造方法 |
| CN105810733A (zh) * | 2014-12-30 | 2016-07-27 | 展讯通信（上海）有限公司 | 一种半导体器件 |
| CN108878527A (zh) * | 2017-05-12 | 2018-11-23 | 新唐科技股份有限公司 | U形金属氧化物半导体组件及其制造方法 |
| CN110943130A (zh) * | 2018-09-20 | 2020-03-31 | 长鑫存储技术有限公司 | 晶体管、半导体存储器及其制造方法 |
-
2020
- 2020-06-12 TW TW109119794A patent/TWI731714B/zh active
-
2021
- 2021-04-20 CN CN202110422918.5A patent/CN113809148B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8889511B2 (en) * | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
| US7910439B2 (en) * | 2008-06-11 | 2011-03-22 | Maxpower Semiconductor Inc. | Super self-aligned trench MOSFET devices, methods, and systems |
| CN102637737A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
| KR20130007059A (ko) * | 2011-06-28 | 2013-01-18 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US8587054B2 (en) * | 2011-12-30 | 2013-11-19 | Force Mos Technology Co., Ltd. | Trench MOSFET with resurf stepped oxide and diffused drift region |
| CN104241344A (zh) * | 2013-06-07 | 2014-12-24 | 大中积体电路股份有限公司 | 沟渠式功率元件及其制造方法 |
| CN105810733A (zh) * | 2014-12-30 | 2016-07-27 | 展讯通信（上海）有限公司 | 一种半导体器件 |
| CN108878527A (zh) * | 2017-05-12 | 2018-11-23 | 新唐科技股份有限公司 | U形金属氧化物半导体组件及其制造方法 |
| CN110943130A (zh) * | 2018-09-20 | 2020-03-31 | 长鑫存储技术有限公司 | 晶体管、半导体存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202147621A (zh) | 2021-12-16 |
| CN113809148B (zh) | 2023-09-29 |
| TWI731714B (zh) | 2021-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1033759B1 (en) | MOS-gated device having a buried gate and process for forming same | |
| US6717200B1 (en) | Vertical field effect transistor with internal annular gate and method of production | |
| US6238981B1 (en) | Process for forming MOS-gated devices having self-aligned trenches | |
| US20150171201A1 (en) | Self aligned trench mosfet with integrated diode | |
| CN112864018B (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN111933716B (zh) | Ldmos晶体管及其制造方法 | |
| CN115701211A (zh) | 半导体结构及其制作方法 | |
| CN113644108A (zh) | 沟槽栅半导体器件及其制备方法 | |
| CN117410347A (zh) | 低终端面积的超结功率器件及制备方法 | |
| CN113594257A (zh) | 一种分离栅vdmos器件及制造方法 | |
| CN113809148B (zh) | 功率元件及其制造方法 | |
| KR19990050418A (ko) | 이중 필드판 구조를 갖는 전력소자 | |
| CN113809162B (zh) | 功率元件 | |
| CN112435928B (zh) | 一种屏蔽栅功率器件及其制备方法 | |
| CN108962972B (zh) | 沟槽式功率半导体元件及其制造方法 | |
| CN115547838A (zh) | 金属氧化物半导体器件的制备方法及器件 | |
| CN115347038A (zh) | 半导体器件结构及其制备方法 | |
| US6992352B2 (en) | Trenched DMOS devices and methods and processes for making same | |
| CN110676215A (zh) | 半导体器件及其制造方法 | |
| CN113284953B (zh) | 一种屏蔽栅沟槽型mosfet结构及其制造方法 | |
| CN115910795B (zh) | 一种屏蔽栅功率器件及其制备方法 | |
| KR102444384B1 (ko) | 트렌치 파워 mosfet 및 그 제조방법 | |
| CN113690301B (zh) | 半导体器件及其制备方法 | |
| US20200243679A1 (en) | Trench Gate Semiconductor Device and Method of Manufacture | |
| CN115312601A (zh) | Mosfet器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |