CN112435928B - 一种屏蔽栅功率器件及其制备方法 - Google Patents
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Abstract
本发明属于半导体器件技术领域，提供了一种屏蔽栅功率器件及其制备方法，通过在第一掩模层的掩蔽下对外延层进行刻蚀处理形成第一沟槽和第二沟槽，然后在第一沟槽和第二沟槽中依次形成厚氧化层和电绝缘层，通过电绝缘层隔离栅极和源极，从而在第二掩模层的掩蔽下同时定义出屏蔽栅多晶硅区和栅极多晶硅区，简化了屏蔽栅功率器件的制造工艺，降低了屏蔽栅功率器件的制造周期、难度以及成本。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种屏蔽栅功率器件及其制备方法。
背景技术
自20世纪九十年代以来，功率MOSFET最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。例如，在对屏蔽栅功率器件的不断研究中，功率沟槽MOSFET器件的特性不断接近硅材料的一维极限(用于表述器件漂移区特征导通电阻和关断时击穿电压的理论关系)。
然而，屏蔽栅功率器件在制备过程中通常需要7次或7次以上光刻流程才能实现，研究人员在对其工艺流程上的研究较少，现有制备工艺存在工艺步骤多、流程复杂、成本较高等问题。
发明内容
本发明的目的在于提供一种屏蔽栅功率器件及制造方法，旨在解决上述至少一个问题。
本发明提供了一种屏蔽栅功率器件的制备方法，包括：
步骤a：在具有第一导电类型的衬底层的第一面形成具有第一导电类型的外延层，并在第一掩模层的掩蔽下对外延层进行刻蚀处理，以形成第一沟槽和第二沟槽；
步骤b：去除第一掩模层，并对所述外延层进行淀积或者热氧化处理，以在所述外延层上、所述第一沟槽的内壁以及所述第二沟槽的内壁形成厚氧化层；
步骤c：进行绝缘材料淀积处理，以在所述厚氧化层表面形成电绝缘层；
步骤d：去除所述外延层上方形成的所述电绝缘层和所述厚氧化层；
步骤e：在第二掩模层的掩蔽下对所述第一沟槽和所述第二沟槽内的厚氧化层进行刻蚀处理，以使所述电绝缘层与相邻的所述外延层之间形成栅极沟槽；
步骤f：在所述外延层的裸露表面形成栅极氧化层；
步骤g：进行多晶硅淀积处理，以在所述第一沟槽、所述第二沟槽、所述栅极沟槽内填充多晶硅；
步骤h：进行刻蚀或者化学机械抛光处理，以去除所述栅极氧化层上的多晶硅；
步骤i：对所述多晶硅进行氧化处理，以形成氧化硅层；
步骤j：在第三掩模层的掩蔽下向所述外延层中注入第二导电类型杂质离子，以在所述外延层中形成多个第二导电类型阱区；
步骤k：在多个所述第二导电类型阱区中注入第一导电类型杂质离子，以形成第一导电类型源极区；
步骤l：在所述氧化硅层以及所述电绝缘层上形成绝缘介质层；
步骤m：在所述绝缘介质层上开设多个通孔和多个金属接触孔，并在所述绝缘介质层上、多个所述通孔以及多个所述金属接触孔中淀积金属得到源极金属层，其中，所述源极金属层通过所述通孔与第一导电类型源极区和第二导电类型阱区接触，所述源极金属层通过所述金属接触孔与所述多晶硅接触。
可选的，所述制备方法还包括步骤n：在所述衬底层的第二面上淀积金属，以形成漏极金属层，所述漏极金属层与所述衬底层欧姆接触。
可选的，所述制备方法还包括：在步骤m中，对所述金属进行刻蚀，得到栅极金属层，所述栅极金属层通过所述金属接触孔与所述多晶硅接触。
可选的，所述步骤b包括：采用化学气相淀积或者外延淀积的方式在所述外延层上、所述第一沟槽的内壁以及所述第二沟槽的内壁形成厚氧化层。
可选的，所述步骤c中采用的绝缘材料为氮化硅或者氮氧化硅。
可选的，所述步骤d包括：采用机械抛光或者刻蚀工艺去除所述外延层上方形成的所述电绝缘层和所述厚氧化层。
可选的，所述步骤f中形成的栅极氧化层的厚度小于1000埃。
可选的，所述屏蔽栅功率器件为N型屏蔽栅功率器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电。
可选的，所述屏蔽栅功率器件为P型屏蔽栅功率器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
本发明还提供了一种由上述任一项所述的屏蔽栅功率器件的制造方法制造所得的屏蔽栅功率器件。
本发明提供的屏蔽栅功率器件及其制备方法中，通过在第一掩模层的掩蔽下对外延层进行刻蚀处理形成第一沟槽和第二沟槽，然后在第一沟槽和第二沟槽中依次形成厚氧化层和电绝缘层，通过电绝缘层隔离栅极和源极，从而在步骤e中采用第二掩模层的掩蔽下同时定义出屏蔽栅多晶硅区和栅极多晶硅区，简化了屏蔽栅功率器件的制造工艺，降低了屏蔽栅功率器件的制造周期、难度以及成本。
附图说明
图1为本发明一实施例提供的在外延层2上刻蚀形成第一沟槽201和第二沟槽202后的结构示意图；
图2为本发明一实施例提供的在沟槽中形成厚氧化层3后的结构示意图；
图3为本发明一实施例提供的形成电绝缘层4后的结构示意图；
图4为本发明一实施例提供的去除外延层2上的厚氧化层3和电绝缘层4后的结构示意图；
图5为本发明一实施例提供的刻蚀形成栅极沟槽后的结构示意图；
图6为本发明一实施例提供的形成栅极氧化层5后的结构示意图；
图7为本发明一实施例提供的填充多晶硅后的结构示意图；
图8为本发明一实施例提供的去除外延层2上的多晶硅后的结构示意图；
图9为本发明一实施例提供的对多晶硅进行氧化后的结构示意图；
图10为本发明一实施例提供的对外延层层2进行离子注入形成第二导电类型阱区11以及第一导电类型源极区12后的结构示意图；
图11为本发明一实施例提供的形成绝缘介质层13后的结构示意图；
图12为本发明一实施例提供的在绝缘介质层13上形成金属接触孔和通孔并淀积金属形成源极金属层14后的结构示意图；
图13为本发明一实施例提供的在衬底层1第二表面形成漏极金属层15后的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
本发明的一个实施例提供了一种的屏蔽栅功率器件的制备方法，所述制备方法包括以下步骤。
步骤a：在具有第一导电类型的衬底层1的第一面形成具有第一导电类型的外延层2，并在第一掩模层的掩蔽下对外延层2进行刻蚀处理，以形成第一沟槽201和第二沟槽202，参见图1所示。
在本实施例中，衬底层1和外延层2的导电类型均为第一导电类型，其中，外延层2中掺杂的第一导电类型杂质离子的浓度小于衬底层1中掺杂的第一导电类型杂质离子。
在一个实施例中，在对外延层2的刻蚀处理过程中，采用第一掩模层定义出第一沟槽201和第二沟槽202的位置，然后再第一掩模层的掩蔽下采用腐蚀液体对外延层2进行选择性腐蚀，在腐蚀完成后对外延层进行清洗得到第一沟槽201和第二沟槽202，其中，第一沟槽201和第二沟槽202的深度均小于外延层2的厚度。
在一个实施例中，第一掩模层可以耐腐蚀材料，该腐蚀液体可以为氢氟酸、硝酸或者其混合溶液。
步骤b：去除第一掩模层，并对所述外延层2进行淀积处理，以在所述外延层2上、所述第一沟槽201的内壁以及所述第二沟槽202的内壁形成厚氧化层3，参加图2所示。
在本实施例中，衬底1第一面的方向作为第一主方向，在第一主方向上对外延层进行淀积或者热氧化处理，从而在外延层2上、第一沟槽201的内壁以及第二沟槽202的内壁形成厚氧化层3。
在一个实施例中，所述步骤b包括：采用化学气相淀积或者外延淀积的方式在所述外延层2上、所述第一沟槽201的内壁以及所述第二沟槽202的内壁形成厚氧化层。
在本实施例中，可以采用注入氧气以及加热处理的方式进行淀积，此时，外延层2的裸露表面的硅与氧气反应生成氧化硅，从而形成厚氧化层3。
步骤c：进行绝缘材料淀积处理，以在所述厚氧化层3表面形成电绝缘层4，参见图3所示。
在本实施例中，通过淀积处理，在厚氧化层3的表面通过绝缘材料淀积处理的方式形成电绝缘层4。具体的，可以采用化学气相淀积的方式的方式在厚氧化层3表面形成电绝缘层，其中，厚氧化层3的表面包括第一沟槽201和第二沟槽202内壁附着的厚氧化层3，也包括在外延层2上裸露的厚氧化层3。
在一个实施例中，所述步骤c中采用的绝缘材料可以为硬质非导体介质材料。
在一个实施例中，步骤c中采用的绝缘材料为氮化硅或者氮氧化硅。
步骤d：去除所述外延层2上方形成的所述电绝缘层4和所述厚氧化层3，参见图4所示。
在本实施例中，参见图4所示，去除所述外延层2上方形成的所述电绝缘层4和所述厚氧化层3，裸露出外延层2，该去除过程不涉及第一沟槽201和第二沟槽202内的厚氧化层3和电绝缘层4。
在一个实施例中，所述步骤d包括：采用化学机械抛光工艺去除所述外延层2上方形成的所述电绝缘层和所述厚氧化层。
在本实施例中，具体通过化学机械抛光(Chemical mechanical polishing，CMP)工艺对外延层2的第一表面进行抛光，从而去除去除外延层2上方形成的电绝缘层4和厚氧化层3。
在一个实施例中，所述步骤d包括：采用刻蚀工艺去除所述外延层2上方形成的所述电绝缘层4和所述厚氧化层3。
在一个实施例中，所述步骤c中采用的绝缘材料为氮化硅或者氮氧化硅。
在一个实施例中，第一沟槽201和第二沟槽202中的电绝缘层4的截面均呈“U”型，第一沟槽201和第二沟槽202中的厚氧化层3的截面也均呈“U”型，第一沟槽201中的电绝缘层4和第一沟槽201中的厚氧化层3层叠设置，第二沟槽202中的电绝缘层4和第二沟槽202中的厚氧化层3层叠设置。
步骤e：在第二掩模层的掩蔽下对所述第一沟槽201和所述第二沟槽202内的厚氧化层203进行刻蚀处理，去除第一沟槽201和第二沟槽202上部的厚氧化层，以使所述电绝缘层204与相邻的所述外延层2之间形成栅极沟槽，参见图5所示。
在本实施例中，采用第二掩模层定义出多个栅极沟槽的区域，然后对所定义的栅极沟槽的区域进行刻蚀形成多个栅极沟槽，其中，第一沟槽201中的电绝缘层4与外延层2之间形成栅极沟槽203和栅极沟槽204，第二沟槽202中的电绝缘层4与外延层2之间形成栅极沟槽205和栅极沟槽206。
步骤f：在所述外延层的裸露表面形成栅极氧化层5，参见图6所示。
在本实施例中，可以采用注入氧气以及加热处理的方式进行淀积，此时，外延层2的裸露表面的硅与氧气反应生成氧化硅，从而形成栅极氧化层5。
在一个实施例中，所述步骤f中形成的栅极氧化层5的厚度小于800埃。
在一个实施例中，所述步骤f中形成的栅极氧化层5的厚度小于500埃。
步骤g：进行多晶硅淀积处理，以在所述第一沟槽201、所述第二沟槽202以及栅极沟槽内填充多晶硅，参见图7所示。
在本实施例中，通过在第一沟槽201中填充多晶硅形成屏蔽栅多晶硅6，通过在栅极沟槽203和栅极沟槽204中填充多晶硅形成栅极多晶硅，同时在第二沟槽202中填充多晶硅形成虚拟屏蔽栅多晶硅7，在栅极沟槽203和栅极沟槽204中填充多晶硅形成虚拟栅极多晶硅9。
步骤h：进行刻蚀或者化学机械抛光处理，以去除所述栅极氧化层5上的多晶硅，参见图8所示。
在本实施例中，参见图8所示，在步骤h中，通过对步骤g中形成的器件进行刻蚀处理，以去除栅极氧化层5上的多晶硅，以漏出外延层2上方的栅极氧化层5。
步骤i：对所述多晶硅进行氧化处理，以形成氧化硅层，参见图9所示。
在本实施例中，参见图9所示，通过对裸露的屏蔽栅多晶硅6、虚拟屏蔽栅多晶硅7、栅极多晶硅8以及虚拟栅极多晶硅9表面进行氧化处理，得到用于覆盖多晶硅的氧化硅层，该氧化硅层与栅极氧化层相连。
步骤j：在第三掩模层的掩蔽下向所述外延层2中注入第二导电类型杂质离子，以在所述外延层2中形成多个第二导电类型阱区11，参见图10所示。
在本实施例中，通过第三掩模层定义出阱区和源极区，然后在第三掩模层的掩蔽下向外延层2中注入第二导电类型杂质离子，从而在外延层2中形成多个第二导电类型阱区11，具体的，第一沟槽201和第二沟槽202两侧的外延层2均可以被定义为阱区，第三掩模层用于掩蔽第一沟槽201和第二沟槽202的开口区域。
步骤k：在多个所述第二导电类型阱区中注入第一导电类型杂质离子，以形成第一导电类型源极区，参见图10所示。
在本实施例中，参见图10所示，在第三掩模层的掩蔽下，向第二导电类型阱区11中注入第一导电类型杂质离子，形成一重掺杂区，在该重掺杂区中，第一导电类型杂质离子的注入浓度大于阱区的注入浓度，从而在第二导电类型阱区靠近第一表面的位置形成第一导电类型源极区12。
在一个实施例中，第一导电类型为N型导电，第一导电类型杂质离子为N型杂质离子，例如砷离子、磷离子以及氮离子等，第二导电类型为P型导电，第二导电类型杂质离子为P型杂质离子，例如硼离子。在本实施例中，通过高温推结的方式在外延层2中依次形成P型阱区和N型源极区，其中，P型阱区的深度小于外延层2的厚度。
步骤l：在所述氧化硅层10以及所述电绝缘层4上形成绝缘介质层13，参见图11所示。在本实施例中，绝缘介质层13覆盖在步骤k形成的器件的整个第一表面。
步骤m：在所述绝缘介质层13上开设多个通孔和多个金属接触孔，并在所述绝缘介质层13上、多个所述通孔以及多个所述金属接触孔中淀积金属得到源极金属层14，其中，所述源极金属层14通过所述通孔与第一导电类型源极区12和第二导电类型阱区11接触，所述源极金属层14通过所述金属接触孔与所述多晶硅接触，参见图12所示。
在本实施例中，参见图12所示，通孔设于第一沟槽201和第二沟槽202两侧，且通孔依次通过绝缘介质层13、栅氧化层15以及第一导电类型源极区12到达第二导电类型阱区11，且在第二导电类型阱区11中的深度小于第二导电类型阱区11的厚度。金属接触孔分别设置在第一沟槽201和第二沟槽202上，例如，其中一个金属接触孔穿过绝缘介质层13以及氧化硅层10到达屏蔽栅多晶硅6，该金属接触孔在屏蔽栅多晶硅6中的深度小于屏蔽栅多晶硅6的高度；在第二沟槽202上设有三个金属接触孔，其中一个金属接触孔穿过结缘介质层13以及氧化硅层10到达虚拟屏蔽栅多晶硅7，且该金属接触孔在虚拟屏蔽栅多晶硅7中的深度小于虚拟屏蔽栅多晶硅7的高度，另两个金属接触孔分别穿过绝缘介质层13以及氧化硅层10到达位于第二沟槽202内电绝缘层4两侧的虚拟栅极多晶硅9。
在一个实施例中，源极金属层14采用的金属可以为钨、铜、铝、金以及银中的任意一种或者多种。
在一个实施例中，参见图13所示，所述制备方法还包括步骤n：在所述衬底层1的第二面上淀积金属，以形成漏极金属层15，所述漏极金属层15与所述衬底层1欧姆接触。
在一个实施例中，所述制备方法还包括：在步骤m中，对所述金属进行刻蚀，得到栅极金属层，所述栅极金属层通过所述金属接触孔与所述多晶硅接触。
在本实施例中，栅极金属层在附图12中没有画出，此为本领域技术人员均熟知的，不再赘述。
在本发明实施例中，通过在第二沟槽202中引入虚拟元胞单元，减小栅极和源极的交叠面积，降低输入电容和米勒电容，从而大幅降低了开关损耗。
本发明还提供了一种由上述任一项所述的屏蔽栅功率器件的制造方法制造所得的屏蔽栅功率器件。
在一个实施例中，所述屏蔽栅功率器件为N型屏蔽栅功率器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电。
在一个实施例中，所述屏蔽栅功率器件为P型屏蔽栅功率器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
其中，N型导电的杂质离子为N型杂质离子，例如砷离子、磷离子以及氮离子等，P型导电的杂质离子为P型杂质离子，例如硼离子。
在一个实施例中，本发明实施例还提供了一种前述实施例的一种屏蔽栅功率器件的制造方法中所制造的屏蔽栅功率器件，其结构示意图如图13所示。
本发明提供的屏蔽栅功率器件及其制备方法中，通过在第一掩模层的掩蔽下对外延层进行刻蚀处理形成第一沟槽和第二沟槽，然后在第一沟槽和第二沟槽中依次形成厚氧化层和电绝缘层，通过电绝缘层隔离栅极和源极，从而在步骤e中采用第二掩模层的掩蔽下同时定义出屏蔽栅多晶硅区和栅极多晶硅区，简化了屏蔽栅功率器件的制造工艺，降低了屏蔽栅功率器件的制造周期、难度以及成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种屏蔽栅功率器件的制备方法，其特征在于，包括：
步骤a：在具有第一导电类型的衬底层的第一面形成具有第一导电类型的外延层，并在第一掩模层的掩蔽下对外延层进行刻蚀处理，以形成第一沟槽和第二沟槽；
步骤b：去除第一掩模层，并对所述外延层进行淀积或者热氧化处理，以在所述外延层上、所述第一沟槽的内壁以及所述第二沟槽的内壁形成厚氧化层；
步骤c：进行绝缘材料淀积处理，以在所述厚氧化层表面形成电绝缘层；
步骤d：去除所述外延层上方形成的所述电绝缘层和所述厚氧化层；
步骤e：在第二掩模层的掩蔽下对所述第一沟槽和所述第二沟槽内的厚氧化层进行刻蚀处理，以使所述电绝缘层与相邻的所述外延层之间形成栅极沟槽；
步骤f：在所述外延层的裸露表面形成栅极氧化层；
步骤g：进行多晶硅淀积处理，以在所述第一沟槽、所述第二沟槽、所述栅极沟槽内填充多晶硅；
步骤h：进行刻蚀或者化学机械抛光处理，以去除所述栅极氧化层上的多晶硅；
步骤i：对所述多晶硅进行氧化处理，以形成氧化硅层；
步骤j：在第三掩模层的掩蔽下向所述外延层中注入第二导电类型杂质离子，以在所述外延层中形成多个第二导电类型阱区；
步骤k：在多个所述第二导电类型阱区中注入第一导电类型杂质离子，以形成第一导电类型源极区；
步骤l：在所述氧化硅层以及所述电绝缘层上形成绝缘介质层；
步骤m：在所述绝缘介质层上开设多个通孔和多个金属接触孔，并在所述绝缘介质层上、多个所述通孔以及多个所述金属接触孔中淀积金属得到源极金属层，其中，所述源极金属层通过所述通孔与第一导电类型源极区和第二导电类型阱区接触，所述源极金属层通过所述金属接触孔与所述多晶硅接触。
2.如权利要求1所述的制备方法，其特征在于，所述制备方法还包括步骤n：在所述衬底层的第二面上淀积金属，以形成漏极金属层，所述漏极金属层与所述衬底层欧姆接触。
3.如权利要求1所述的制备方法，其特征在于，所述制备方法还包括：
在步骤m中，对所述金属进行刻蚀，得到栅极金属层，所述栅极金属层通过所述金属接触孔与所述多晶硅接触。
4.如权利要求1所述的制备方法，其特征在于，所述步骤b包括：采用化学气相淀积或者外延淀积的方式在所述外延层上、所述第一沟槽的内壁以及所述第二沟槽的内壁形成厚氧化层。
5.如权利要求1所述的制备方法，其特征在于，所述步骤c中采用的绝缘材料为氮化硅或者氮氧化硅。
6.如权利要求1所述的制备方法，其特征在于，所述步骤d包括：采用化学机械抛光或者刻蚀工艺去除所述外延层上方形成的所述电绝缘层和所述厚氧化层。
7.如权利要求1所述的制备方法，其特征在于，所述步骤f中形成的栅极氧化层的厚度小于1000埃。
8.如权利要求1所述的制备方法，其特征在于，所述屏蔽栅功率器件为N型屏蔽栅功率器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电。
9.如权利要求1所述的制备方法，其特征在于，所述屏蔽栅功率器件为P型屏蔽栅功率器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
10.一种屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件由权利要求1至9任一项所述的屏蔽栅功率器件的制造方法制造所得。
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