CN115939189A - 一种沟槽栅半导体器件及其制造方法 - Google Patents

Abstract

本申请实施例提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件包括：第一衬底层、第一掺杂区、第二掺杂区、第一导电构件、第二导电构件、源极电极；还包括两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9‑1.1。本公开提供的半导体器件改善了电场分布，提升了器件的耐压值。

Description

一种沟槽栅半导体器件及其制造方法

技术领域

本公开涉及功率半导体器件技术领域，并尤其涉及一种沟槽栅半导体器件及其制造方法。

背景技术

随着电力电子系统的发展，功率半导体器件作为电能转换与功率应用的核心，被广泛应用于工业控制、电力传输、新能源等重要领域。作为功率半导体器件的重要组成部分，功率MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor,金属氧化物场效应晶体管)因其具有开关速度快、输入阻抗高、驱动功率小等优点，在功率转换领域起到重要的作用。功率MOSFET经历了从横向到纵向、从平面栅到沟槽栅的发展。作为其中一种功率MOSFET，沟槽栅MOSFET与平面栅MOSFET相比，因没有寄生JFET区、且随着工艺技术的进步，非常容易集成高密度元胞，因此具有更低的导通电阻，是中低压大功率MOS场效应管发展的主流结构。

但遗憾的是，现有沟槽栅MOSFET结构中，当器件在反偏时，栅槽角隅处的电场非常集中并且栅氧化层较薄，因此容易导致栅氧化层易受损或被击穿，从而影响器件耐压特性，可靠性差，容易失效。

发明内容

鉴于此，本申请实施例所要解决的技术问题在于，针对现有的沟槽栅MOSFET中栅氧化层容易击穿的问题，提供一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件耐性性能较好。

本申请实施例第一方面提供了一种沟槽栅半导体器件，包括：

具有第一掺杂类型的第一衬底层；

形成在所述第一衬底层上方的具有第二掺杂类型的第一掺杂区；

形成在所述第一掺杂区部分区域上方的具有第一掺杂类型的第二掺杂区；

第一导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内，所述第一导电构件的周围形成第一绝缘层，以隔离所述第一导电构件与第一衬底层、第一掺杂区、第二掺杂区；

两个第二导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内且位于所述第一导电构件的相对两侧，所述第二导电构件的下表面低于所述第一导电构件的下表面，所述第二导电构件的周围形成第二绝缘层以隔离所述第二导电构件与第一衬底层、第一掺杂区；

源极电极，形成在所述第一掺杂区上方，所述源极电极分别与两个所述第二导电构件、第一掺杂区和第二掺杂区接触，所述源极电极与所述第一导电构件之间设有第四绝缘层；

两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9-1.1。

可选的，所述第三掺杂区包括多个第一掺杂柱，多个所述第一掺杂柱沿纵向排列，相邻的两个所述第一掺杂柱的掺杂浓度相异或者相同；或者，

所述第三掺杂区包括一个第一掺杂柱。

可选的，所述第三掺杂区的掺杂浓度大于所述第一衬底层的掺杂浓度。

可选的，所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值范围为1％-10％。

可选的，两个所述第三掺杂区的掺杂浓度相等，且所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值小于或等于5％。

可选的，所述半导体器件还包括第五掺杂区，所述第五掺杂区形成在所述第一导电构件的下方，所述第五掺杂区的掺杂类型均为第二掺杂类型。

可选的，所述第一衬底层包括第一子衬底层和第二子衬底层，所述第二子衬底层形成在所述第一子衬底层上方，并且所述第一子衬底层的上表面与所述第三掺杂区的上表面平齐。

可选的，所述半导体器件还包括具有第一掺杂类型的第二衬底层，所述第一衬底层形成在所述第二衬底层上方，所述第二衬底层的掺杂浓度大于所述第一衬底层；或者，

所述第二绝缘层的厚度大于所述第一绝缘层的厚度；或者，

两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量相等；或者，

所述第一掺杂类型为N型掺杂类型和P型掺杂类型其中之一，所述第二掺杂类型为另一种掺杂类型。

本申请实施例第二方面提供了一种沟槽栅半导体器件的制造方法，包括：

在具有第一掺杂类型的第一衬底层上形成两个第一保护沟槽；

在两个所述第一保护沟槽的底部进行掺杂，以对应获得具有第二掺杂类型的两个第三掺杂区，其中，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9-1.1；

在两个所述第一保护沟槽的内壁上分别形成第二绝缘层；

在所述第二绝缘层内形成第二导电构件；

在两个所述第二导电构件之间的第一衬底层内形成栅极沟槽，所述栅极沟槽的深度小于所述第一保护沟槽的深度；

在所述栅极沟槽的内壁形成第一绝缘层；

在所述第一绝缘层内形成第一导电构件；

对所述第一导电构件与第二导电构件之间的第一衬底层上进行掺杂，以获得具有第二掺杂类型的第一掺杂区，所述第一掺杂区的深度小于所述栅极沟槽的深度；

在第一掺杂区的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区；

在所述第一导电构件上方形成第四绝缘层；

形成源极电极，所述源极电极分别与所述第二导电构件、第一掺杂区和第二掺杂区接触。

可选的，在步骤在所述栅极沟槽的内壁形成第一绝缘层之前，还包括：

对所述栅极沟槽的底部进行掺杂，以获得具有第二掺杂类型的第五掺杂区。

可选的，在步骤形成源极电极之前，还包括：

在第四绝缘层上形成接触孔，所述接触孔用于使所述源极电极与所述第二导电构件接触。

可选的，在步骤在具有第一掺杂类型的第一衬底层上形成两个第一保护沟槽之前，还包括：

在第二衬底层的上方形成第一衬底层，所述第二衬底层的掺杂浓度大于所述第一衬底层。

本申请实施例第三方面提供了一种沟槽栅半导体器件的制造方法，包括：

在具有第一掺杂类型的第一子衬底层上进行掺杂，以获得具有第二掺杂类型的两个第三掺杂区，其中，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一子衬底层内的电荷量的比值范围为0.9-1.1；

在所述第一子衬底层上方形成具有第一掺杂类型的第二子衬底层；

去除部分所述第二子衬底层以形成两个第一保护沟槽，两个所述第一保护沟槽对应位于两个所述第三掺杂区的上方，并且所述第三掺杂区通过所述第一保护沟槽外露；

在两个所述第一保护沟槽的内壁上对应形成第二绝缘层；

在两个所述第二绝缘层内对应形成第二导电构件；

在两个所述第二导电构件之间的第二子衬底层内形成栅极沟槽，所述栅极沟槽的深度小于所述第一保护沟槽的深度；

在所述栅极沟槽的内壁形成第一绝缘层；

在所述第一绝缘层内形成第一导电构件；

在所述第一导电构件与第二导电构件之间的第二子衬底层上进行掺杂，以获得具有第二掺杂类型的第一掺杂区，所述第一掺杂区的深度小于所述栅极沟槽的深度；

在第一掺杂区的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区；

在所述第一导电构件上方形成第四绝缘层；

形成源极电极，所述源极电极分别与所述第二导电构件、第一掺杂区和第二掺杂区接触。

申请实施例提供的半导体器件的有益效果在于：通过在沟槽栅半导体器件中加入比第一导电构件更深的两个第二导电构件，并在两个第二导电构件下方对应形成第三掺杂区。第二导电构件的增加，在纵向上和第一掺杂区形成了一个电场场板的效应，可以有效平缓电场，可以承受的击穿电压可以得到增加。而且两个第三掺杂区之间的第一衬底层与第三掺杂区形成横向PN结，增加了横向耗尽，进一步改善了电场分布，也避免了栅氧化层被过早击穿，提升了器件的耐压值。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种沟槽栅半导体器件的剖面结构示意图；

图2是本公开实施例提供的一种沟槽栅半导体器件反偏时的电场分布曲线图；

图3是本公开实施例提供的另一种沟槽栅半导体器件的剖面结构示意图；

图4a是本公开实施例提供的一种沟槽栅半导体器件制造方法的其中一个步骤对应的半导体器件剖面结构示意图；

图4b是本公开实施例提供的一种沟槽栅半导体器件制造方法的其中又一个步骤对应的半导体器件剖面结构示意图；

图4c是本公开实施例提供的一种沟槽栅半导体器件制造方法的其中又一个步骤对应的半导体器件剖面结构示意图；

图4d是本公开实施例提供的一种沟槽栅半导体器件制造方法的其中又一个步骤对应的半导体器件剖面结构示意图；

图4e是本公开实施例提供的一种沟槽栅半导体器件制造方法的流程步骤图；

图5a是本公开实施例提供的另一种沟槽栅半导体器件制造方法的其中一个步骤对应的半导体器件剖面结构示意图；

图5b是本公开实施例提供的另一种沟槽栅半导体器件制造方法的其中又一个步骤对应的半导体器件剖面结构示意图；

图5c是本公开实施例提供的另一种沟槽栅半导体器件制造方法的其中又一个步骤对应的半导体器件剖面结构示意图；

图5d是本公开实施例提供的另一种沟槽栅半导体器件制造方法的其中又一个步骤对应的半导体器件剖面结构示意图；

图5e是本公开实施例提供的另一种沟槽栅半导体器件制造方法的流程步骤图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请说明书、权利要求书和附图中出现的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或模块的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同的对象，而并非用于描述特定的顺序。本申请的连接包含直接连接和间接连接，间接连接是指连接的两个元器件之间还可以存在其他电子元器件、引脚等。本申请提到的XX端可能是实际存在的端子，也可能不是实际存在的端子，例如仅仅为元器件的一端或者导线的一端。本申请提到的和/或包含三种情况，例如A和/或B，包含A、B、A和B这三种情况。

本公开实施例提供了一种沟槽栅半导体器件10，沟槽半导体器件10为功率MOSFET，为了便于理解，以下结合图1-图3，对该沟槽栅半导体器件10进行详细说明。

如图1所示，该沟槽栅半导体器件10包括：具有第一掺杂类型的第一衬底层11；形成在第一衬底层11上方的具有第二掺杂类型的第一掺杂区12，其中，第一掺杂区12的数量为两个；形成在第一掺杂区12部分区域上方的具有第一掺杂类型的第二掺杂区13，每个第一掺杂区12内具有一个第二掺杂区13；第一导电构件16，由所述第一掺杂区12的表面延伸到第一衬底层11内，第一导电构件16的周围形成第一绝缘层151，以隔离第一导电构件16与第一衬底层11、第一掺杂区12、第二掺杂区13，第一导电构件16即为栅极，第一绝缘层151在图中为U型，其中第一导电构件16位于两个第二掺杂区13之间，两个第二掺杂区13位于两个第一掺杂区12之间。两个第二导电构件20，由第一掺杂区12的表面延伸到第一衬底层11内且位于第一导电构件16的相对两侧，在图示中一个位于第一导电构件16的左侧，另一个位于第一导电构件16的右侧，第二导电构件20的下表面低于第一导电构件16的下表面，第二导电构件16的周围形成第二绝缘层19以隔离第二导电构件20与第一衬底层11、第一掺杂区12，其中，第二绝缘层19也为U型(图示中部分第二绝缘层未显示)。源极电极23，形成在第一掺杂区12、第二导电构件20、第二掺杂区13、第一导电构件16的上方，源极电极23分别与两个第二导电构件20、第一掺杂区12和第二掺杂区13接触，源极电极23与第一导电构件16之间设有第四绝缘层152。

沟槽栅半导体器件10还包括两个第三掺杂区24，形成在第一衬底层11上且对应位于第二导电构件20的下方，第三掺杂区24的掺杂类型均为第二掺杂类型，并且两个第三掺杂区24内的电荷量之和与位于两者之间的第一衬底层11内(图1中两条虚线之间的第一衬底层11区域)的电荷量的比值范围为0.9-1.1，例如比值为0.9、0.95、0.98、1、1.02、1.05、1.1等，较佳的，两个第三掺杂区24内的电荷量之和与位于两者之间的第一衬底层11内的电荷量相等，这样可以更好的形成横向耗尽。

示例的，上述第一绝缘层151、第二绝缘层19、第四绝缘层152均可以是氧化物层或者氮化物层，并且更具体的，该氧化物层可以是二氧化硅层。第一导电构件16、第二导电构件20均可以是多晶硅，但本公开并不限定于此，上述第一导电构件16、第二导电构件20的一个或多个也可以是诸如Si、金属等根据本实施例容易推导的导电构件，上述第一绝缘层15、第二绝缘层19、第四绝缘层152的一个或多个也可以是其他根据本实施例容易推导的绝缘层。

关于沟槽栅半导体器件10的有益效果，如图2所示，电场分布曲线反映了电场强度在由第一掺杂区12指向第一衬底层11的纵向方向的分布情况，由于沟槽栅半导体器件10设置了较深的第二导电构件20，当沟槽栅半导体器件10反偏时，第一衬底层11与第一掺杂区12的界面处形成PN结，增加了纵向耗尽，而且，第二导电构件20的增加，在纵向上和第一掺杂区12形成了一个电场场板的效应，可以有效平缓电场，可以承受的击穿电压可以得到增加(请参见设置第二导电构件对应的曲线)；又，两个第三掺杂区24之间的第一衬底层11与第三掺杂区24形成横向PN结，增加了横向耗尽，根据电荷平衡原理，改善了电场分布，使得原来位于第一导电构件16角隅处的强电场能够转移到第一导电构件16的底部，避免了绝缘层被过早击穿，提升了器件的耐压值(请参见设置第三掺杂区对应的曲线)。具体的，如图2所示，通过设置第二导电构件20，使得原来的三角形电场分布曲线转化为近似于矩形的电场分布曲线，由于器件的耐压值等于电场强度在距离上的积分，也即等于电场分布曲线所形成的面积，因此，相比原来增加了器件的耐压值。进一步的，由于半导体器件10还在两个第二导电构件20的下方分别形成了第三掺杂区24，两个第三掺杂区内24的电荷量之和与位于两者之间的第一衬底层11内的电荷量的比值范围为0.9-1.1，这样在第一导电构件16的底部就形成了超级结结构，能够显著改善电场分布，如图2所示右端增加的波浪形区域，能够获得面积更大的电场分布曲线，进一步了提高器件的耐压值。

值得一提的是，由于经过改善的电场分布在第二导电构件20的底部比较集中，因此优选的可以设置将第二绝缘层19的厚度大于第一绝缘层151的厚度，第二绝缘层19的厚度设置较大，例如1000A-2000A，以避免击穿，进一步提升器件的可靠性。

具体的，作为上述沟槽栅半导体器件10结构的一种较好的示例，继续如图1所示，第三掺杂区24包括多个第一掺杂柱241，当然也可以只包括一个第一掺杂柱241。在本实施例中，多个第一掺杂柱沿纵向排列，相邻的两个第一掺杂柱的掺杂浓度相异；在本申请的其他实施例中，邻的两个第一掺杂柱的掺杂浓度也可以相同。继续如图1所示，第三掺杂区24具有3个第一掺杂柱241，第一个第一掺杂柱241与第二个第一掺杂柱241的浓度相异，第二个第一掺杂柱241与第三个第一掺杂柱241浓度相异。在本实施例中，图1中左侧的第三掺杂区24与右侧的第三掺杂区24可以完全相同，也可以存在一些差异。本实施例下的沟槽栅半导体器件10的有益效果在于，由于第三掺杂区24包括多个第一掺杂柱241，通过调整多个第一掺杂柱241的掺杂浓度，就可以使得两个第三掺杂区24内的电荷量之和与位于两者之间的第一衬底层11内的电荷量相等或者接近相等，这样设置可以大大简化了工艺及降低了难度。

在本实施例中，作为上述沟槽栅半导体器件10结构的一种较好的示例，第三掺杂区24的掺杂浓度均大于第一衬底层11的掺杂浓度，这样设置可以弥补两个第三掺杂区24的面积小于两个第三掺杂区24之间的第一衬底层11的面积(图1中两条横向虚线之间的区域面积)。关于第三掺杂区24的掺杂浓度的计算，可以理解的是，若所述第三掺杂区24中的各区域(例如任一个第一掺杂柱241)的掺杂浓度相等，则第三掺杂区24的掺杂浓度等于任一区域的掺杂浓度，若所述第三掺杂区24中具有不同掺杂浓度的多个区域，例如不同的第一掺杂柱241具有不同的掺杂浓度，则第三掺杂区24的掺杂浓度等于所有第一掺杂柱241的掺杂浓度的平均值。本实施例下的沟槽栅半导体器件10的有益效果在于，由于第三掺杂区24的掺杂浓度均大于第一衬底层11的掺杂浓度，当器件反偏时，通过调整第三掺杂区24的掺杂浓度，能够更容易使两个第三掺杂区24内的电荷量之和与位于两者之间的第一衬底层11内的电荷量相等，根据电荷平衡原理，能够显著提升器件的耐压值。

优选的，第三掺杂区24的掺杂浓度与第一衬底层11的掺杂浓度的差值与第一衬底层11的掺杂浓度的比值位于1％-10％，例如比值为1％、2％、3％、4％、5％、6％、7％、8％、9％、10％等。这个区间的浓度差值下，容易获得更佳的器件耐压值。

优选的，两个第三掺杂区24的掺杂浓度相等，且与第一衬底层11的掺杂浓度的差值与第一衬底层11的掺杂浓度的比值小于或等于5％，例如为1％、2％、3％、4％、5％。该浓度差值下，能够获得更佳的器件耐压值。

具体的，作为上述沟槽栅半导体器件10结构的一种较好的示例，如图1所示，半导体器件10还包括第五掺杂区26，第五掺杂区26形成在第一导电构件16的下方，第五掺杂区26与第一导电构件16之间间隔第一绝缘层151，第五掺杂区26的掺杂类型与第三掺杂区24的掺杂类型相同。本实施例下的沟槽栅半导体器件10的有益效果在于，形成在第一导电构件16下方的第五掺杂区26能够进一步保护第一绝缘层151免受强电场攻击。

在本申请的另一实施例中，作为上述沟槽栅半导体器件10结构的一种较好的示例，如图3所示，第一衬底层11包括第一子衬底层111和第二子衬底层112，第二子衬底层112形成在第一子衬底层111上方，并且第一子衬底层111的上表面与第三掺杂区24的上表面平齐。本实施例下的沟槽栅半导体器件10的有益效果在于，通过分层地形成第一衬底层11，能够免于通过高能注入的方式形成第三掺杂层24，提升工艺良率，节省能量。需要说明的是，为进一步简化工艺，第一子衬底层111和第二子衬底层112的掺杂浓度可设置为相同。

在本实施例中，作为上述沟槽栅半导体器件10结构的一种示例，上述第四绝缘层152还形成在第二导电构件20的表面，并在第四绝缘层152的表面上形成接触孔contact，以使源极电极23能与第二导电构件20电连接。在图示中，接触孔contact还显露出第一掺杂区12、第二掺杂区13，从而，源极电极23还能与第一掺杂区12、第二掺杂区13电连接。

具体的，作为上述沟槽栅半导体器件10的一种示例，第一掺杂区12、第二掺杂区13的掺杂浓度均高于第一衬底层的掺杂浓度。

示例的，上述第一衬底层11的材料可以是Si、碳化硅或其他衬底材料。可以理解的是，第一衬底层11的下表面用于与漏极电极接触，以形成MOSFET器件。

需要说明的是，作为上述沟槽栅半导体器件10结构的一种变形例，如图1和图3所示，沟槽栅半导体器件10还包括具有第一掺杂类型的第二衬底层27，第一衬底层11形成在第二衬底层27上方，并且第二衬底层27的掺杂浓度高于第一衬底层11的掺杂浓度。具体的，第一衬底层11可以基于第二衬底层27的外延而形成，即第一衬底层11作为第二衬底层27的外延层，第一衬底层11和第二衬底层27分别叫做epi层和sub层。外延层的形成有利于保证器件耐压的同时，进一步降低器件的导通电阻。

具体的，上述第二衬底层27的材料也可以是Si、碳化硅或其他衬底材料。可以理解的是，此结构下，第二衬底层27的下表面将用于与漏极电极接触，以形成MOSFET器件。

具体的，如图1和图3所示，上述第一掺杂类型和第二掺杂类型分别为N型掺杂类型和P型掺杂类型，其中，N型掺杂类型为掺杂了五价元素，例如掺杂了氮(N)、磷(P)、砷(As)、锑(Sb)等；P型掺杂类型为掺杂了三价元素，例如掺杂了硼(B)、铝(Al)等。但本公开并不限于此，作为本公开的另一种实施例，第一掺杂类型和第二掺杂类型也可以分别是P型掺杂类型和N型掺杂类型。

本公开实施例还提供一种沟槽栅半导体器件的制造方法，为了便于理解，以下结合图1、图3、图4a-图4e，对该方法进行详细说明。

该沟槽栅半导体器件的制造方法包括如下步骤：

S101：在具有第一掺杂类型的第一衬底层11上形成两个第一保护沟槽17。

S102：在两个第一保护沟槽17的底部进行掺杂，以对应获得具有第二掺杂类型的两个第三掺杂区24，其中，两个第三掺杂区24内的电荷量之和与位于两者之间的第一衬底层11内的电荷量的比值范围为0.9-1.1。

具体的，如图4a所示，步骤S101-步骤S102的具体操作例如：用光阻遮挡N型的第一衬底层11，显影开窗口后刻蚀得到两个第一保护沟槽17，第一保护沟槽17深度例如为1.8um-3.0um，后清洗光阻，然后对第一保护沟槽17的底部做3-5次高能(例如1MV)例如硼注入，从而在两个第一保护沟槽17的底部分别形成第三掺杂区24。

优选的，由于第一保护沟槽17的深度较深，为防止刻蚀时损坏光阻，还可以在涂光阻前先淀积一层5000A左右的氧化层，然后用光阻遮蔽该氧化层，显影开窗口后刻蚀窗口处的氧化层，并继续刻蚀得到第一保护沟槽17，然后清洗光阻和该氧化层，再进行后续步骤。

S103：在两个第一保护沟槽17的内壁上分别形成第二绝缘层19。

S104：在第二绝缘层19内形成第二导电构件20，其中，第二导电构件20填充满第一保护沟槽17。

具体的，如图4b所示，步骤S103-步骤S104的具体操作例如：在两个第一保护沟槽17的内壁上热氧生长或者淀积例如1000A-2000A的氧化层(即形成第二绝缘层19，呈U型)；然后在氧化层内淀积多晶硅并回刻至与第一衬底层11上表面平齐(即形成两个第二导电构件20)。

S105：在两个第一保护沟槽17之间的第一衬底层11内形成栅极沟槽14，栅极沟槽14的深度小于第一保护沟槽17的深度。

S106：在栅极沟槽14的内壁形成第一绝缘层151，第一绝缘层151呈U型。

S107：在第一绝缘层151内形成第一导电构件16。

具体的，如图4c所示，步骤S105-步骤S107的具体操作例如：用光阻遮挡第一衬底层11，显影开窗口后刻蚀得到栅极沟槽14，沟槽深度例如约1.2um-1.5um，后清洗光阻，接着热氧生长200-600A的氧化层(即第一绝缘层151)；在第一绝缘层151内淀积多晶硅(即第一导电构件16)并回刻至与第一衬底层11上表面平齐，也即填满栅极沟槽14。

S108：对第一导电构件16与第二导电构件20之间的第一衬底层11进行掺杂，以获得具有第二掺杂类型的第一掺杂区12，第一掺杂区12的深度小于栅极沟槽14的深度。

S109：在第一掺杂区12的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区13。

S110:在所述第一导电构件16上方形成第四绝缘层152；

S111：形成源极电极23，所述源极电极23分别与第二导电构件20、第一掺杂区12和第二掺杂区13接触。

具体的，如图4d所示，步骤S108-步骤S110的具体操作例如：按照常规制作工序完成Pwell注入、P+注入，N+注入，以形成第一掺杂区12和第二掺杂区13，形成第四绝缘层152，完成源极电极金属层的淀积及蚀刻，以形成源极电极23。

本公开提供的半导体器件制造方法的有益效果在于：通过在设置比栅极沟槽14更深的第一保护沟槽17，并在第一保护沟槽17的底部形成第三掺杂区24，使得两个第一保护沟槽17之间的第一衬底层11与第一掺杂区12的界面处形成PN结，增加了纵向耗尽，而且使两个第三掺杂区24之间的第一衬底层内形成横向PN结，增加了横向耗尽，从而改善了电场分布，避免了绝缘层被过早击穿，提升了器件的耐压值，同时通过高能注入的方式制造工艺流程更简单。

具体的，作为上述沟槽栅半导体器件制造方法的其中一种较好的示例，该方法在步骤S106之前，还包括：

对栅极沟槽14的底部进行掺杂，以获得具有第二掺杂类型的第五掺杂区26。具体的，如图4c所示，即在形成第一绝缘层151之前，在栅极沟槽14的底部进行例如硼注入，形成第五掺杂区26。值得一提的是，形成在栅极沟槽14下的第五掺杂区26能够进一步保护栅氧化层免受强电场攻击。

具体的，作为上述沟槽栅半导体器件制造方法的其中一种较好的示例，该方法在步骤S111之前，还包括：

在第四绝缘层152上形成接触孔contact，接触孔contact用于使所述源极电极23与所述第二导电构件20接触。具体的，如图4d所示，即在进行源极电极金属层的淀积及蚀刻之前，分别在第四绝缘层152上进行蚀刻，形成接触孔contact。

具体的，作为上述沟槽栅半导体器件制造方法100的其中一种较好的示例，该方法在步骤S101之前，还包括：

在第二衬底层27的上方形成第一衬底层11，所述第二衬底层27的掺杂浓度大于所述第一衬底层11。具体的，如图4a-4d所示，即通过在N型的第二衬底层27上进行外延生长，获得掺杂浓度较低的第一衬底层11。值得一提的是，外延层的形成有利于保证器件耐压的同时，进一步降低器件的导通电阻。

本公开实施例还提供一种沟槽栅半导体器件的制造方法，为了便于理解，以下结合图1、图3、图5a-图5e对该电路进行详细说明。

需要说明的是，本实施例提供的沟槽栅半导体器件制造方法与上述实施例提供的半导体器件制造方法属于同一构思，本领域技术人员应当理解的是，其具体的电路结构、实现过程以及实施例中的技术细节在制造方法的实施例中均可对应适用，重复之处不再赘述。

该制造方法包括以下步骤：

S201：在具有第一掺杂类型的第一子衬底层上111进行掺杂，以获得具有第二掺杂类型的两个第三掺杂区24，其中，两个第三掺杂区24内的电荷量之和与位于两者之间的第一子衬底层111内的电荷量的比值范围为0.9-1.1。

具体的，如图5a-图5b所示，步骤S201的具体操作例如：在N型的第一子衬底层111上，用光阻遮挡第一子衬底层111，开窗口做例如硼注入,注入完成后去掉光阻,获得两个第三掺杂区24。

S202：在所述第一子衬底层111上方形成具有第一掺杂类型的第二子衬底层112。

具体的，如图5c所示，步骤S202的具体操作例如：在N型的第一子衬底层111上方通过热氧生长的方式生长第二子衬底层112。并且优选的，为了进一步简化工艺，第二子衬底层112的掺杂浓度和第一子衬底层111的掺杂浓度可设置为相同。

S203：去除部分第二子衬底层112以形成两个第一保护沟槽17，两个第一保护沟槽17对应位于两个第三掺杂区24的上方，并且所述第三掺杂区24通过第一保护沟槽17外露。

具体的，如图5d所示，步骤S203的具体操作例如：用光阻遮挡第二子衬底层112，显影开窗口后刻蚀去除部分第二子衬底层112以得到两个第一保护沟槽17，第一保护沟槽17深度例如1.8um-3.0um，并使第一保护沟槽17到达第三掺杂区24的位置，然后清洗光阻。

优选的，由于第一保护沟槽17的深度较深，为防止刻蚀时损坏光阻，还可以在涂光阻前先淀积一层5000A左右的氧化层，然后用光阻遮蔽该氧化层，显影开窗口后刻蚀窗口处的氧化层，并刻蚀得到两个第一保护沟槽17，然后清洗光阻和该氧化层，再进行后续步骤。

S204：在两个所述第一保护沟槽17的内壁上对应形成第二绝缘层19。

S205：在两个所述第二绝缘层19内对应形成第二导电构件20，第二导电构件20填充满第一保护沟槽17。

S206：在两个所述第二导电构件20之间的第二子衬底层112内形成栅极沟槽14，所述栅极沟槽14的深度小于所述第一保护沟槽17的深度。

S207：在所述栅极沟槽14的内壁形成第一绝缘层151。

S208：在所述第一绝缘层151内形成第一导电构件16。

S209：在所述第一导电构件16与第二导电构件20之间的第二子衬底层112上进行掺杂，以获得具有第二掺杂类型的第一掺杂区12，所述第一掺杂区12的深度小于所述栅极沟槽14的深度。

S210：在第一掺杂区12的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区13。

S211:在所述第一导电构件16上方形成第四绝缘层152；

S212：形成源极电极23，所述源极电极23分别与所述第二导电构件20、第一掺杂区12和第二掺杂区13接触。

需要说明的是，关于步骤S204-步骤S212,其实际操作可以和前面制造方法的步骤S103-步骤S111对应的步骤完全相同，在此不再展开阐述。

本公开提供的沟槽栅半导体器件制造方法相比上述制造方法的优点在于，由于采用了衬底层生长的方式，因此仅需使用KV级别的低能量注入即可获得两个第三掺杂区24，从而免于通过高能注入的方式形成第三掺杂层24，提升工艺良率，节省能量。

需要说明的是，上述第三掺杂区24包含的掺杂柱的数量并不限定为1个，对应的第二子衬底层112的数量也不限定为1层，当第三掺杂区24包含的掺杂柱的数量为多个时，可通过重复上述步骤S201和步骤S202来实现制造，其实际操作基本完全相同，在此不再一一阐述。

需要说明的是，本实施例提供的沟槽栅半导体器件制造方法与上述实施例提供的沟槽栅半导体器件以及上述的沟槽栅半导体器件制造方法均属于同一构思，本领域技术人员应当理解的是，其具体的电路结构、实现过程以及实施例中的技术细节在制造方法的实施例中均可对应适用，重复之处不再赘述。也应当注意，在前述的沟槽栅半导体器件制造方法的流程步骤不限于上述顺序，在有些作为替换的实现中，流程图中的方框中所标注的功能也可以以不同于附图中所标注的顺序发生，例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。

应当理解的是，在本文中提及的“多个”是指两个或两个以上。本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所揭露的仅为本申请较佳实施例而已，当然不能以此来限定本申请之权利范围，因此依本申请权利要求所作的等同变化，仍属本申请所涵盖的范围。

Claims (13)

1.一种沟槽栅半导体器件，其特征在于，包括：

具有第一掺杂类型的第一衬底层；

形成在所述第一衬底层上方的具有第二掺杂类型的第一掺杂区；

形成在所述第一掺杂区部分区域上方的具有第一掺杂类型的第二掺杂区；

第一导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内，所述第一导电构件的周围形成第一绝缘层，以隔离所述第一导电构件与第一衬底层、第一掺杂区、第二掺杂区；

两个第二导电构件，由所述第一掺杂区的表面延伸到所述第一衬底层内且位于所述第一导电构件的相对两侧，所述第二导电构件的下表面低于所述第一导电构件的下表面，所述第二导电构件的周围形成第二绝缘层以隔离所述第二导电构件与第一衬底层、第一掺杂区；

源极电极，形成在所述第一掺杂区上方，所述源极电极分别与两个所述第二导电构件、第一掺杂区和第二掺杂区接触，所述源极电极与所述第一导电构件之间设有第四绝缘层；

两个第三掺杂区，形成在所述第一衬底层上且对应位于第二导电构件的下方，所述第三掺杂区的掺杂类型均为第二掺杂类型，并且两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9-1.1。

2.根据权利要求1所述的沟槽栅半导体器件，其特征在于，

所述第三掺杂区包括多个第一掺杂柱，多个所述第一掺杂柱沿纵向排列，相邻的两个所述第一掺杂柱的掺杂浓度相异或者相同；或者，

所述第三掺杂区包括一个第一掺杂柱。

3.根据权利要求1所述的沟槽栅半导体器件，其特征在于，

所述第三掺杂区的掺杂浓度大于所述第一衬底层的掺杂浓度。

4.根据权利要求3所述的半导体器件，其特征在于，

所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值范围为1％-10％。

5.根据权利要求4所述的沟槽栅半导体器件，其特征在于，

两个所述第三掺杂区的掺杂浓度相等，且所述第三掺杂区的掺杂浓度与所述第一衬底层的掺杂浓度的差值与所述第一衬底层的掺杂浓度的比值小于或等于5％。

6.根据权利要求1-5任意一项所述的沟槽栅半导体器件，其特征在于，

所述半导体器件还包括第五掺杂区，所述第五掺杂区形成在所述第一导电构件的下方，所述第五掺杂区的掺杂类型均为第二掺杂类型。

7.根据权利要求1-5任意一项所述的沟槽栅半导体器件，其特征在于，

所述第一衬底层包括第一子衬底层和第二子衬底层，所述第二子衬底层形成在所述第一子衬底层上方，并且所述第一子衬底层的上表面与所述第三掺杂区的上表面平齐。

8.根据权利要求1-5任意一项所述的沟槽栅半导体器件，其特征在于，

所述半导体器件还包括具有第一掺杂类型的第二衬底层，所述第一衬底层形成在所述第二衬底层上方，所述第二衬底层的掺杂浓度大于所述第一衬底层；或者，

所述第二绝缘层的厚度大于所述第一绝缘层的厚度；或者，

两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量相等；或者，

所述第一掺杂类型为N型掺杂类型和P型掺杂类型其中之一，所述第二掺杂类型为另一种掺杂类型。

9.一种沟槽栅半导体器件的制造方法，其特征在于，包括：

在具有第一掺杂类型的第一衬底层上形成两个第一保护沟槽；

在两个所述第一保护沟槽的底部进行掺杂，以对应获得具有第二掺杂类型的两个第三掺杂区，其中，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一衬底层内的电荷量的比值范围为0.9-1.1；

在两个所述第一保护沟槽的内壁上分别形成第二绝缘层；

在所述第二绝缘层内形成第二导电构件；

在两个所述第二导电构件之间的第一衬底层内形成栅极沟槽，所述栅极沟槽的深度小于所述第一保护沟槽的深度；

在所述栅极沟槽的内壁形成第一绝缘层；

在所述第一绝缘层内形成第一导电构件；

对所述第一导电构件与第二导电构件之间的第一衬底层上进行掺杂，以获得具有第二掺杂类型的第一掺杂区，所述第一掺杂区的深度小于所述栅极沟槽的深度；

在第一掺杂区的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区；

在所述第一导电构件上方形成第四绝缘层；

形成源极电极，所述源极电极分别与所述第二导电构件、第一掺杂区和第二掺杂区接触。

10.根据权利要求9所述的沟槽栅半导体器件的制造方法，其特征在于，在步骤在所述栅极沟槽的内壁形成第一绝缘层之前，还包括：

对所述栅极沟槽的底部进行掺杂，以获得具有第二掺杂类型的第五掺杂区。

11.根据权利要求9所述的沟槽栅半导体器件的制造方法，其特征在于，在步骤形成源极电极之前，还包括：

在第四绝缘层上形成接触孔，所述接触孔用于使所述源极电极与所述第二导电构件接触。

12.根据权利要求9-11任一所述的沟槽栅半导体器件的制造方法，其特征在于，在步骤在具有第一掺杂类型的第一衬底层上形成两个第一保护沟槽之前，还包括：

在第二衬底层的上方形成第一衬底层，所述第二衬底层的掺杂浓度大于所述第一衬底层。

13.一种沟槽栅半导体器件的制造方法，其特征在于，包括：

在具有第一掺杂类型的第一子衬底层上进行掺杂，以获得具有第二掺杂类型的两个第三掺杂区，其中，两个所述第三掺杂区内的电荷量之和与位于两者之间的第一子衬底层内的电荷量的比值范围为0.9-1.1；

在所述第一子衬底层上方形成具有第一掺杂类型的第二子衬底层；

去除部分所述第二子衬底层以形成两个第一保护沟槽，两个所述第一保护沟槽对应位于两个所述第三掺杂区的上方，并且所述第三掺杂区通过所述第一保护沟槽外露；

在两个所述第一保护沟槽的内壁上对应形成第二绝缘层；

在两个所述第二绝缘层内对应形成第二导电构件；

在两个所述第二导电构件之间的第二子衬底层内形成栅极沟槽，所述栅极沟槽的深度小于所述第一保护沟槽的深度；

在所述栅极沟槽的内壁形成第一绝缘层；

在所述第一绝缘层内形成第一导电构件；

在所述第一导电构件与第二导电构件之间的第二子衬底层上进行掺杂，以获得具有第二掺杂类型的第一掺杂区，所述第一掺杂区的深度小于所述栅极沟槽的深度；

在第一掺杂区的部分区域上进行掺杂，以获得具有第一掺杂类型的第二掺杂区；

在所述第一导电构件上方形成第四绝缘层；

形成源极电极，所述源极电极分别与所述第二导电构件、第一掺杂区和第二掺杂区接触。

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