JP2002100772A - 電力用半導体装置及びその製造方法 - Google Patents

電力用半導体装置及びその製造方法

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layer
semiconductor
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渉 齋藤
Ichiro Omura
一郎 大村
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    • H01L29/872—Schottky diodes

Abstract

(57)【要約】 【課題】 本発明は、電力用半導体装置において低オン
抵抗を保持したまま、耐圧を向上させることを目的とす
る。 【解決手段】 本発明の電力用半導体装置は、ドリフト
層１２と、ドリフト層１２に接続されたドレイン電極１
９と、ドリフト層１２表面に選択的に形成されたｗｅｌ
ｌ層１３と、ｗｅｌｌ層１３表面に選択的に形成された
ソース層１４と、ソース層１４とｗｅｌｌ層１３の表面
に形成されたソース電極１７と、ソース層１４、ｗｅｌ
ｌ層１３及びドリフト層１２上にゲート絶縁膜１５を介
して形成された制御電極１６と、ドリフト層１２に埋め
込まれた埋込み層１８からなり、埋込み層１８は、絶縁
物又はドリフト層広いバンドギャップの半導体からな
り、Ｕ字型で、開口部の幅が内側よりも狭い構造を有す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】 本発明は、縦形パワーＭＯ
ＳＦＥＴ等の電力用半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】縦形パワーＭＯＳＦＥＴのオン抵抗は、
伝導層（ドリフト層）部分の電気抵抗に大きく依存す
る。そして、このドリフト層の電気抵抗を決定するドー
プ濃度は、ボディとドリフト層が形成するｐｎ接合の耐
圧に応じて限界以上には上げられない。このため、素子
耐圧とオン抵抗にはトレードオフの関係が存在する。こ
のトレードオフを改善することが低消費電力素子には重
要となる。このトレードオフには素子材料により決まる
限界が有り、この限界を越える事が既存のパワー素子を
越える低オン抵抗素子の実現への道である。
【０００３】この材料の限界を越えた低オン抵抗を実現
する方法として、キャリアトラップする形状を有する絶
縁層、例えば酸化層からなる埋め込み層がドリフト層中
に埋め込まれた素子構造がある。図２５は、そのよう
な、Ｕ字型の埋め込み層が埋め込まれた縦形ＭＯＳＦＥ
Ｔの断面構造と高電圧印可時のドリフト層の縦方向電界
分布である。
【０００４】ｎ＋型シリコン基板１上には、ｎ−型ドリ
フト層２が形成され、前記ｎ−型ドリフト層２の表面に
は、選択的にＰ−型ｗｅｌｌ層３が形成され、前記Ｐ−
型ｗｅｌｌ層３の表面には、選択的にｎ＋型ソース層４
が形成されている。そして、前記ｎ＋ソース層４及び前
記ｎ−型ドリフト層２上には、ゲート絶縁膜５を介して
ゲート電極６が形成されている。前記Ｐ−型ｗｅｌｌ層
３と前記ｎ＋型ソース層４とに接続するようその上には
ソース電極７が形成されている。更に、前記ｎ−型ドリ
フト層２中には、複数の埋め込み層８が埋め込まれてい
る。この構造では、埋め込み層８にキャリアがトラップ
されることにより前記ｎ−型ドリフト層２中の電界を分
割するため、耐圧を保持したまま、前記ｎ−型ドリフト
層２のドープ濃度を上げて、限界を越えた低オン抵抗が
実現可能となる。
【０００５】
【発明が解決しようとする課題】図２５に示す電力用半
導体装置における素子耐圧は、埋め込み層８で囲まれた
部分でのトラップされるキャリア数により決まる。トラ
ップされるキャリア数を大きくする為に埋め込み層８を
大きくすると、ｎ−型ドリフト層２の面積が小さくな
り、オン抵抗が大きくなる。
【０００６】また、ドリフト層中に埋め込み層を埋め込
み形成する方法として、図２６（ａ）に示すように、図
示省略のｎ＋シリコン基板の上面に、ｎ−型ドリフト層
２０１を形成し、前記ｎ−型ドリフト層２０１上に第１
の酸化層２０２、レジストパターン２０３を順次形成し
た後、ドライエッチングにより前記第１の酸化層２０２
及び前記ｎ−型ドリフト層２０１に溝２０４を形成す
る。
【０００７】次いで、図１６（ｂ）に示すように、前記
第１の酸化層２０２及び前記レジストパターン２０３を
剥離した後、前記溝２０４を含む前記ｎ−型ドリフト層
２０１表面に埋め込み層としての第２の酸化層２０５を
形成する。
【０００８】次いで、図１６（ｃ）に示すように、マス
クずれを考慮して前記溝２０４内及びその開口部周辺の
前記ｎ−型ドリフト層２０１上面部まで覆うようなレジ
ストパターン２０６を形成した後、前記レジストパター
ン２０６をマスクにして前記第２の酸化層２０５をエッ
チングする。
【０００９】次いで図１６（ｄ）に示すように、前記レ
ジストパターン２０６を剥離した後、前記溝２０４を含
む前記ｎ−型ドリフト層２０１上に、更にｎ−型ドリフ
ト層２０７をエピタキシャル成長させて酸化層によるＵ
字型の埋め込み層２０５の埋め込み形成を行うという方
法が挙げられるが、埋め込み成長を行う時に基板温度は
高温となり、酸化層が蒸発し、部分的に厚さが異なり、
更には穴が開いてしまい、形成が困難である。
【００１０】また、素子のオン抵抗は、埋め込み層の間
隔に依存するため、埋め込み層は、図２５に示すよう
に、Ｕ字型に形成することが望ましいが、この方法で
は、マスクすれを考慮する必要があるため、埋め込み層
の形状は、図２６（ｄ）に示すように、必然的に開口部
に外方に延在する鍔部を有するＵ字型構造になり、埋め
込み層の間隔が鍔部分だけ狭くなり、素子のオン抵抗が
大きくなる。
【００１１】本発明の目的は、素子耐圧とオン抵抗との
トレードオフを改善するが可能な電力用半導体装置を提
供することにある。
【００１２】本発明の他の目的は、埋め込み層の形成を
容易に行うことができる電力用半導体装置の製造方法を
提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の発明（請求項１）に係わる電力用半
導体装置は、対向する第１及び第２主面を有する第１導
電型の第１半導体層と、前記第１半導体層の第２主面に
電気的に接続された第１の主電極と、前記第１半導体層
の第１主面に選択的に形成された第２導電型の第２半導
体層と、前記第２半導体層表面に選択的に形成された第
１導電型の第３半導体層と、前記第２半導体層と前記第
３半導体層の表面に接合するように形成された第２の主
電極と、前記第３半導体層と、前記第２半導体層と、前
記第１半導体層上にゲート絶縁膜を介して形成された制
御電極と、前記第１半導体層に埋め込まれた埋め込み層
と、を具備し、前記埋込み層は、絶縁層または、前記第
１半導体層よりも広いバンドギャップを有する半導体層
からなり、且つＵ字型で、開口部の幅が、内側よりも狭
くなっていることを特徴とする。
【００１４】この発明によれば、Ｕ字型埋め込み層は、
外方に延在する鍔部をもたない、望ましいＵ字型構造に
形成されており、埋め込み層間のドリフト層部分を広く
できりため、素子のオン抵抗を向上できる。また、Ｕ字
型埋め込み層の上部開口面積を小さくしてトラップした
キャリアを逃がさない様にしているため、低オン抵抗を
保持したまま、耐圧を向上することができる。また、第
２の発明（請求項２）に係わる電力用半導体装置の製造
方法は、対向する第１及び第２主面を有する第１導電型
の第１半導体層の第１主面にＵ字型溝をエッチングによ
り形成する工程と、前記Ｕ字型溝を含む前記第１半導体
層上に絶縁層及びポリシリコンを形成する工程と、前記
絶縁層及びポリシリコンに対し、前記Ｕ字型溝の部分の
み残すようエッチングを行う工程と、前記絶縁層及びポ
リシリコン上、及びエッチングにより露出した第１半導
体層上に、更に第１導電型の第１半導体層を形成する工
程と、前記絶縁層及びポリシリコンが埋め込まれた構造
を形成した後、前記第１半導体層の第２主面に電気的に
接続された第１の主電極、前記第１半導体層表面に選択
的に形成された第２導電型の第２半導体層、前記第第２
半導体層表面に選択的に形成された第１導電型の第３半
導体層、前記第２半導体層と第３半導体層の表面に接合
するように形成された第２の主電極、前記第３半導体層
と、前記第２半導体層、前記第１半導体層上にゲート絶
縁膜を介して形成された制御電極とを形成することを特
徴とする。
【００１５】この発明によれば、Ｕ字型埋め込み層を埋
め込み成長により形成する際に、絶縁層表面をポリシリ
コンで覆うため、成長中の絶縁層の蒸発を抑制すること
ができる。また、第３の発明（請求項４）に係わる電力
用半導体装置は、トレンチ溝を有する第１導電型の第１
半導体層と、前記トレンチ溝内に、交互に形成されて埋
め込まれた、絶縁層の埋込み層及びＵ字型の断面形状を
持ち前記第１半導体層に電気的に接続された半導体層
と、前記第１半導体層に電気的に接続された第１の主電
極と、前記第１半導体層の表面に選択的に形成された第
２導電型の半導体層と、前記第２半導体層表面に選択的
に形成された第１導電型の半導体層と、前記第２半導体
層と第３半導体層の表面に接合するように形成された第
２の主電極と、前記第３半導体層と、前記第２半導体層
と、前記第１半導体層上にゲート絶縁膜を介して形成さ
れた制御電極と有することを特徴とする。この発明によ
れば、Ｕ字型埋め込み層を埋め込むことにより低オン抵
抗を実現した縦形ＭＯＳＦＥＴと、ショットキーバリア
ダイオードとを並列接続した状態で集積化することによ
り、高速スイッチングを１チップで実現することができ
る。
【００１６】更に、第４の発明（請求項９）に係わる電
力用半導体装置は、対向する第１及び第２主面を有する
第1導電型の第１半導体層と、前記第１半導体層の第２
主面に電気的に接続された第１の主電極と、前記第1半
導体層の第１主面に選択的に形成された第２導電型の第
２半導体層と、前記第２半導体層表面に選択的に形成さ
れた第1導電型の第３半導体層と、前記第２半導体層及
び第３半導体層の表面に電気的に接続された第２の主電
極と、前記第３半導体層、前記第２半導体層及び前記第
1半導体層上にゲート絶縁膜を介して形成された制御電
極と、前記第１半導体層内で、前記第１の主電極と前記
第２の主電極とを結ぶ垂直方向と直交する水平方向に１
個以上設けられ、前記垂直方向に１段以上設けられ、且
つ絶縁層、若しくは前記第１半導体層より広いバンドギ
ャップをもつ半導体層からなり、内部に多結晶半導体が
埋め込まれた断面Ｕ字型の埋込み層とを具備したことを
特徴とする。
【００１７】この発明によれば、Ｕ字型埋め込み層は、
外方に延在する鍔部をもたない、望ましいＵ字型構造に
形成されており、埋め込み層間のドリフト層部分を広く
できりため、素子のオン抵抗を向上できる。また、Ｕ字
型埋め込み層内のポリシリコン濃度、或いは導電型を変
えることにより、埋め込み層におけるキャリアの蓄積量
を制御できるため、任意の耐圧及びオン抵抗を容易に得
ることができる。
【００１８】上記第４の発明の電力用半導体装置におい
ては、具体的には、前記埋込み層を形成する絶縁層は、
ＳｉＯ2、Ｓｉ3Ｎ4で、前記埋込み層を形成する半導体
層は、ＳｉＣである。
【００１９】また、前記多結晶半導体は、前記第１半導
体層と同じ第１導電型、若しくは異なる第２導電型を有
することが好ましい。
【００２０】更に前記多結晶半導体は、前記第１半導体
層と同じ第１導電型で、且つ同じ不純物濃度、若しくは
異なる不純物濃度を有することが好ましい。
【００２１】更にまた、第５の発明（請求項１３）に係
わる電力用半導体装置の製造方法は、対向する第１及び
第２主面を有する第1導電型の第１半導体層の該第１主
面上に、断面Ｕ字型のトレンチをエッチング形成する工
程と、前記トレンチ内壁面を含む前記第1半導体層の第
１主面に、絶縁層、若しくは前記第１半導体層より広い
バンドギャップをもつ半導体層を形成する工程と、前記
トレンチ内を含む前記第1半導体層の第１主面上に、多
結晶半導体を堆積する工程と、前記第1半導体層の第１
主面上の前記多結晶半導体及び前記絶縁層、若しくは前
記半導体層を除去して、前記トレンチ内に前記絶縁層、
若しくは前記半導体層を介して前記多結晶半導体が埋め
込まれたＵ字型の埋め込み層を形成する工程と、前記Ｕ
字型の埋め込み層を含む前記第１半導体層の第１主面上
に、更に、第1導電型の第１半導体層を堆積する工程
と、前記第１半導体層表面に第２導電型の第２半導体層
を選択的に形成する工程と、前記第２半導体層表面に第
1導電型の第３半導体層を選択的に形成する工程と、前
記第２半導体層及び第３半導体層の表面に接合するよう
に第２の主電極を形成する工程と、前記第３半導体層、
前記第２半導体層及び前記第１半導体層上にゲート絶縁
膜を介して制御電極を形成する工程と、前記第１半導体
層の第２主面に第１の主電極を形成する工程とを具備し
たことを特徴とする。
【００２２】この発明によれば、Ｕ字型埋め込み層内に
多結晶半導体を埋め込んだ後、ドリフト層をエピタキシ
ャル成長しているため、埋め込み層の絶縁層の表面が直
接高温に晒されることがなく、均一な膜厚を有する埋め
込み層の形成が可能である。
【００２３】また、Ｕ字型埋め込み層は、前記ドリフト
層上面が露出まで絶縁層及び多結晶半導体を除去し、前
記トレンチ内にのみ絶縁層及び多結晶半導体を残すこと
により形成する。従って、開口部に外方に延在する鍔部
をもたない、望ましいＵ字型の埋め込み層が簡単に形成
できる。更に、トレンチ内を多結晶半導体で埋め込んで
いるため、成長後の上層ドリフト層の表面は平坦とな
り、平坦化処理が省略でき、製造工程数を減らすことが
できる。
【００２４】上記第５の発明の電力用半導体装置の製造
方法においては、具体的には、前記埋込み層を形成する
絶縁層は、ＳｉＯ2、Ｓｉ3Ｎ4で、前記埋込み層を形成
する半導体層は、ＳｉＣである。
【００２５】また、前記多結晶半導体は、前記第１半導
体層と同じ第１導電型、若しくは異なる第２導電型を有
することが好ましい。
【００２６】更に、前記多結晶半導体は、前記第１半導
体層と同じ第１導電型で、且つ同じ不純物濃度、若しく
は異なる不純物濃度を有することが好ましい。
【００２７】更にまた、第６の発明（請求項１７）に係
わる電力用半導体装置の製造方法は、対向する第１及び
第２主面を有する第１導電型の第1半導体層を形成する
工程と、第１半導体層の第１主面に、断面Ｕ字型のトレ
ンチをエッチング形成する工程と、前記トレンチ内壁面
に、酸素、若しくは窒素イオンを注入してＵ字型の埋め
込み層を形成する工程と、前記トレンチ内を含む前記第
１半導体層上に、更に、表面が平坦な第１導電型の第１
半導体層を形成する工程と、前記第１半導体層表面に、
第２導電型の第２半導体層を選択的に形成する工程と、
前記第２半導体層表面に第1導電型の第３半導体層を選
択的に形成する工程と、前記第２半導体層及び第３半導
体層の表面に接合するように第２の主電極を形成する工
程と、前記第３半導体層、前記第２半導体層及び前記第
１半導体層上にゲート絶縁膜を介して制御電極を形成す
る工程と、前記第１半導体層の第２主面に第１の主電極
を形成する工程とを具備したことを特徴とする。
【００２８】この発明によれば、Ｕ字型埋め込み層は、
酸素、若しくは窒素のイオン注入及びアニールによりト
レンチ内壁面に沿ってドリフト層中に形成されるため、
上層のドリフト層のエピタキシャル成長時に、埋め込み
層の絶縁層表面が直接高温に晒されることがなく、均一
な膜厚を有する埋め込み層の形成が可能である。また、
開口部に外方に延在する鍔部をもたない、望ましいＵ字
型構造の埋め込み層が簡単に形成できる。
【００２９】更にまた、第７の本発明（請求項１８）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第1導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第1半導体層の第１主面に選択的に形成された第２導
電型の第２半導体層と、前記第２半導体層表面に選択的
に形成された第1導電型の第３半導体層と、前記第２半
導体層及び前記第３半導体層の表面に電気的に接続され
た第２の主電極と、前記第３半導体層、前記第２半導体
層及び前記第1半導体層上に、ゲート絶縁膜を介して形
成された制御電極と、前記第１半導体層内で、前記第１
の主電極と前記第２の主電極とを結ぶ垂直方向と直交す
る水平方向に１個以上設けられ、前記垂直方向に１段以
上設けられ、且つ絶縁層、若しくは前記第１半導体層よ
り広いバンドギャップをもつ半導体層からなる断面Ｕ字
型の埋め込み層とを具備し、素子終端部における水平方
向の前記Ｕ字型埋め込み層の間隔が、素子中央部におけ
る水平方向の前記Ｕ字型埋め込み層の間隔よりも狭くな
っていることを特徴とする。
【００３０】更にまた、第８の本発明（請求項１９）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第1導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第1半導体層の第１主面に選択的に形成された第２導
電型の第２半導体層と、前記第２半導体層表面に選択的
に形成された第1導電型の第３半導体層と、前記第２半
導体層及び第３半導体層の表面に電気的に接続された第
２の主電極と、前記第３半導体層、前記第２半導体層及
び前記第1半導体層上にゲート絶縁膜を介して形成され
た制御電極と、前記第１半導体層内で、前記第１の主電
極と前記第２の主電極とを結ぶ垂直方向と直交する水平
方向に１個以上設けられ、前記垂直方向に１段以上設け
られ、且つ絶縁層、若しくは前記第１半導体層より広い
バンドギャップをもつ半導体層からなる断面Ｕ字型の埋
め込み層とを具備し、素子終端部の前記Ｕ字型埋め込み
層における垂直方向のＵ字長が、素子中央部の前記Ｕ字
型埋め込み層における垂直方向のＵ字長によりも長くな
っていることを特徴とする。
【００３１】更にまた、第９の発明（請求項２０）に係
わる電力用半導体装置は、対向する第１及び第２主面を
有する第1導電型の第１半導体層と、前記第１半導体層
の第２主面に電気的に接続された第１の主電極と、前記
第1半導体層の第１主面に選択的に形成された第２導電
型の第２半導体層と、前記第２半導体層表面に選択的に
形成された第1導電型の第３半導体層と、前記第２半導
体層及び第３半導体層の表面に電気的に接続された第２
の主電極と、前記第３半導体層、前記第２半導体層及び
前記第1半導体層上にゲート絶縁膜を介して形成された
制御電極と、前記第1半導体層内で、前記第１の主電極
と前記第２の主電極とを結ぶ垂直方向と直交する水平方
向に１個以上設けられ、前記垂直方向に１段以上設けら
れ、且つ絶縁層、若しくは前記第1半導体層より広いバ
ンドギャップをもつ半導体層からなる断面Ｕ字型の埋め
込み層とを具備し、素子終端部の前記Ｕ字型埋め込み層
は、開口部が底部より狭くなっていることを特徴とす
る。
【００３２】上記第7乃至第９の発明によれば、素子終
端部においても、ｎ型ドリフト層内の電界を分割するこ
とができ、素子終端部の耐圧を向上できる。そして、素
子終端部では、電界の方向が横方向に向くため、キャリ
アがトラップされ難く、素子部に比べて蓄積キャリアが
少なくなるが、素子終端部の埋め込み層の間隔を狭くし
て埋め込み層数を増加させ、また素子終端部の埋め込み
層の垂直方向のＵ字長を長くすることことにより、素子
終端部の蓄積キャリア量が増加し、また素子終端部の埋
め込み層の開口部を底部より狭くすることにより、蓄積
キャリアが逃げ難くなり、素子部と同様の耐圧にするこ
とができる。
【００３３】更にまた、第１０の発明（請求項２１）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第1導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第1半導体層の第１主面に選択的に形成された第２導
電型の第２半導体層と、前記第２半導体表面に選択的に
形成された第1導電型の第３半導体層と、前記第２半導
体層及び前記第３半導体層の表面に電気的に接続された
第２の主電極と、前記第３半導体層、前記第２半導体層
及び前記第1半導体層上に、ゲート絶縁膜を介して形成
された制御電極と、前記第１の主電極と前記第２の主電
極とを結ぶ垂直方向と直交する水平方向に１個以上設け
られ、前記垂直方向に１段以上設けられ、且つ絶縁層、
若しくは前記第１半導体層より広いバンドギャップをも
つ半導体層からなる断面Ｕ字型の埋め込み層とを具備
し、前記Ｕ字型埋め込み層の高さＨと配置ピッチｄの積
と隣接する前記Ｕ字型埋め込み層の間隔ｇとの比Ａが、
次のように、 Ａ（＝Ｈｄ／ｇ）≦１３．２ となっていることを特徴とする。
【００３４】更にまた、第１１の発明（請求項２２）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第１導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第１半導体層の第１主面に選択的に形成された第２導
電型の第２半導体層と、前記第２半導体層表面に選択的
に形成された第１導電型の第３半導体層と、前記第２半
導体層及び前記第３半導体層の表面に電気的に接続され
た第２の主電極と、前記第３半導体層、前記第２半導体
層及び前記第１半導体層上に、ゲート絶縁膜を介して形
成された制御電極と、前記第１半導体層内で、前記第１
の主電極と前記第２の主電極とを結ぶ垂直方向と直交す
る水平方向に１個以上設けられ、前記垂直方向に１段以
上設けられ、且つ絶縁層、若しくは前記第１半導体層よ
り広いバンドギャップをもつ半導体層からなる断面Ｕ字
型の埋め込み層とを具備し、前記Ｕ字型埋め込み層の高
さＨと配置ピッチｄの積と隣接する前記Ｕ字型埋め込み
層の間隔ｇとの比Ａが、次のように、 Ａ（＝Ｈｄ／ｇ）≦３．０ となっていることを特徴とする。
【００３５】更にまた、第１２の発明（請求項２３）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第1導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第1半導体層の第１主面に選択的に形成された第２導
電型の第２半導体層と、前記第２半導体層表面に選択的
に形成された第1導電型の第３半導体層と、前記第２半
導体層及び前記第３半導体層の表面に電気的に接続され
た第２の主電極と、前記第３半導体層、前記第２半導体
層及び前記第1半導体層上に、ゲート絶縁膜を介して形
成された制御電極と、前記第１半導体層内で、前記第１
の主電極と前記第２の主電極とを結ぶ垂直方向と直交す
る水平方向に１個以上設けられ、前記垂直方向に１段以
上設けられ、且つ絶縁層、若しくは前記第１半導体層よ
り広いバンドギャップをもつ半導体層からなる断面Ｕ字
型の埋め込み層とを具備し、前記Ｕ字型埋め込み層の幅
Ｗと高さＨの和と配置ピッチｄとの比Ｂが、次のよう
に、 Ｂ（＝（Ｗ＋Ｈ）／ｄ）≧３．０ となっていることを特徴とする。
【００３６】更にまた、第１３の発明（請求項２４）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第1導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第1半導体層表面に選択的に形成された第２導電型の
第２半導体層と、前記第２半導体層表面に選択的に形成
された第1導電型の第３半導体層と、前記第２半導体層
及び前記第３半導体層の表面に電気的に接続された第２
の主電極と、前記第３半導体層、前記第２半導体層及び
前記第1半導体層上に、ゲート絶縁膜を介して形成され
た制御電極と、前記第１半導体層内で、前記第１の主電
極と前記第２の主電極とを結ぶ垂直方向と直交する水平
方向に１個以上設けられ、前記垂直方向に１段以上設け
られ、且つ絶縁層、若しくは前記第１半導体層より広い
バンドギャップをもつ半導体層からなる断面Ｕ字型の埋
め込み層とを具備し、前記Ｕ字型埋め込み層の幅Ｗと高
さＨの和と配置ピッチｄとの比Ｂが、次のように、 Ｂ（＝（Ｗ＋Ｈ）／ｄ）≧０．５ となっていることを特徴とする。
【００３７】更にまた、第１４の発明（請求項２５）に
係わる電力用半導体装置は、対向する第１及び第２主面
を有する第1導電型の第１半導体層と、前記第１半導体
層の第２主面に電気的に接続された第１の主電極と、前
記第1半導体層の第１主面に選択的に形成された第２導
電型の第２半導体層と、前記第２半導体表面に選択的に
形成された第1導電型の第３半導体層と、前記第２半導
体層及び前記第３半導体層の表面に電気的に接続された
第２の主電極と、前記第３半導体層、前記第２半導体層
及び前記第1半導体層上に、ゲート絶縁膜を介して形成
された制御電極と、前記第１半導体層内で、前記第１の
主電極と前記第２の主電極とを結ぶ垂直方向と直交する
水平方向に１個以上設けられ、前記垂直方向に１段以上
設けられ、且つ絶縁層、若しくは前記第１半導体層より
広いバンドギャップをもつ半導体層からなる断面Ｕ字型
の埋め込み層とを具備し、前記Ｕ字型埋め込み層の高さ
Ｈと配置ピッチｄの積と隣接する前記Ｕ字型埋め込み層
の間隔ｇとの比Ａが、次のように、 Ａ（＝Ｈｄ／ｇ）≦１３．２ となり、且つ幅Ｗと高さＨの和と配置ピッチｄとの比Ｂ
が、次のように、 Ｂ（＝（Ｗ＋Ｈ）／ｄ）≧０．３ となることを特徴とする。
【００３８】上記第１０乃至第１４の発明によれば、オ
ン抵抗の低いＭＯＳＦＥＴを容易に設計できる。
【００３９】上記第７乃至第１４の発明の電力用半導体
装置において、具体的には、前記埋込み層を形成する絶
縁層は、ＳｉＯ2、Ｓｉ3Ｎ4で、前記埋込み層を形成す
る半導体層は、ＳｉＣである。
【００４０】
【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る縦形パワーＭＯＳＦＥＴの素子
構造の断面図である。ｎ＋シリコン基板１１上には、ｎ
−型ドリフト層（第１半導体層）１２が形成され、前記
ｎ−型ドリフト層１２の表面には、選択的にＰ−型ｗｅ
ｌｌ層（第２半導体層）１３が形成され、前記Ｐ−型ｗ
ｅｌｌ層１３の表面には、選択的にｎ＋型ソース層（第
３半導体層）１４が形成されている。そして、前記ｎ＋
型ソース層１４及び前記ｎ−型ドリフト層１２上には、
ゲート絶縁膜１５を介してゲート電極（制御電極）１６
が形成されている。前記Ｐ−型ｗｅｌｌ層１３及び前記
ｎ＋型ソース層１４上には、その両層に跨ってソース電
極１７（第２の主電極）が形成されている。そして、前
記ｎ＋シリコン基板１１には、ドレイン電極１９（第１
の主電極）が電気的に接続されている。
【００４１】更に、前記ｎ−型ドリフト層１２中には、
開口部が狭くなったＵ字型の例えば、酸化層からなる埋
め込み層１８が、前記ソース電極１７と前記ドレイン電
極１９とを結ぶ垂直方向と直交する水平方向に複数個、
例えば２個設けられ、更に垂直方向に３層埋め込まれて
いる。
【００４２】このような構造においては、デバイスオフ
時に前記ドレイン電極１９に高電圧が印加されると、前
記Ｐ−型ｗｅｌｌ層１３より空乏層が伸びる。この空乏
層が前記Ｕ字型埋め込み層１８に到達したとき、Ｕ字型
埋め込み層１８に囲まれた内側の半導体層に蓄積層が形
成されて、電子がトラップされた状態となる。トラップ
された電子の数が空乏化した前記ｎ−型ドリフト層１２
のドナーイオン数と釣り合うと、電気力線が終端される
為、前記ｎ−型ドリフト層１２の縦方向の電界は、前記
Ｕ字型埋め込み層１８毎に分割される。図１の構造で
は、前記Ｕ字型埋め込み層１８は３層埋め込まれている
為、電界は４分割されるので、分割されたＵ字型埋め込
み層間で必要な耐圧は、全体の１／４となる。
【００４３】このため、前記ｎ−型ドリフト層１２のド
ープ濃度を限界の４倍にでき、オン抵抗を１／４まで小
さくすることが可能となる。図１の構造を６００Ｖ素子
に用いた場合、各埋め込み層間に必要な耐圧は１５０Ｖ
であり、前記ｎ−型ドリフト層のドープ濃度を２．５×
１０１４ｃｍ-3から１×１０１５ｃｍ-3まで上げること
が可能である。
【００４４】Ｕ字型埋め込み層１８の厚さは０．２μ
ｍ、幅３μｍ、高さ２μｍ、横方向のピッチ６μｍ、縦
方向の間隔１４μｍである。Ｕ字型埋め込み層１８はそ
の上部が内側に迫り出した構造となっている為、底辺の
幅より開口部の幅が狭いことを特徴としている。
【００４５】前記Ｕ字型埋め込み層における開口部の幅
を狭める為に、迫り出した長さに対する耐圧とオン抵抗
の変化を図２に示す。迫り出す長さが大きくなると、Ｕ
字型溝内部にトラップされる電子が多くなり、耐圧が向
上する。そして、迫り出しの有無により電流経路は変化
しないので、オン抵抗は変化しない。０．３μｍ以上の
迫り出しにより１００Ｖ以上耐圧が向上する。また、キ
ャリアのトラップに生じる時間は短い為、開口幅が小さ
くなっても、スイッチング特性は変化しない。
【００４６】このような構造では、Ｕ字型埋め込み層内
部にトラップされた電子数により素子耐圧が決まり、ト
ラップされる電子数は、Ｕ字型埋め込み層の形状で決ま
る。トラップされた電子数が少ないと、ドナーイオンの
電気力線が各埋め込み層で終端せず、上部Ｐ−型ｗｅｌ
ｌ層まで伸びる為、電界が分割されずに、Ｐ−型ｗｅｌ
ｌ層とｎ−型ドリフト層で形成されるｐｎ接合の電界が
上がってしまい、耐圧が低下する。トラップされる電子
数は、Ｕ字型埋め込み層内側に形成される蓄積層の状態
数と等しい。蓄積層は、Ｕ字型の底面及び側面に沿って
形成される為、Ｕ字型埋め込み層の幅、高さ、開口幅、
厚さでトラップされる電子数が決まる。幅、高さを大き
くすれば、蓄積層面積が大きくなり、トラップされる電
子数は増えて、耐圧は大きくなるが、電子が走行できる
ドリフト層面積が小さくなる為、オン抵抗が増加してし
まう。Ｕ字型埋め込み層の開口部が内側に迫り出して、
開口幅が小さくなっていると、側面にできた蓄積層にト
ラップされた電子がドリフト層へと流れ出さずに保持で
きる。このため、開口幅を狭くすることにより、高さが
低くとも埋め込み層内側にトラップされる電子数を増
え、耐圧が向上することが本発明の特徴である。
【００４７】また、蓄積層に蓄積される電子の数は、Ｕ
字型埋め込み層にかかる電圧と埋め込み層の層の厚さで
決まる。埋め込み層の厚さが薄くなると、埋め込み層の
電界が大きくなる為、蓄積層が形成されやすくなり、蓄
積される電子数が増える。蓄積する電子を増やす量によ
りＵ字型埋め込み層の開口部の迫り出した長さが決まっ
ている。このため、埋め込み層の厚さを減らすことによ
り、迫り出した長さも減らすことが可能となる。図２に
示す様に、迫り出した長さは、埋め込み層の厚さ程度は
必要である。
【００４８】図３に上述の本発明の第１の実施形態に示
した縦形パワーＭＯＳＦＥＴにおける、Ｕ字型埋め込み
層の形成に関する製造工程の断面図を示す。説明を容易
にするため参照番号を変えているが、該プロセスフロー
における、第１のシリコン層２０、第２のシリコン層２
３は、図１のｎ−型ドリフト層１２対応し、第１の酸化
層２１、第２の酸化層２２は、図１の埋め込み層１８に
対応する。
【００４９】Ｕ字型埋め込み層の形成に関しては、ま
ず、ドライエッチングにより第１の酸化層２１及び第１
のシリコン層２０に溝を形成し、そして、前記第１の酸
化層２１をマスクとして、ウェットエッチングにより前
記第１のシリコン層２０のエッチングを行う。次に熱酸
化して第２の酸化層２２を形成し、必要な部分のみ酸化
層を残して、第２のシリコン層２３の埋め込み成長を行
うことにより、開口部が狭くなったＵ字型埋め込み層１
８が埋め込まれた構造が形成される。 （第２の実施形態）図４は本発明の第２の実施形態に係
る縦形パワーＭＯＳＦＥＴの素子構造の断面図である。
前述の第１の実施形態と対応する部分には同一の参照番
号を付し説明する。ｎ＋シリコン基板１１上には、ｎ−
型ドリフト層１２が形成され、前記ｎ−型ドリフト層１
２の表面には、選択的にＰ−型ｗｅｌｌ層１３が形成さ
れ、前記Ｐ−型ｗｅｌｌ層１３の表面には、選択的にｎ
＋型ソース層１４が形成されている。そして、前記ｎ＋
型ソース層１４及び前記ｎ−型ドリフト層１２上には、
ゲート絶縁膜１５を介してゲート電極１６が形成されて
いる。前記Ｐ−型ｗｅｌｌ層１３及び前記ｎ＋型ソース
層１４上に、両層に跨ってソース電極１７（第２の主電
極）が形成されている。そして、前記ｎ＋シリコン基板
１１には、ドレイン電極１９（第１の主電極）が電気的
に接続されている。
【００５０】更に、前記ｎ−型ドリフト層１２中には、
酸化層からなるＵ字型の埋め込み層２４が前記ソース電
極１７と前記ドレイン電極１９とを結ぶ垂直方向と直交
する水平方向に複数個、例えば２個設けられ、更に垂直
方向に３層埋め込まれている。そして、埋め込まれた前
記Ｕ字型埋め込み層２４の上面は、ポリシリコン２５に
より覆われていることを特徴としている。オフ時に電界
がかかるｎ−型ドリフト層１２中にポリシリコン２５が
存在するが、最も電界が小さくなる部分なので、耐圧に
は影響が無い。そして、このポリシリコン２５は、ｎ−
型ドリフト層１２と電気的に接続されているので、素子
動作上問題無い。
【００５１】埋め込み層２４の埋め込み成長を行う場
合、埋め込み層２４の脇のｎ＋基板上から単結晶シリコ
ンが成長し、ポリシリコン上は、多結晶化したシリコン
が堆積される。ｎ−層から縦方向に成長した単結晶が埋
め込み層の厚さを越えると横方向にも単結晶膜が伸びて
いき、横方向全面が単結晶膜となる。この為、埋め込み
成長後の埋め込み層上のポリシリコンの厚さは、成長前
に堆積したポリシリコンの厚さと埋め込み成長時に付い
た厚さの合計となる。埋め込み成長前に堆積するポリシ
リコン層の厚さは、埋め込み層表面を完全に覆っていれ
ばよいので、数１００オングストローム程度で良い。埋
め込み成長時に付くポリシリコン層の厚さは、埋め込み
層の厚さ程度となる。よって、最終的なポリシリコンの
厚さは、埋め込み層の厚さ以上となる。
【００５２】図５に上述の本発明の第２の実施形態に示
した縦形パワーＭＯＳＦＥＴにおける、Ｕ字型埋め込み
層の形成に関する製造工程の断面図を示す。まず、酸化
層とシリコン層（ｎ−型ドリフト層１２）との積層構造
に対し、ドライエッチングにより前記酸化層及びｎ−型
ドリフト層１２に溝を形成し、そして、熱酸化を行うこ
とにより埋め込み層となる酸化層２４を形成する。
【００５３】この状態で前記酸化層２４上にｎ−型ドリ
フト層の埋め込み成長を行うと、成長時の高温と水素ア
ニールにより酸化層が蒸発してしまう。蒸発しても元の
酸化層が厚くて、埋め込みを行った後にも酸化層が残っ
たとしても、膜厚が均一とならない。
【００５４】そこで、本実施の形態では、埋め込み成長
前に前記酸化層２４をポリシリコン２５でカバーする。
その後、ｎ−型ドリフト層１２の埋め込み成長を行うこ
とを特徴としている。前記酸化層２４の表面がポリシリ
コン２５で覆われていることで、前記酸化層２４が直接
高温にさらされる事が無く、埋め込み成長後も均一な厚
さの酸化層からなる埋め込み層２４が埋め込まれる。 （第３の実施形態）図６は本発明の第３の実施形態に係
る縦形パワーＭＯＳＦＥＴの素子構造の断面図である。
前述の第１の実施形態と対応する部分には同一の参照番
号を付し説明する。ｎ＋シリコン基板１１上には、ｎ−
型ドリフト層１２が形成され、前記ｎ−型ドリフト層１
２の表面には、選択的にＰ−型ｗｅｌｌ層１３が形成さ
れ、前記Ｐ−型ｗｅｌｌ層１３の表面には、選択的にｎ
＋型ソース層１４が形成されている。そして、前記ｎ＋
型ソース層１４及び前記ｎ−型ドリフト層１２上には、
ゲート絶縁膜１５を介してゲート電極１６が形成されて
いる。前記Ｐ−型ｗｅｌｌ層１３及び前記ｎ＋型ソース
層１４上に、その両層に跨ってソース電極１７（第２の
主電極）が形成されている。そして、前記ｎ＋シリコン
基板１１には、ドレイン電極１９（第１の主電極）が電
気的に接続されている。
【００５５】そして、前記ゲート電極１６下に位置する
前記ｎ−型ドリフト層１２には、トレンチ２６が形成さ
れている。前記トレンチ２６内には、酸化層からなる埋
め込み層２７とＵ字型の断面形状を持つポリシリコン２
８が交互に埋め込まれており、ポリシリコン２８が前記
ｎ−型ドリフト層１２と電気的に接続されていることを
特徴としている。
【００５６】素子がオフ時には、ドリフト層からポリシ
リコン層に電子が流れ込んでトラップされ、ドリフト層
の電界が分割され、耐圧が向上する。この構造では、埋
め込み成長を行わず、酸化層とポリシリコン層の堆積に
より形成できる為、大幅なコスト削減が期待できる。
【００５７】図７に上述の本発明の第３の実施形態に示
した縦形パワーＭＯＳＦＥＴにおける、トレンチの形成
に関する製造工程の断面図を示す。初めに、ｎ−型ドリ
フト層１２に対し、素子耐圧に必要な厚さ分だけエッチ
ングを行い、トレンチ２６を形成する。６００Ｖ素子の
場合は、４０〜５０μｍ程度エッチングを行う。その
後、前記トレンチ２６内を酸化層２７ａで埋め込む。そ
して、Ｕ字型溝形成の為に、前記トレンチ２６上の前記
酸化層２７ａを２μｍ深さ程度エッチングする。そし
て、ドライエッチングにより底辺にＵ字型形成しながら
前記酸化膜２７ａのエッチバックを行い、その上にポリ
シリコン層２８を堆積する。この時は、堆積レートをは
やくして、前記トレンチ２６側壁にはあまり堆積されな
いようにする。そして、側壁に付いたポリシリコン２８
を熱酸化して熱酸化層２７ｂとした後、再び酸化層２７
ｃでトレンチ２６内を埋め込む。このプロセスを繰り返
すことにより、Ｕ字型埋め込み層２７が縦方向に多層埋
め込まれた構造が形成される。 （第４の実施形態）図８は本発明の第４の実施形態に係
る縦形パワーＭＯＳＦＥＴの素子構造の断面図である。
前述の第１の実施形態と対応する部分には同一の参照番
号を付し説明する。ｎ＋シリコン基板１１上には、ｎ−
型ドリフト層１２が形成され、前記ｎ−型ドリフト層１
２の表面には、選択的にＰ−型ｗｅｌｌ層１３が形成さ
れ、前記Ｐ−型ｗｅｌｌ層１３の表面には、選択的にｎ
＋型ソース層１４が形成されている。そして、前記ｎ＋
型ソース層１４及び前記ｎ−型ドリフト層１２上には、
ゲート絶縁膜１５を介してゲート電極１６が形成されて
いる。前記ｎ＋シリコン基板１１には、ドレイン電極１
９（第１の主電極）が電気的に接続されている。そし
て、前記ｎ−型ドリフト層１２中には、例えば酸化層か
らなるＵ字型の埋め込み層１８が垂直方向と直交する水
平方向に複数個、例えば２個設けられ、垂直方向に３層
埋め込まれている。
【００５８】前記Ｐ−型ｗｅｌｌ層１３及び前記ｎ＋型
ソース層１４とに接続するよう、前記Ｕ字型埋め込み層
１８が埋め込まれた前記ｎ−型ドリフト層１２上部に
は、ソース電極２９が形成されるが、本実施の形態にお
いては、そのソース電極２９が前記ｎ−型ドリフト層１
２とのショットキーコンタクトと電気的に接続されてい
ることを特徴としている。これにより、パワーＭＯＳＦ
ＥＴの内蔵ｐｎダイオードと並列にショットキーバリア
ダイオード（ＳＢＤ）が接続されている構造となる。こ
のため、Ｕ字型埋め込み層１８により低オン抵抗となっ
た高速ＳＢＤがパワーＭＯＳＦＥＴと並列接続されてい
る為、外部に高速ダイオードを接続する必要がなくな
る。 （第５の実施形態）図９は本発明の第５の実施形態に係
る縦形パワーＭＯＳＦＥＴを示すものであり、同図
（ａ）は素子構造の断面図であり、同図（ｂ）はその平
面図である。前述の第１の実施形態と対応する部分には
同一の参照番号を付し説明する。ｎ＋シリコン基板１１
上には、ｎ−型ドリフト層１２が形成され、前記ｎ−型
ドリフト層１２の表面には、選択的にＰ−型ｗｅｌｌ層
１３が形成され、前記Ｐ−型ｗｅｌｌ層１３の表面に
は、選択的にｎ＋型ソース層１４が形成されている。そ
して、前記ｎ＋型ソース層１４及び前記ｎ−型ドリフト
層１２上には、ゲート絶縁膜１５を介してゲート電極１
６が形成されている。前記ｎ−型ドリフト層１２中に
は、例えば酸化層のＵ字型埋め込み層１８が垂直方向と
直交する水平方向に複数個、例えば２個設けれれ、垂直
方向に３層埋め込まれている。前記Ｐ−型ｗｅｌｌ層１
３及び前記ｎ−型ソース層１４上に、その両層に跨って
ソース電極１７（第２の主電極）が形成されている。そ
して、前記ｎ＋シリコン基板１１には、ドレイン電極１
９（第１の主電極）が電気的に接続されている。
【００５９】本実施形態においては、前述の第４の実施
形態同様に、パワーＭＯＳＦＥＴの内蔵ｐｎダイオード
と並列にショットキーバリアダイオード（ＳＢＤ）が接
続されている構造であるが、Ｕ字型埋め込み層１８が埋
め込まれたｎ−型ドリフト層１２上部に、縦形パワーＭ
ＯＳＦＥＴを形成した領域とＳＢＤを形成した領域が別
々にあることを特徴としている。ＳＢＤ領域に形成され
るアノード電極は、ｎ−型ドリフト層１２とのショット
キーコンタクトと電気的に接続され、また、ソース電極
１７と配線３０を介して電気的に接続されている。この
ように、パワーＭＯＳＦＥＴとＳＢＤを別々に形成する
ことにより、それぞれの素子が最適な素子面積で１チッ
プ化できる。
【００６０】別々に形成したパワーＭＯＳＦＥＴとＳＢ
Ｄの接続は、図に示す様に蒸着により形成した金属膜
（配線）３０を用いて接続しても、ワイヤーボンディン
グを用いて接続しても実施可能である。 （第６の実施形態）図１０は本発明の第６の実施形態に
係る縦形パワーＭＯＳＦＥＴの素子構造の断面図であ
る。前述の実施形態と対応する部分には同一の参照番号
を付し説明する。ｎ＋シリコン基板１１上には、ｎ−型
ドリフト層１２が形成され、前記ｎ−型ドリフト層１２
の表面には、選択的にＰ−型ｗｅｌｌ層１３が形成さ
れ、前記Ｐ−型ｗｅｌｌ層１３の表面には、選択的にｎ
＋型ソース層１４が形成されている。そして、前記ｎ＋
型ソース層１４及び前記ｎ−型ドリフト層１２上には、
ゲート絶縁膜１５を介してゲート電極１６が形成されて
いる。
【００６１】第４の実施の形態と同様に、前記Ｐ−型ｗ
ｅｌｌ層１３と前記ｎ−型ソース層１４とに接続するよ
うソース電極２９が形成され、そのソース電極２９が前
記ｎ型ドリフト層１２とのショットキーコンタクトと電
気的に接続されている。そして、前記ｎ＋シリコン基板
１１には、ドレイン電極１９（第１の主電極）が電気的
に接続されている。本実施の形態は、更に前記ｎ−型ド
リフト層１２中に、前記Ｐ−型ｗｅｌｌ層１３に接続さ
れたｐ−型リサーフ層３１が形成された縦形リサーフ構
造を有するパワーＭＯＳＦＥＴであることを特徴として
いる。第４の実施形態と同様に低オン抵抗化されたパワ
ーＭＯＳＦＥＴとＳＢＤの集積した半導体装置である。 （第７の実施形態）図１１は本発明の第７の実施形態に
係る縦形パワーＭＯＳＦＥＴを示すものであり、同図
（ａ）は素子構造の断面図であり、同図（ｂ）はその平
面図である。前述の実施形態と対応する部分には同一の
参照番号を付し説明する。ｎ＋シリコン基板１１上に
は、ｎ−型ドリフト層１２が形成され、前記ｎ−型ドリ
フト層１２の表面には、選択的にＰ−型ｗｅｌｌ層１３
が形成され、前記Ｐ−型ｗｅｌｌ層１３の表面には、選
択的にｎ＋型ソース層１４が形成されている。そして、
前記ｎ＋型ソース層１４及び前記ｎ−型ドリフト層１２
上には、ゲート絶縁膜１５を介してゲート電極１６が形
成されている。前記Ｐ−型ｗｅｌｌ層１３及び前記ｎ＋
型ソース層１４上に、その両層に跨ってソース電極１７
（第２の主電極）が形成、そのソース電極１７が前記ｎ
−型ドリフト層１２とのショットキーコンタクトと電気
的に接続されている。そして、前記ｎ＋シリコン基板１
１には、ドレイン電極１９（第１の主電極）が電気的に
接続されている。
【００６２】本実施形態においては、ｎ−型ドリフト層
１２中に、Ｐ−型ｗｅｌｌ層１３に接続されたＰ−型リ
サーフ層３１が形成された構造であるとともに、縦形パ
ワーＭＯＳＦＥＴを形成した領域とショットキーバリア
ダイオード（ＳＢＤ）を形成した領域が別々になるよ
う、内蔵ｐｎダイオードと並列にＳＢＤが形成される構
造である。パワーＭＯＳＦＥＴとＳＢＤを別々に形成す
ることにより、それぞれが最適な素子面積で１チップ化
できる。
【００６３】別々に形成したパワーＭＯＳＦＥＴとＳＢ
Ｄの接続は、図に示す様に蒸着により形成した金属膜
（配線）３０を用いて接続しても、ワイヤーボンディン
グを用いて接続しても実施可能である。 （第８の実施形態）図１２は本発明の第８の実施形態に
係る縦形パワーＭＯＳＦＥＴの素子構造の断面図であ
る。ｎ＋シリコン基板１１上には、ｎ−型ドリフト層１
２が形成され、前記ｎ−型ドリフト層１２の表面には、
選択的にＰ−型ｗｅｌｌ層１３ａが形成され、前記Ｐ−
型ｗｅｌｌ層１３ａの表面には、選択的にｎ―型ソース
層１４が形成されている。そして、前記ｎ＋型ソース層
１４及び前記ｎ−型ドリフト層１２上には、ゲート絶縁
膜１５を介してゲート電極１６が形成されている。前記
Ｐ−型ｗｅｌｌ層１３ａ及び前記ｎ＋型ソース層１４上
に、両層に跨ってソース電極１７（第２の主電極）が形
成されている。そして、前記ｎ＋シリコン基板１１に
は、ドレイン電極１９（第１の主電極）が電気的に接続
されている。そして、前記ｎ−型ドリフト層１２中に
は、開口部が狭くなった、例えば酸化層からなるＵ字型
の埋め込み層１８が前記ソース電極１７と前記ドレイン
電極１９とを結ぶ垂直方向と直交する水平方向に複数個
設けられ、更に垂直方向に３層埋め込まれている。この
ようなパワーＭＯＳＦＥＴ領域における素子構造は、前
述の第１の実施の形態と同じであり、Ｕ字型溝内に電子
をトラップすることによりドナーイオンの電気力線をト
ラップした電子に終端させ、電界が分割される。
【００６４】本実施例においては、更に、パワーＭＯＳ
ＦＥＴ領域の素子内部だけでなく、素子終端部において
も、素子内部と同様の開口部が狭くなった例えば酸化層
のＵ字型の埋め込み層１８が埋め込まれていることを特
徴としている。図１１において、右側半分の領域が素子
終端部であり、素子終端部におけるｎ−型ドリフト層１
２の表面には、ガードリングとしてＰ−型ｗｅｌｌ層１
３ｂ、１３ｃ、１３ｄが形成されており、そのＰ−型ｗ
ｅｌｌ層下のｎ−型ドリフト層１２内部には、開口部が
狭くなったＵ字型の埋め込み層１８が複数埋め込まれて
いる。これにより、素子終端部においても、ｎ−型ドリ
フト層内の電界を分割することができる。そして、素子
終端部では、電界の方向が横方向にも向く為、キャリア
がトラップされ難くなるが、開口部を狭くすることによ
り、終端部での耐圧低下を防止できる。
【００６５】埋め込まれたＵ字型埋め込み層１８は、図
中では上下方向に揃った（垂直方向：縦方向に並んだ）
形で示されているが、原理的には、素子平面内に一様な
密度でＵ字型埋め込み層が埋め込まれていれば、耐圧は
保持されるので、埋め込み層は上下方向に揃った形で
も、揃っていない形でもどちらの形で配置されても実施
可能である。 （第９の実施形態）図１３は、本発明の第９の実施形態
に係るＵ字型理め込み層の平面パターンを示す図であ
る。埋め込み層は、素子中央部ではストライプ状に配置
され、素子終端部では、ガードリングと同様に同心円状
に配置される。埋め込み層は、ピッチ６μｍ、幅３μｍ
で、素子中央部も素子終端部も同一の間隔・幅としてい
る。耐圧保持の為に終端部の埋め込み層の間隔を狭めて
配置しても実施可能である。図では、ストライプの全て
が同電位となるように外周を一周するようなリングに接
続されているが、接続されていなくても実施可能であ
る。また、埋め込み層をメッシュ状に配置しても実施可
能である。
【００６６】本実施の形態においては、ｎ−型ドリフト
層中に多層の埋め込み層を配置する場合、各層で同心円
状のガードリングを形成する為、耐圧保持には埋め込み
層同士の上下方向位置合わせが必要となる。その位置合
わせ精度は、素子終端のガードリング１、２本分の間隔
である１０μｍ程度が必要である。 （第１０の実施形態）図１４は、本発明の第１０の実施
形態に係るＵ字型埋め込み層の平面パターンを示す図で
ある。埋め込み層は、素子全体で千鳥状に配置され、ピ
ッチ６μｍ、直径３μｍとしている。耐圧保持の為に終
端部のみ埋め込み層の間隔を狭めて配置することも可能
である。且つまた、格子状に配置しても実施可能であ
る。本実施例においては、ドリフト層中に多層の埋め込
み層を形成する場合、各層で同心円状のガードリングを
形成していない為、耐圧保持に埋め込み絶縁層同士の上
下方向位置合わせを行う必要がない。且つ、埋め込み層
の面積が小さくなる為、オン抵抗は小さくなる。 （第１１の実施形態）図１５は、本発明の第１１の実施
の形態に係わる縦型パワーＭＯＳＦＥＴの素子構造を示
す断面図である。ドレイン層としてのｎ＋型シリコン基
板４０には、下段のｎ−型ドリフト層４１がエピタキシ
ャル成長により形成され、前記下段のｎ−型ドリフト層
４１の表面には、キャリアをトラップするための断面Ｕ
字構造をもつ複数個の下側の埋込み層４２が所定間隔で
ストライプ状に形成されている。
【００６７】また、前記下段の埋め込み層４２上には、
中段のｎ−型ドリフト層４３がｎ−型ドリフト層４１と
同様に形成され、前記中段のｎ−型ドリフト層４３の表
面には、キャリアをトラップするための断面Ｕ字構造を
もつ複数個の上側の埋込み層４４が所定間隔でストライ
プ状に形成されている。
【００６８】ここで、各Ｕ字構造の埋込み層３２、３４
は、酸化層から形成され、Ｕ字溝内には、従来では、単
結晶シリコンのｎ−型ドリフト層が埋め込まれている
が、本実施形態では、多結晶半導体のポリシリコン５２
が埋め込まれている。各ポリシリコン５２は、従来の単
結晶シリコンの場合と同様に、各ｎ−型ドリフト層と電
気的に接続され、高電圧が印加された場合、Ｕ字溝内に
蓄積層が形成されて、キャリアをトラップすることがで
きる。また、各埋込み層４２及び４４は、いずれも電気
的に浮遊状態にされている。
【００６９】そして、前記上側の埋込み層４４上には、
上段のｎ−型ドリフト層４５が形成され、前記上段のｎ
−型ドリフト層４５の表面には、複数のＰ−型ｗｅｌｌ
層４６が選択的に形成され、各Ｐ−型ｗｅｌｌ層４６表
面には、ｎ＋型ソース層４７が選択的に形成されてい
る。また、前記Ｐ−型ｗｅｌｌ層４６及び前記ｎ＋型ソ
ース層４７から前記ｎ−型ドリフト層４５を介して図示
略の他方の前記Ｐ−型ｗｅｌｌ層４６及び前記ｎ＋型ソ
ース層４７に至る領域には、ゲート絶縁膜４８を介して
ゲート電極４９が形成されている。
【００７０】また、前記Ｐ−型ｗｅｌｌ層４６及びｎ＋
型ソース層４７上には、第２の主電極としてのソース電
極５０が形成され、前記ｎ＋型シリコン基板４０におけ
る前記下段のｎ−型ドリフト層４１と反対側の表面に
は、第２の主電極としてのドレイン電極５１が形成され
ている。
【００７１】しかして、このような構造のパワーＭＯＳ
ＦＥＴでは、前記埋め込み層４２、４４にキャリアがト
ラップされることにより、前記ｎ−型ドリフト層４１、
４３、４５中の電界が分割され、耐圧を保持したまま、
前記ｎ−型ドリフト層４１、４３、４５のドープ濃度を
上げて、限界を越えた低オン抵抗が実現可能となる。例
えば、耐圧６００Ｖ素子において、一例として、垂直方
向（紙面上で縦方向）に２層のＵ字構造の埋め込み層を
設けた場合、ｎ−型ドリフト層４１、４３、４５のドー
プ濃度は、通常の縦型ＭＯＳＦＥＴにおけるドープ濃度
２．５×１０14ｃｍ-3の３倍の７．５×１０14ｃｍ-3と
することが可能である。また前記埋込み層４２、４３
を、膜厚０．２μｍ、幅２．０μｍ、高さ２．５μｍ、
横方向の配置間隔（ピッチ）６．０μｍ、縦方向のピッ
チ１７．０μｍとした場合、オン抵抗は、シリコン（Ｓ
ｉ）限界を超えた４０ｍΩ・ｃｍ2とすることが可能で
ある。
【００７２】また、Ｕ字型埋め込み層４２、４４内のポ
リシリコン５２の濃度、或いは導電型を変えることによ
り、前記埋め込み層４２、４４におけるキャリアの蓄積
量を制御できる。例えば、前記ポリシリコン５２のドー
プ濃度を前記ｎ−型ドリフト層４３、４５と同じ、若し
くはそれ以下、例えば、ドープ濃度を低くした場合、前
記Ｐ−型ｗｅｌｌ層４６から空乏層が前記埋め込み層４
２、４４に到達した際、前記ポリシリコン５２を確実に
空乏化して、蓄積層が形成し易くなり、トラップするキ
ャリアが増加する。逆に、前記ポリシリコン５２のドー
プ濃度を前記ｎ−型ドリフト層４３、４５よりも高くし
た場合、Ｕ字溝内の前記ポリシリコン５２の電位が下が
り、電子が流れ込みやすくなって、キャリアがトラップ
されやすくなる。また、前記ポリシリコン５２を前記ｎ
−型ドリフト層４３、４５と異なる導電型のＰ型とした
場合、前記ポリシリコン５２の電位が上がり、蓄積層に
トラップされたキャリアが前記ｎ−型ドリフト層４３、
４５に逃げ難くなる。その結果、前記埋め込み層４２、
４４内にトラップするキャリア数が増え、耐圧が向上で
き、オン抵抗を低くできる。また、トラップするキャリ
ア量を制御できるため、任意の耐圧及びオン抵抗を容易
に得ることができる。
【００７３】なお、上記実施形態では、埋め込み層数を
２層とした場合を示しているが、１層としても低オン抵
抗化が可能であり、Ｓｉ限界を超えることが可能であ
る。また、層数を増やす程、ｎ−型ドリフト層のドープ
濃度を上げることが可能となり、オン抵抗を低くするこ
とができる。
【００７４】また、上記実施形態では、各層の埋め込み
層が、ソース電極とドレイン電極とを結ぶ垂直方向にお
いて揃った状態に配置されているが、垂直方向において
揃ってなくとも動作上問題は無く、且つ、上部ＭＯＳ構
造との上下関係も揃っている必要は無い。
【００７５】また、埋め込み層の平面構造は、ストライ
プ状もしくは千鳥状、格子状にする。ストライプ状とし
た場合、素子終端部においてはガードリング状に埋め込
み層を配置する。この場合、素子部と素子終端部でパタ
ーンが異なる為、上下方向の位置合わせが必要となる。
千鳥状もしくは格子状に埋め込み層を配置した場合、上
下方向に揃える必要がないので、埋め込み構造を形成し
ていく工程で、各層毎に位置合わせをする必要は無い。 （第１２の実施形態）次に、上記第１１の実施形態に係
わる縦型パワーＭＯＳＦＥＴの製造方法について、図１
６に示す工程断面図を用いて説明する。まず、図１６
（ａ）に示すように、図示略のｎ＋型シリコン基板４０
の上面に、下段のｎ−型ドリフト層４１をエピタキシャ
ル成長により形成し、前記下段のｎ−型ドリフト層４１
上に第１のシリコン酸化層５３を成膜する。このシリコ
ン酸化層５３上にレジストを塗布・乾燥した後、リソグ
ラフィー技術により、レジストパターン５５を形成す
る。前記レジストパターン５５をマスクにして反応性イ
オンエッチング（Reactive Ion Echting：以下、ＲＩＥ
と称する）法により、前記第１のシリコン酸化層５３を
ドライエッチングしてシリコン酸化層パターン５３ａを
形成する。次いで、前記レジストパターン５５及び前記
シリコン酸化層パターン５３ａの積層膜をマスクにし
て、異方性ＲＩＥ法により前記ｎ−型ドリフト層４１に
断面Ｕ字型溝（以下、トレンチ称する）５６を形成す
る。
【００７６】次いで、前記レジストパターン５５及び前
記シリコン酸化層パターン５３ａを剥離した後、図１６
（ｂ）に示すように、熱酸化法により前記トレンチ５６
表面を含む前記ｎ−型ドリフト層４１の表面に最終的に
埋込み層となる酸化層４２を形成する。
【００７７】次いで、図１６（ｃ）に示すように、前記
トレンチ５６を含む前記ｎ−型ドリフト層４１上に化学
的気相成長（Chemical Vaper Deposition：以下、ＣＶ
Ｄと称する）法により、ポリシリコン５２を前記トレン
チ５６を埋め込むように堆積する。
【００７８】次いで、図１６（ｄ）に示すように、前記
ポリシリコン５２をエッチバック法により、前記トレン
チ５６内のポリシリコン５２面が前記ｎ−型ドリフト層
４１と同一平面をなすように後退させた後、図１６
（ｅ）に示すように、前記ｎ−型ドリフト層４１上の前
記酸化層４２を化学・機械的研磨(Chemical Mechanical
polishing：以下、ＣＭＰと称する)法により除去して
前記下段のｎ−型ドリフト層４１の表面に、Ｕ字型溝に
ポリシリコン５２が埋め込まれた下側の埋め込み層４２
を形成する。
【００７９】次いで、図１６（ｆ）に示すように、前記
下側の埋込み層４２を含む前記下段のｎ−型ドリフト層
４１上にエピタキシャル法により中段のｎ−型ドリフト
層４３を形成し、下段の場合と同様の１６図（ａ）乃至
（ｅ）工程を経て前記中段のｎ−型ドリフト層４３の表
面に、Ｕ字溝にポリシリコン５２が埋め込まれた上側の
埋め込み層４４を形成する。更に、前記中段のｎ−型ド
リフト層４３上にエピタキシャル法にて上段のｎ-型ド
リフト層４５を形成する。
【００８０】この後、図示しないが、前記上段のｎ−型
ドリフト層４５表面にＰ−型ｗｅｌｌ層４６を選択的に
拡散形成し、続いて、前記Ｐ−型ｗｅｌｌ層４６表面に
ｎ＋型ソース層４７を選択的に拡散形成し、前記Ｐ−型
ｗｅｌｌ層４６及び前記ｎ＋型ソース層４７から前記ｎ
−型ドリフト層４５を介して図示略の他方の前記Ｐ−型
ｗｅｌｌ層４６に至る領域上に、ゲート絶縁膜４８を介
してゲート電極４９を形成し、前記Ｐ−型ｗｅｌｌ層４
６及び前記ｎ＋型ソース層４７８上に、絶縁保護膜のコ
ンタクトホールを介してソース電極５０を形成し、前記
ｎ＋型シリコン基板４０の前記下段のｎ−型ドリフト層
４１と反対側の表面にドレイン電極５１を、各々、形成
することによって図１５に示す構造の縦型パワーＭＯＳ
ＦＥＴを製作している。
【００８１】この実施形態の製造方法によれば、Ｕ字型
埋め込み層４２、４４内にポリシリコン５２を埋め込ん
だ後、ｎ−型ドリフト層４３、４５をエピタキシャル成
長しているため、前記埋め込み層４２、４４の酸化層の
表面が直接高温に晒されることがなく、均一な膜厚を有
する埋め込み層４２、４４の形成が可能である。
【００８２】また、Ｕ字型埋め込み層４２、４４は、ト
レンチ５６内を含むｎ−型ドリフト層４１、４３上に形
成した酸化層４２、４４及びポリシリコン５２を、例え
ば、エッチバック法により前記ｎ−型ドリフト層４１、
４３上面が露出までエッチングして、前記トレンチ５６
内にのみ酸化層４２、４４及びポリシリコン５２を残
し、他を除去することにより形成する。従って、開口部
に外方に延在する鍔部をもたない、望ましいＵ字型の埋
め込み層４２、４４が形成できる。そのため、得られた
パワーＭＯＳＦＥＴにおいては、埋め込み層間の間隔が
狭くなることがなく、オン抵抗を低くすることができ
る。
【００８３】更には、前記トレンチ５６を含む前記ｎ−
型ドリフト層４１、４３上に、直接、上層のｎ−型ドリ
フト層４３、４５をエピタキシャル成長すると前記上層
のｎ−型ドリフト層４３、４５の上面が凹凸になるた
め、ＣＭＰ等により平坦化処理を必要とするが、この実
施形態では、トレンチ５６内をポリシリコン５２で埋め
込んでいるため、成長後の上層のｎ−型ドリフト層４
３、４５の表面は平坦となり、ＣＭＰ等の平坦化処理が
省略でき、製造工程数を削減することができる。
【００８４】なお、上記実施形態において、前記ポリシ
リコンと前記埋込み層の酸化層のエッチングは、ウェッ
トエッチングやドライエッチング、ＣＭＰで実施可能で
あり、図ではポリシリコンと酸化層を個別にエッチング
する様に示したが、同一のエッチャントもしくはエッチ
ングガスを用いて連続にエッチングすることも可能であ
る。また、絶縁層の形成に熱酸化を用いて説明したが、
熱窒化により窒化層を形成するか、ＣＶＤを用いて絶縁
層もしくは、バンドギャップの広い半導体層を堆積する
ことでも実施可能である。 （第１３の実施形態）次に、縦型パワーＭＯＳＦＥＴの
他の製造方法について、図１７に示す工程断面図を用い
て説明する。まず、図１７（ａ）に示すように、図示略
のｎ＋型シリコン基板４０の上面に、下段のｎ−型ドリ
フト層４１をエピタキシャル成長により形成し、前記下
段のｎ−型ドリフト層４１上に第１のシリコン酸化層５
３を成膜する。この第１のシリコン酸化層５３上にレジ
ストを塗布・乾燥した後、リソグラフィー技術により、
レジストパターン５５を形成する。前記レジストパター
ン５５をマスクにして、ＲＩＥ法により、前記第１のシ
リコン酸化層５３をドライエッチングしてシリコン酸化
層パターン５３ａを形成する。次いで、前記レジストパ
ターン５５及び前記シリコン酸化層パターン５３ａの積
層膜をマスクにして、異方性ＲＩＥ法により前記ｎ−型
ドリフト層４１に断面Ｕ字型トレンチ５６を形成する。
【００８５】次いで、図１７（ｂ）に示すように、前記
レジストパターン５５を除去した後、前記シリコン酸化
層パターン５３ａをマスクにして前記トレンチ５６内面
に酸素をイオン注入した後、アニールして前記ｎ−型ド
リフト層４１内に前記トレンチ５６内面に沿った、前記
シリコン酸化層からなるＵ字型埋め込み層４２を形成す
る。次いで、前記シリコン酸化層パターン５３ａをエッ
チング除去する。
【００８６】次いで、図１７（ｄ）に示すように、前記
トレンチ５６含む前記下段のｎ−型ドリフト層４１上に
エピタキシャル法により中段のｎ−型エピタキシャル層
４３を形成し、ＣＭＰ法により前記ｎ−型エピタキシャ
ル層４３表面を平坦化処理して中段のｎ−型ドリフト層
４３を形成すると共に、Ｕ字型埋め込み層４２内にｎ−
型シリコン層４３をもつ下側の埋め込み層４２を形成す
る。
【００８７】次いで、前記下側の埋め込み層４２の場合
と同様の図１７（ａ）乃至（ｄ）工程を経て、前記中段
のｎ−型ドリフト層４３の表面に、断面Ｕ字型トレンチ
５６を形成し、前記Ｕ字型トレンチ５６内面に沿って前
記ｎ−型ドリフト層４３内に酸化層のＵ字型埋め込み層
４４を形成した後、前記トレンチ５６内を含む前記中段
のｎ−型ドリフト層４３上にエピタキシャル法にて上段
のｎ-型ドリフト層４５を形成し、前記ｎ−型ドリフト
層４５の表面を平坦化して上面が平坦な上段のｎ−型ド
リフト層４５を形成すると共に、Ｕ字型埋め込み層４４
内にｎ−型シリコン層をもつ上側の埋め込み層４４を形
成する。以下、図示しないが、上記第１２の実施形態と
同様の工程を経て、前記上段のｎ−型ドリフト層４５表
面にＰ−型ｗｅｌｌ層４６を選択的に拡散形成し、続い
て、前記Ｐ−型ｗｅｌｌ層４６表面にｎ＋型ソース層４
７を選択的に拡散形成し、前記Ｐ−型ｗｅｌｌ層４６及
び前記ｎ＋型ソース層４７から前記ｎ−型ドリフト層４
５を介して図示略の他方の前記Ｐ型ｗｅｌｌ層４６に至
る領域上に、ゲート絶縁膜４８を介してゲート電極４９
を形成し、前記Ｐ−型ｗｅｌｌ層４６及び前記ｎ＋型ソ
ース層４７上に、絶縁保護膜のコンタクトホールを介し
てソース電極５０を形成し、前記ｎ＋型シリコン基板４
０の前記下段のｎ−型ドリフト層４１と反対側の表面に
ドレイン電極５１を、各々、形成することによって埋め
込み層がドリフト層中に埋め込まれた構造の縦型パワー
ＭＯＳＦＥＴを製作している。
【００８８】この実施形態の製造方法によれば、前記Ｕ
字型埋め込み層４２、４４は、酸素のイオン注入及びア
ニールによりトレンチ５６内壁面に沿って前記ｎ−型ド
リフト層４１、４３中に形成されるため、上層のｎ−型
ドリフト層４３、４５のエピタキシャル成長時に、前記
埋め込み層４２、４４の酸化層の表面が直接高温に晒さ
れることがなく、均一な膜厚を有する埋め込み層の形成
が可能である。
【００８９】また、前記Ｕ字型埋め込み層４２、４４
は、開口部に外方に延在する鍔部をもたない、望ましい
Ｕ字型構造に形成され、そのため得られたパワーＭＯＳ
ＦＥＴにおいては、埋め込み層間の間隔が狭くなること
がなく、オン抵抗を低くすることができる。
【００９０】なお、上記実施形態では、Ｕ字型埋め込み
層は、酸素のイオン注入によるシリコン酸化層で形成し
たが、窒素のイオン注入による窒化層で形成してもよ
い。 （第１４の実施形態）次に、本発明の第１４の実施形に
係わる縦形パワーＭＯＳＦＥＴについて説明する。図１
８は第４の実施形態に係わる縦形パワーＭＯＳＦＥＴの
素子構造を示すの断面図である。この実施形態では、ｎ
−ドリフト層に埋め込まれたＵ字型埋め込み層の横方向
の間隔が素子部と素子終端部で異なり、素子終端部での
間隔が素子部での間隔よりも狭くなっていることを特徴
としている。
【００９１】即ち、図１８に示すように、ドレイン層と
してのｎ＋型シリコン基板６０の表面には、下段のｎ−
型ドリフト層６１がエピタキシャル成長により形成さ
れ、前記下段のｎ−型ドリフト層６１の表面には、キャ
リアをトラップするための断面Ｕ字構造をもつ複数個の
下側の埋め込み層６２ａが所定間隔でストライプ状に形
成されている。前記下段の埋め込み層６２ａを含む前記
下段のｎ−型ドリフト層６１上には、中段のｎ−型ドリ
フト層６３が前記下段のｎ−型ドリフト層６１と同様に
形成され、前記中段のｎ−型ドリフト層６３の表面に
は、キャリアをトラップするための断面Ｕ字構造をもつ
複数個の上側の埋め込み層６４ａが所定間隔でストライ
プ状に形成されている。同様に、前記上側の埋込み層６
４ａを含む前記中段のｎ−型ドリフト層６３上には、上
段のｎ−型ドリフト層６５が形成されている。各埋め込
み層６２ａ，６４ａは、いずれも電気的に浮遊状態にさ
れている。
【００９２】また、前記上段のｎ−型ドリフト層６５の
表面には、複数のＰ−型ｗｅｌｌ層６６が選択的に拡散
形成され、各Ｐ−型ｗｅｌｌ層６６の表面には、ｎ＋型
ソース層６７が選択的に拡散形成されている。前記Ｐ−
型ｗｅｌｌ層６６及び前記ｎ＋型ソース層６７から前記
ｎ−型ドリフト層６５を介して図示略の他方の前記Ｐ−
型ｗｅｌｌ層６６及び前記ｎ＋型ソ−ス層６７に至る領
域上には、ゲート絶縁膜６８を介してゲート電極６９が
形成されている。また、前記Ｐ−型ｗｅｌｌ層６６及び
前記ｎ＋型ソース層６７上には、絶縁保護膜のコンタク
トホールを介して第２の主電極としてのソース電極７０
が形成され、前記ｎ＋型シリコン基板６０の前記下段の
ｎ−型ドリフト層６１と反対側の表面には、第１の主電
極としてのドレイン電極７１が形成されている。そし
て、この実施形態では、Ｕ字型埋込み層をパワーＭＯＳ
ＦＥＴ領域の素子部だけでなく、素子終端部において
も、素子部と同様に、Ｕ字型埋込み層６２ｂ、６４ｂが
埋め込まれている。図１８において、右半分の領域が素
子終端部であり、素子終端部における前記上段のｎ−型
ドリフト層６５の表面には、ガードリングとしてのＰ−
型ｗｅｌｌ層６６ｂ、６６ｃが形成されており、前記Ｐ
−型ｗｅｌｌ層６６ｂ、６６ｃの下の前記ｎ−型ドリフ
ト層６１、６３の表面には、前記素子部のＵ字型埋込み
層６２ａ、６４ａと同一のＵ字型埋込み層６２ｂ、６４
ｂが形成されている。
【００９３】更に、この実施形態では、各段のｎ−ドリ
フト層６１、６３に埋め込まれたＵ字型埋め込み層６２
ａ，６２ｂ、６４ａ、６４ｂは、酸化層から形成され、
横方向の間隔を、素子部と素子終端部で異ならしめ、素
子終端部での間隔を素子部での間隔よりも狭く設けてい
る。例えば、一例として、素子部での埋め込み層６２
ａ、６４ａの横方向間隔を６μｍとして、素子終端部で
の埋込み層６２ｂ、６４ｂの間隔を４μｍとしている。
【００９４】この実施形態によれば、素子部のみで設計
を行うと埋め込み間隔を６μｍとした場合、幅１．６μ
ｍ、高さ２．５μｍの埋込み層を埋め込むと、耐圧は６
００Ｖとなるが、素子終端部も含めて設計、例えば素子
終端部も素子部の埋め込み間隔と同じ、６μｍとすると
耐圧が４００Ｖとなってしまう。即ち、素子部では、電
界は縦方向に向いているが、素子終端部では、電界が横
方向を向くため、Ｕ字型埋込み層内にトラップされるキ
ャリア数が素子部に比べて少なくなり、耐圧が低下する
が、素子終端部の埋め込み層の間隔を４μｍとすること
により埋め込み層数を多くでき、その結果、素子終端部
における埋込み層全体でのトラップされるキャリア数が
増加し、素子終端部の耐圧を、素子部と同じ６００Ｖに
できる。 （第１５の実施形態）次に、本発明の第１５の実施形態
に係わる縦形パワーＭＯＳＦＥＴについて説明する。図
１９は第１５の実施形態に係わる縦形パワーＭＯＳＦＥ
Ｔの素子構造を示す断面図であり、図１８と同一部分に
は同一符号を付して詳しい説明を省略し、ここでは異な
る部分についてのみ述べる。即ち、図１９に示すよう
に、この実施形態では、各段のｎ−ドリフト層６１、６
３に埋め込まれたＵ字型埋め込み層６２、６４、７２，
７４は、素子部における埋込み層６２，６４の間隔と素
子終端部における埋込み層７２、７４の間隔、並びに幅
を同一に設けているが、Ｕ字型埋込み層の溝深（高さ）
を、素子部と終端部で異ならしめている。即ち、素子終
端部におけるＵ字型埋込み層７２，７４溝深さを、素子
部におけるＵ字型埋込み層６２，６４の溝深さよりも深
く形成している。
【００９５】例えば、一例として、素子部でのＵ字型埋
め込み層６２，６４の溝深さを２．５μｍとして、素子
終端部でのＵ字型埋込み層７２，７４の溝深さを４．５
μｍとしている。
【００９６】この実施形態によれば、素子終端部におけ
るＵ字型埋込み層７２，７４の溝が深く形成されること
により、Ｕ字溝の側壁に形成される蓄積層がその分長く
なり、トラップされるキャリア数が増加し、素子終端部
におけるＵ字型埋込み層全体でのトラップされるキャリ
ア数が増加する。その結果、上記第１４の実施形態と同
様に素子終端部の耐圧を素子部と同様の耐圧に維持する
ことができる。
【００９７】なお、上記実施形態では、Ｕ字型埋め込み
層の幅は、素子部と素子終端部とで同一に設けている
が、素子終端部における埋め込み層の幅を、素子部にお
けるそれに比べて広くしてもよい。例えば、素子部で幅
１．６μｍとし、素子終端部では幅を３．７μｍとして
も同様な効果が得られる。 （第１６の実施形態）次に、本発明の第１６の実施形態
に係わる縦形パワーＭＯＳＦＥＴについて説明する。図
２０は第１６の実施形態に係わる縦形パワーＭＯＳＦＥ
Ｔの素子構造を示す断面図であり、図１８と同一部分に
は、同一符号を付して詳しい説明を省略し、ここでは異
なる部分についてのみ説明する。この実施形態では、各
段のｎ−型ドリフト層に埋め込まれたＵ字型埋め込み層
の形状は、素子部と素子終端部で異なり、素子終端部で
は開口部が狭くなったＵ字型構造になっている。
【００９８】即ち、図２０に示すように、ドレイン層と
してのｎ＋型シリコン基板６０の表面には、下段のｎ−
型ドリフト層６１がエピタキシャル成長により形成さ
れ、前記下段のｎ−型ドリフト層６１の表面には、キャ
リアをトラップするための断面Ｕ字構造をもつ複数個の
下側の埋め込み層６２が所定間隔でストライプ状に形成
されている。前記下段の埋め込み層６２を含む前記ｎ−
型ドリフト層６１上には、中段のｎ−型ドリフト層６３
が前記ｎ−型ドリフト層６１と同様に形成され、前記中
段のｎ−型ドリフト層６３の表面には、キャリアをトラ
ップするための断面Ｕ字構造をもつ複数個の上側の埋め
込み層６４が所定間隔でストライプ状に形成されてい
る。同様に、前記上側の埋め込み層６４を含む前記ｎ−
型ドリフト層６３上には、上段のｎ−型ドリフト層６５
が形成される。各埋め込み層６２、６４は、いずれも、
酸化層からなり、電気的に浮遊状態にされている。
【００９９】また、前記上段のｎ−型ドリフト層６５の
表面には、複数のＰ−型ｗｅｌｌ層６６が選択的に拡散
形成され、各Ｐ−型ｗｅｌｌ層６６の表面には、ｎ＋型
ソース層６７が選択的に拡散形成されている。前記Ｐ−
型ｗｅｌｌ層６６及び前記ｎ＋型ソース層６７から前記
ｎ−型ドリフト層６５を介して図示略の他方の前記Ｐ−
型ｗｅｌｌ層６５及び前記ｎ＋型ソ−ス層６７に至る領
域上には、ゲート絶縁膜６８を介してゲート電極６９が
形成されている。また、前記Ｐ−型ｗｅｌｌ層６６及び
前記ｎ＋型ソース層６７上には、絶縁保護膜のコンタク
トホールを介して第２の主電極としてのソース電極７０
が形成され、前記ｎ＋型シリコン基板６０の前記下段の
ｎ−型ドリフト層６１と反対側の表面には、第１の主電
極としてのドレイン電極７１が形成されている。
【０１００】そして、この実施形態では、Ｕ字型埋込み
層をパワーＭＯＳＦＥＴ領域の素子部だけでなく、素子
終端部においても、素子部と同様に、酸化層からなるＵ
字型埋込み層８２，８４が埋め込まれている。図２０に
おいて、右半分の領域が素子終端部であり、素子終端部
における前記上段のｎ−型ドリフト層６５の表面には、
ガードリングとしてのＰ−型ｗｅｌｌ層６６ｂ、６６ｃ
が形成されており、前記Ｐ−型ｗｅｌｌ層６６ｂ、６６
ｃの下の前記ｎ−型ドリフト層６１、６３の表面には、
前記素子部のＵ字型埋込み層６２、６４と異なる形状の
Ｕ字型埋込み層８２、８４が形成されている。即ち、素
子終端部に埋め込まれたＵ字型埋込み層８２、８４は、
素子部のＵ字型埋込み層６２、６４の形状と異なり、開
口部が狭くなったＵ字型構造になっている。その他の間
隔、高さ、幅及び膜厚等は、同一に形成されている。例
えば、一例として、Ｕ字型埋込み層８２，８４は、その
底辺の幅が２μｍで開口部の幅が１μｍに形成してい
る。
【０１０１】この実施形態によれば、素子終端部の埋め
込み層８２，８４内にトラップされたキャリアがｎ−型
ドリフト層６３，６５に逃げ難くなり、そのため上記第
１４の実施形態と同様に、終端部の耐圧を素子部と同じ
耐圧に維持できる。 （第１７の実施形態）次に、本発明の第１７の実施形態
に係わる縦形パワーＭＯＳＦＥＴについて説明する。図
２１は、第１７の実施形態に係わる縦形パワーＭＯＳＦ
ＥＴの素子部を示す断面図である。この実施形態では、
Ｕ字型埋め込み層の側壁の膜厚を底部の膜厚より厚くし
たものである。
【０１０２】即ち、図２１に示すように、ドレイン層と
してのｎ＋型シリコン基板９０の表面には、下段のｎ−
型ドリフト層９１がエピタキシャル成長により形成さ
れ、前記下段のｎ−型ドリフト層９１の表面には、キャ
リアをトラップするための断面Ｕ字構造をもつ複数個の
下側の埋め込み層９２が所定間隔でストライプ状に形成
されている。前記下段の埋め込み層９２を含む前記ｎ−
型ドリフト層９１上には、中段のｎ−型ドリフト層９３
が前記ｎ−型ドリフト層９１と同様に形成され、前記中
段のｎ−型ドリフト層９３の表面には、キャリアをトラ
ップするための断面Ｕ字構造をもつ複数個の上側の埋め
込み層９４が所定間隔でストライプ状に形成されてい
る。
【０１０３】同様に、前記上側の埋め込み層９４を含む
前記ｎ−型ドリフト層９３上には、上段のｎ−型ドリフ
ト層９５が形成される。各埋込み層９２、９４は、いず
れも、酸化層からなり、且つ電気的に浮遊状態にされて
いる。
【０１０４】また、前記上段のｎ−型ドリフト層９５の
表面には、複数のＰ−型ｗｅｌｌ層９６が選択的に拡散
形成され、各Ｐ−型ｗｅｌｌ層９６の表面には、ｎ＋型
ソース層９７が選択的に拡散形成されている。前記Ｐ−
型ｗｅｌｌ層９６及び前記ｎ＋型ソース層９７から前記
ｎ−型ドリフト層９５を介して図示略の他方の前記Ｐ−
型ｗｅｌｌ層９６及び前記ｎ＋型ソ−ス層９７に至る領
域上には、ゲート絶縁膜９８を介してゲート電極９９が
形成されている。また、前記Ｐ−型ｗｅｌｌ層９６及び
前記ｎ＋型ソース層９７上には、絶縁保護膜のコンタク
トホールを介して第２の主電極としてのソース電極１０
０が形成され、前記ｎ＋型シリコン基板９０の前記下段
のｎ−型ドリフト層９１と反対側の表面には、第１の主
電極としてのドレイン電極１０１が形成されている。
【０１０５】そして、この実施形態では、各段のｎ−ド
リフト層９１、９３に埋め込まれたＵ字型埋め込み層９
２、９４は、側壁の膜厚を底部の膜厚に比べて厚く形成
している。例えば、側壁の膜厚を０．３μｍ、底部の膜
厚を０．１μｍに形成している。
【０１０６】この実施形態によれば、蓄積層に蓄積され
るキャリア数は、Ｕ字型埋込み層にかかる電圧と埋込み
層の厚さで決まるため、Ｕ字型埋め込み層９２，９４の
側壁のみを厚くすることにより側壁部にかかる電界を弱
め、厚さの薄い底部にかかる電界を大きくすることによ
り底部に蓄積層を形成し易くして、底部における蓄積さ
れるキャリア数を増加させる。これにより素子終端部で
横方向に電界がかかってもＵ字型埋め込み層内壁に形成
される蓄積層が変わらずに耐圧を保持することができ
る。 （第１８の実施形態）次に、埋め込み層の設計方法につ
いて説明する。最適な埋込み層の寸法は、埋め込み層の
寸法と素子特性の関係より、求めることができる。即
ち、素子のオン抵抗は、ｎ−型ドリフト層の抵抗に大き
く依存する。埋め込み層を挿入することにより耐圧を維
持してまま、ｎ−型ドリフト層のドープ濃度を上げるこ
とによりドリフト層の抵抗を下げることが可能となる
が、埋め込み層が大きくなると、電子が走行できる部分
が少なくなり、抵抗が増加してしまう。ｎ−型ドリフト
層を走行する電子は、埋め込み層同士に挟まれたｎ−型
ドリフト層部分を走行する為、このｎ−型ドリフト層部
分の抵抗が高くなると、素子全体のオン抵抗も高くな
る。
【０１０７】従って、埋め込み層に挟まれたｎ−型ドリ
フト層部分の抵抗は、その長さに比例し、断面積に反比
例するので、埋込み層の高さＨとピッチｄに比例して、
埋込み層同士の間隔ｇに反比例する。そこで、埋め込み
層の高さ（溝深さ）Ｈとピッチｄの積と間隔ｄとの比を
Ａとすると、下式のように、 Ｒｏｎ ∝ Ｈ×ｄ／ｇ ＝ Ａ となり、オン抵抗はＡに比例する。
【０１０８】図２２は、Ａに対するＵ字型埋込み層が一
層埋め込まれたＭＯＳＦＥＴのオン抵抗を解析より求め
た結果を示す図である。ここでは、ピッチを４、６、８
μｍと変化させた結果を示す。また、Ｕ字型埋込み層の
高さ、２．５μｍ、厚さは０．２μｍとし、ｎ−型ドリ
フト層のドープ濃度は ５×１０14ｃｍ-3とした。
【０１０９】図２２から解るように、オン抵抗は、Ａに
比例して増加している。そして、Ａを用いることによ
り、オン抵抗は、ピッチに依存しない。この解析結果よ
り、オン抵抗の増加を見積もり、埋め込み層を埋め込ま
ない従来のＭＯＳＦＥＴと同等なオン抵抗となるＡの値
は、１３．２となる。
【０１１０】この値以下となるような埋め込み層を埋め
込むことにより、低オン抵抗の達成がはかれる。また、
Ａが３．０以下となるような埋込み層を埋め込んだ場合
は、埋め込み層によるオン抵抗の増加がほとんど無視で
きる。また、ピッチ４．０μｍの結果でＡが大きくなる
と、オン抵抗が比例直線よりも大きくなるが、これは、
埋め込み層の面積が増えたことにより、埋込み層同士の
隙間に回り込んで電子が走行するようになるため、この
回り込みによる抵抗が増えて行くためである。
【０１１１】この実施形態によれば、従来に比べてオン
抵抗の低いＭＯＳＦＥＴを容易に設計できる。 （第１９の実施形態）Ｕ字型埋込み層が埋め込まれたＭ
ＯＳＦＥＴの素子耐圧は、埋め込み層にトラップされる
電子の数に比例する。埋込み層にトラップされる電子
は、Ｕ字型埋込み層内壁に形成される蓄積層に溜まる。
蓄積層は、Ｕ字型埋込み層内側の底面と側壁に形成され
る。蓄積層の電子数は、Ｕ字型埋込み層にかかる電圧に
比例し、底面に加わる電圧は一様なので、電子数の分布
も横方向に一様となるので、底面にトラップされる電子
数は、幅に比例する。従って、Ｕ字型埋込み層側壁にか
かる電圧は、高さ方向にほぼ直線的に減少して、上端で
ゼロとなる。
【０１１２】これより、Ｕ字型埋込み層側壁に形成され
る蓄積層の電子数は、高さ方向に向かってほぼ直線的に
減少していく為、側壁にトラップされる電子数は、高さ
の１／２に比例し、側壁の両方に蓄積層は形成されるの
で、合計すると２倍となるので、高さに比例する。よっ
て、一つのＵ字型埋め込み層にトラップされる電子数
は、Ｕ字型埋込み層の底面と側面の長さの和に比例する
ので、幅Ｗと高さＨの和に比例する。
【０１１３】そして、Ｕ字型埋め込み層でトラップする
電子数は、Ｕ字型埋込み層の面内での個数に比例するの
で、Ｕ字型埋込み層の配置ピッチに反比例する。これら
から、Ｕ字型埋込み層の幅Ｗと高さＨの和とピッチｄと
の比をＢとすると、下式のように、 ＶＢ ∝ （Ｗ＋Ｈ）／ｄ ＝ Ｂ となり、耐圧はＢに比例する。
【０１１４】図２３は、Ｂに対するＵ字型埋込み層が一
層埋め込まれたＭＯＳＦＥＴの耐圧を解析より求めた結
果を示す。ここでは、ピッチを４、６、８μｍと変化さ
せた結果を示す。また、Ｕ字型埋込み層の高さ、２．５
μｍ、厚さは０．２μｍとし、ドリフト層のドープ濃度
は５×１０14ｃｍ-3とした。
【０１１５】図２３から解るように、耐圧がＢに比例し
て増加している。そして、Ｂを用いることにより、耐圧
はピッチに依存しない。解析結果より耐圧の低下を見積
もり、埋込み層を埋め込まない従来のＭＯＳＦＥＴと同
等な耐圧となるＢの値は、０．３となる。この値以上と
なるようなＵ字型埋込み層を埋め込むことにより、Ｕ字
型埋め込み層が無い場合よりも耐圧が向上する。
【０１１６】そして、Ｂを０．５以上とすると、Ｕ字型
埋込み層でトラップする電子数が電界分割に必要な電子
数となり、耐圧が飽和するので、Ｂを０．５以上とする
ことが、望ましい。
【０１１７】この実施形態によれば、従来に比べてオン
抵抗の低いＭＯＳＦＥＴを容易に設計できる。 （第２０の実施形態）Ｕ字型埋込み層を埋め込んだ場
合、そのＵ字型埋込み層の形状によりオン抵抗と耐圧が
決まる。Ｕ字型埋込み層の高さＨ、ピッチｄ、間隔ｇ、
幅Ｗで決まるＡ（＝Ｈｄ／ｇ）とＢ（＝（Ｗ＋Ｈ）／
ｄ）を最適にすることによりＵ字型埋込み層を埋め込ん
だ効果が得られる。
【０１１８】即ち、Ａを１３．２以下とすることにより
オン抵抗を従来のＭＯＳＦＥＴより下げることが可能で
あり、Ｂを０．３以上とすることで耐圧を従来のＭＯＳ
ＦＥＴより上げることができる。
【０１１９】この両方満たすことで、オン抵抗／耐圧の
トレードオフが確実に改善される。そして、パワーＭＯ
ＳＦＥＴのオン抵抗／耐圧のＳｉ限界は、下式で示され
る。 Ｒon＝８．３３×１０-9ＶB 2.5 Ωｃｍ2 但し、Ｒonがオン抵抗、ＶBが耐圧である。
【０１２０】Ｕ字型埋込み層を一層埋め込んだ場合のオ
ン抵抗／耐圧トレードオフの解析結果とＳｉ限界を図２
４に示す。
【０１２１】図２４より明らかなように、一層埋め込ん
だ場合でも素子レベルでＳｉ限界を下回るオン抵抗とな
る。この場合の各パラメータの範囲は、２．５ ≦ Ａ
≦４．５であり、０．５ ≦ Ｂ ≦ １ である。
そして、Ｕ字型埋込み層を多層埋め込むことにより更に
低オン抵抗となり、このパラメータの範囲が広がる。
【０１２２】この実施形態によれば、従来に比べてオン
抵抗の低いＭＯＳＦＥＴを容易に設計できる。
【０１２３】以上本発明の実施形態を説明したが、本発
明は、上記実施形態に限定されるものではなく、その要
旨を逸脱しない範囲で、変形して実施できる。例えば、
上記実施形態では、埋込み層は、酸化層（ＳｉＯ2）で
形成したが、窒化層（Ｓｉ3Ｎ4）でもよく、また、酸化
層、窒化層等の絶縁物に限らず、ＳｉＣ等のワイドバン
ドギャップ半導体でもよい。
【０１２４】更に、本発明は、シリコン（Ｓｉ）を用い
た半導体素子に限らず、ＳｉＣ等の化合物半導体におい
ても適用できる。特に、ＧａＡｓやＧａＮ等では、Ａｌ
ＡｓやＡｌＮ等のバンドギャップの広い半導体を埋込み
層として埋め込むことにより、絶縁物による埋込み層と
同様にキャリアをトラップすることができ、素子全体を
単結晶により形成することが可能となる。
【０１２５】更にまた、本発明は、上述の実施形態のプ
レナーゲート縦形パワーＭＯＳＦＥＴに限らず、トレン
チゲートパワーＭＯＳＦＥＴでも適用可能であり、且
つ、ＳＢＤ、ＳＩＴ、ＩＧＢＴ等の素子にも適用可能で
ある。
【０１２６】更にまた、Ｕ字型埋込み層は、角を矩形で
示したが、丸くてもよいことは勿論である。
【０１２７】
【発明の効果】以上説明したように、本発明の電力用半
導体装置によれば、素子耐圧とオン抵抗とのトレードオ
フを改善できる。
【０１２８】また、本発明の電力用半導体装置の製造方
法によれば、埋め込み層の形成を容易に行うことができ
る。
【０１２９】特に、本発明の第１の発明（請求項１）に
よれば、ドリフト層中に埋め込まれ、Ｕ字型埋め込み層
の上部開口面積を小さくしてトラップしたキャリアを逃
がさない様にしているため、低オン抵抗を保持したま
ま、耐圧を向上することができる。また、第２の発明
（請求項２）によれば、Ｕ字型埋め込み層を埋め込み成
長により形成する際に、埋込み層を形成する絶縁層表面
をポリシリコンで覆うため、成長中の絶縁層の蒸発を抑
制でき、均一な膜厚の埋込み層を形成することができ
る。
【０１３０】更に、第３の発明（請求項４）によれば、
Ｕ字型埋め込み層を埋め込むことにより低オン抵抗を実
現した縦形ＭＯＳＦＥＴと、ショットキーバリアダイオ
ードとを並列接続した状態で集積化することにより、高
速スイッチングを１チップで実現することができる。
【０１３１】更にまた、第４の発明（請求項９）の発明
によれば、Ｕ字型埋め込み層内の多結晶半導体の濃度、
或いは導電型を変えることにより、埋め込み層における
キャリアの蓄積量を制御できるため、任意の耐圧及びオ
ン抵抗を容易に得ることができる。
【０１３２】更にまた、第５の発明（請求項１３）によ
れば、Ｕ字型埋め込み層内に多結晶半導体を埋め込んだ
後、ドリフト層を成長しているため、埋め込み層の絶縁
層表面が直接高温に晒されることがなく、均一な膜厚を
有する埋め込み層の形成が可能である。また、Ｕ字型埋
め込み層は、前記ドリフト層上面が露出まで絶縁層及び
多結晶半導体層を除去し、前記トレンチ内にのみ絶縁層
及び多結晶半導体層を残すことにより形成する。従っ
て、開口部に外方に延在する鍔部をもたない、望ましい
Ｕ字型埋め込み層が簡単に形成できる。更に、トレンチ
内を多結晶半導体で埋め込んでいるため、成長後の上層
ドリフト層の表面は平坦となり、平坦化処理が省略で
き、製造工程数を削減することができる。
【０１３３】更にまた、第６の発明（請求項１７）によ
れば、Ｕ字型埋め込み層は、酸素、若しくは窒素のイオ
ン注入及びアニールによりトレンチ内壁面に沿ってドリ
フト層中に形成されるため、上層ドリフト層の成長時
に、埋め込み層の絶縁層の表面が直接高温に晒されるこ
とがなく、均一な膜厚を有する埋め込み層の形成が可能
である。また、開口部に外方に延在する鍔部をもたな
い、望ましいＵ字型構造の埋め込み層が簡単に形成でき
る。
【０１３４】更にまた、第７の発明（請求項１８）乃至
第９の発明（請求項２０）によれば、素子終端部におい
ても、ドリフト層内の電界を分割することができ、素子
終端部の耐圧を向上できる。そして、素子終端部では、
電界の方向が横方向に向くため、キャリアがトラップさ
れ難く、素子部に比べて蓄積キャリア数が少なくなる
が、素子終端部の埋め込み層の間隔を狭くして埋め込み
層数を増加させ、また素子終端部の埋め込み層の垂直方
向のＵ字長を長くすることことにより、素子終端部の蓄
積キャリア量が増加し、また素子終端部の埋め込み層の
開口部を底部より狭くすることにより、蓄積キャリアが
逃げ難くなり、素子部と同様の耐圧にすることができ
る。
【０１３５】更にまた、第１０の発明（請求項２１）乃
至第１４の発明（請求項２４）の発明によれば、オン抵
抗の低いＭＯＳＦＥＴを容易に設計できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦形パワーＭＯ
ＳＦＥＴの素子構造の断面図である。
【図２】本発明の第１の実施形態に係る開口部の内側へ
の迫り出しによる耐圧向上の計算結果を示す図である。
【図３】本発明の第１の実施形態に係る開口部の狭くな
ったＵ字型絶縁物が埋め込まれた構造を形成する製造工
程を示す断面図である。
【図４】本発明の第２の実施形態に係る縦形パワーＭＯ
ＳＦＥＴの素子構造の断面図である。
【図５】本発明の第２の実施形態に係る縦形パワーＭＯ
ＳＦＥＴのＵ字型溝を形成する製造工程を示す断面図で
ある。
【図６】本発明の第３の実施形態に係る縦形パワーＭＯ
ＳＦＥＴの素子構造の断面図である。
【図７】本発明の第３の実施形態に係る縦形パワーＭＯ
ＳＦＥＴのトレンチを形成する製造工程を示す断面図で
ある。
【図８】本発明の第４の実施形態に係る縦形パワーＭＯ
ＳＦＥＴの素子構造の断面図である。
【図９】本発明の第５の実施形態に係る縦形パワーＭＯ
ＳＦＥＴの素子構造の断面図および平面図である。
【図１０】本発明の第６の実施形態に係る縦形パワーＭ
ＯＳＦＥＴの素子構造の断面図である。
【図１１】本発明の第７の実施形態に係る縦形パワーＭ
ＯＳＦＥＴの素子構造の断面図および平面図である。
【図１２】本発明の第８の実施形態に係る縦形パワーＭ
ＯＳＦＥＴの素子構造の断面図である。
【図１３】本発明の第９の実施形態に係る縦形パワーＭ
ＯＳＦＥＴに形成されるＵ字型絶縁物の平面パターンを
示す図である。
【図１４】本発明の第１０の実施形態に係る縦形パワー
ＭＯＳＦＥＴに形成されるＵ字型絶縁物の平面パターン
を示す図である。
【図１５】本発明の第１０の実施形態に係る縦形パワー
ＭＯＳＦＥＴの素子構造の断面図である。
【図１６】本発明の第１１の実施形態に係る縦形パワー
ＭＯＳＦＥＴの製造方法を示す工程断面図である。
【図１７】本発明の第１２の実施形態に係る縦形パワー
ＭＯＳＦＥＴの製造方法を示す工程断面図である。
【図１８】本発明の第１３の実施形態に係る縦形パワー
ＭＯＳＦＥＴの素子構造の断面図である。
【図１９】本発明の第１４の実施形態に係る縦形パワー
ＭＯＳＦＥＴの素子構造の断面図である。
【図２０】本発明の第１５の実施形態に係る縦形パワー
ＭＯＳＦＥＴの素子構造の断面図である。
【図２１】本発明の第１６の実施形態に係る縦形パワー
ＭＯＳＦＥＴの素子構造の断面図である。
【図２２】本発明の第１７の実施形態に係る縦形パワー
ＭＯＳＦＥＴの設計方法を説明するための図である。
【図２３】本発明の第１８の実施形態に係る縦形パワー
ＭＯＳＦＥＴの設計方法を説明するための図である。
【図２４】本発明の第１９の実施形態に係る縦形パワー
ＭＯＳＦＥＴの設計方法を説明するための図である。
【図２５】ドリフト層内に埋め込まれたＵ字型絶縁物を
有するパワーＭＯＳＦＥＴの従来例の素子構造の断面図
である。
【図２６】従来例のパワーＭＯＳＦＥＴの製造方法を示
す工程断面である。
【符号の説明】
１、１１、４０、６０、９０…ｎ＋シリコン基板基板 ２、１２、４１、４３、４５、６１、６３、６５、９
１，９３、９５、２０１、２０７…ｎ−型ドリフト層
（第１半導体層） ３、１３、４６、６６、９６…ｐ−型ｗｅｌｌ層（第２
半導体層） ４、１４、４７、６７、９７…ｎ＋型ソース層（第３半
導体層） ５、１５、４８、６８、９８…ゲート絶縁膜 ６、１６、４９、６９、９９…ゲート電極（制御電極） ７、１７、２９、５０、７０、１００…ソース電極（第
２の主電極） ８、１８、２４、２７、４２、４４、６２，６４、７
２、７４、８２、８４、９２、９４…埋込み層（酸化
層） １９、５１、７１、１０１…ドレイン電極（第１の主電
極） ２０…第１のシリコン層 ２１、２０２…第１の酸化層 ２２、２０５…第２の酸化層 ２５、２８、５２…ポリシリコン ３０…配線 ３１…ｐ−型リサーフ層 ５３…第１のシリコン酸化層 ５３ａ…シリコン酸化層パターン ５５、２０３、２０６…レジストパターン ５６、２０４…溝（トレンチ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７ Ｈ０１Ｌ 29/78 ６５７Ａ 21/336 ６５８Ｅ

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 対向する第１及び第２主面を有する第１
    導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第１半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第１導電型
    の第３半導体層と、 前記第２半導体層と前記第３半導体層の表面に接合する
    ように形成された第２の主電極と、 前記第３半導体層と、前記第２半導体層と、前記第１半
    導体層上にゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層に埋め込まれた埋め込み層と、 を具備し、前記埋込み層は、絶縁層または、前記第１半
    導体層よりも広いバンドギャップを有する半導体層から
    なり、且つＵ字型で、開口部の幅が、内側よりも狭くな
    っていることを特徴とする電力用半導体装置。
  2. 【請求項２】 対向する第１及び第２主面を有する第１
    導電型の第１半導体層の第１主面にＵ字型溝をエッチン
    グにより形成する工程と、 前記Ｕ字型溝を含む前記第１半導体層上に絶縁層及びポ
    リシリコンを形成する工程と、 前記絶縁層及びポリシリコンに対し、前記Ｕ字型溝の部
    分のみ残すようエッチングを行う工程と、 前記絶縁層及びポリシリコン上、及びエッチングにより
    露出した第１半導体層上に、更に第１導電型の第１半導
    体層を形成する工程と、 前記絶縁層及びポリシリコンが埋め込まれた構造を形成
    した後、前記第１半導体層の第２主面に電気的に接続さ
    れた第１の主電極、前記第１半導体層表面に選択的に形
    成された第２導電型の第２半導体層、前記第第２半導体
    層表面に選択的に形成された第１導電型の第３半導体
    層、前記第２半導体層と第３半導体層の表面に接合する
    ように形成された第２の主電極、前記第３半導体層と、
    前記第２半導体層、前記第１半導体層上にゲート絶縁膜
    を介して形成された制御電極とを形成することを特徴と
    する電力用半導体装置の製造方法。
  3. 【請求項３】 対向する第１及び第２主面を有する第１
    導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第１半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第１導電型
    の第３半導体層と、 前記第２半導体層と前記第３半導体層の表面に接合する
    ように形成された第２の主電極と、 前記第３半導体層と、前記第２半導体層と、前記第１半
    導体層上にゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層に埋め込まれた埋込み層と、 を具備し、前記埋込み層は、Ｕ字型の形状を有する絶縁
    層及びポリシリコンの積層膜とを有することを特徴とす
    る電力用半導体装置。
  4. 【請求項４】 トレンチ溝を有する第１導電型の第１半
    導体層と、 前記トレンチ溝内に、交互に形成されて埋め込まれた、
    絶縁物の埋込み層及びＵ字型の断面形状を持ち前記第１
    半導体層に電気的に接続された半導体層と、 前記第１半導体層に電気的に接続された第１の主電極
    と、 前記第１半導体層の表面に選択的に形成された第２導電
    型の半導体層と、 前記第２半導体層表面に選択的に形成された第１導電型
    の半導体層と、 前記第２半導体層と第３半導体層の表面に接合するよう
    に形成された第２の主電極と、 前記第３半導体層と、前記第２半導体層と、前記第１半
    導体層上にゲート絶縁膜を介して形成された制御電極と
    有することを特徴とする電力用半導体装置。
  5. 【請求項５】 前記第１半導体層と前記第３半導体層間
    に形成される内蔵ダイオードに順方向電流が流れた後ス
    イッチング動作する半導体装置であって、前記内蔵ダイ
    オードに並列に接続されるショットキーバリアダイオー
    ドを同一基板内に形成したことを特徴とする請求項１、
    ３、又は４に記載の電力用半導体装置。
  6. 【請求項６】 前記第１半導体層（ｎ−ドリフト）表面
    に縦形ＭＯＳＦＥＴを形成したＦＥＴ領域とショットキ
    ーバリアダイオードを形成したＳＢＤ領域を別々に有
    し、ＦＥＴ領域のソース電極とＳＢＤ領域のショットキ
    ー接触するバリアメタルとが電気配線により接続されて
    いることを特徴とする請求項１、３、又は４に記載の電
    力用半導体装置。
  7. 【請求項７】 対向する第１及び第２主面を有する第１
    導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第１半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第１導電型
    の第３半導体層と、 前記第２半導体層と前記第３半導体層の表面に接合する
    ように形成された第２の主電極と、 前記第３半導体層と、前記第２半導体層と、前記第１半
    導体層上にゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層に埋め込まれ、前記第２半導体層に接
    続された第２導電型の第４半導体層を有し、前記第１半
    導体層内の横方向にｐｎ接合が交互に形成され、オフ状
    態では前記ｐｎ接合が空乏化し、前記第１半導体層と前
    記第２と第４半導体層間に形成される内蔵ダイオードに
    順方向電流が流れた後スイッチング動作する半導体装置
    であって、前記内蔵ダイオードに並列に接続されるショ
    ットキーバリアダイオードを同一基板内に形成したこと
    を特徴とする電力用半導体装置。
  8. 【請求項８】 前記第１半導体層表面に縦形ＭＯＳＦＥ
    Ｔを形成したＦＥＴ領域とショットキーバリアダイオー
    ドを形成したＳＢＤ領域を別々に有し、ＦＥＴ領域のソ
    ース電極とＳＢＤ領域のショットキー接触するバリアメ
    タルとが電気配線により接続されていることを特徴とす
    る請求項７に記載の電力用半導体装置。
  9. 【請求項９】 対向する第１及び第２主面を有する第1
    導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第1導電型
    の第３半導体層と、 前記第２半導体層及び第３半導体層の表面に電気的に接
    続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上にゲート絶縁膜を介して形成された制御電極と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなり、内部に多結晶半導体が埋め込
    まれた断面Ｕ字型の埋込み層とを具備したことを特徴と
    する電力用半導体装置。
  10. 【請求項１０】 前記埋込み層を形成する絶縁層は、Ｓ
    ｉＯ2、Ｓｉ3Ｎ4で、前記埋込み層を形成する半導体層
    は、ＳｉＣであることを特徴とする請求項１、３、また
    は９に記載の電力用半導体装置。
  11. 【請求項１１】 前記多結晶半導体は、前記第１半導体
    層と同じ第１導電型、若しくは異なる第２導電型を有す
    ることを特徴とする請求項９に記載の電力用半導体装
    置。
  12. 【請求項１２】 前記多結晶半導体は、前記第１半導体
    層と同じ第１導電型で、且つ同じ不純物濃度、若しくは
    異なる不純物濃度を有することを特徴とする請求項９に
    記載の電力用半導体装置。
  13. 【請求項１３】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層の該第１主面上に、断面Ｕ字型
    のトレンチをエッチング形成する工程と、 前記トレンチ内壁面を含む前記第1半導体層の第１主面
    に、絶縁層、若しくは前記第１半導体層より広いバンド
    ギャップをもつ半導体層を形成する工程と、 前記トレンチ内を含む前記第1半導体層の第１主面上
    に、多結晶半導体を堆積する工程と、 前記第1半導体層の第１主面上の前記多結晶半導体及び
    前記絶縁層、若しくは前記半導体層を除去して、前記ト
    レンチ内に前記絶縁層、若しくは前記半導体層を介して
    前記多結晶半導体が埋め込まれたＵ字型の埋め込み層を
    形成する工程と、 前記Ｕ字型の埋め込み層を含む前記第１半導体層の第１
    主面上に、更に、第1導電型の第１半導体層を堆積する
    工程と、 前記第１半導体層表面に第２導電型の第２半導体層を選
    択的に形成する工程と、 前記第２半導体層表面に第1導電型の第３半導体層を選
    択的に形成する工程と、 前記第２半導体層及び第３半導体層の表面に接合するよ
    うに第２の主電極を形成する工程と、 前記第３半導体層、前記第２半導体層及び前記第１半導
    体層上にゲート絶縁膜を介して制御電極を形成する工程
    と、 前記第１半導体層の第２主面に第１の主電極を形成する
    工程とを具備したことを特徴とする電力用半導体装置の
    製造方法。
  14. 【請求項１４】 前記埋め込み層を形成する絶縁層は、
    ＳｉＯ2、Ｓｉ3Ｎ4で、前記埋込み層を形成する半導体
    層は、ＳｉＣであることを特徴とする請求項１３に記載
    の電力用半導体装置の製造方法。
  15. 【請求項１５】 前記多結晶半導体は、前記第１半導体
    層と同じ第１導電型、若しくは異なる第２導電型を有す
    ることを特徴とする請求項１３に記載の電力用半導体装
    置の製造方法。
  16. 【請求項１６】 前記多結晶半導体は、前記第１半導体
    層と同じ第１導電型で、且つ同じ不純物濃度、若しくは
    異なる不純物濃度を有することを特徴とする請求項１に
    記載の電力用半導体装置の製造方法。
  17. 【請求項１７】 対向する第１及び第２主面を有する第
    １導電型の第1半導体層を形成する工程と、 第１半導体層の第１主面に、断面Ｕ字型のトレンチをエ
    ッチング形成する工程と、 前記トレンチ内壁面に、酸素、若しくは窒素イオンを注
    入してＵ字型の埋め込み層を形成する工程と、 前記トレンチ内を含む前記第１半導体層上に、更に、表
    面が平坦な第１導電型の第１半導体層を形成する工程
    と、 前記第１半導体層表面に、第２導電型の第２半導体層を
    選択的に形成する工程と、 前記第２半導体層表面に第1導電型の第３半導体層を選
    択的に形成する工程と、 前記第２半導体層及び第３半導体層の表面に接合するよ
    うに第２の主電極を形成する工程と、 前記第３半導体層、前記第２半導体層及び前記第１半導
    体層上にゲート絶縁膜を介して制御電極を形成する工程
    と、 前記第１半導体層の第２主面に第１の主電極を形成する
    工程とを具備したことを特徴とする電力用半導体装置の
    製造方法。
  18. 【請求項１８】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第1導電型
    の第３半導体層と、 前記第２半導体層及び前記第３半導体層の表面に電気的
    に接続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上に、ゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、素子終端部における水平方向の前記Ｕ字型埋め込
    み層の間隔が、素子中央部における水平方向の前記Ｕ字
    型埋め込み層の間隔よりも狭くなっていることを特徴と
    する電力用半導体装置。
  19. 【請求項１９】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第1導電型
    の第３半導体層と、 前記第２半導体層及び第３半導体層の表面に電気的に接
    続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上にゲート絶縁膜を介して形成された制御電極と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、素子終端部の前記Ｕ字型埋め込み層における垂直
    方向のＵ字長が、素子中央部の前記Ｕ字型埋め込み層に
    おける垂直方向のＵ字長によりも長くなっていることを
    特徴とする電力用半導体装置。
  20. 【請求項２０】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第1導電型
    の第３半導体層と、 前記第２半導体層及び第３半導体層の表面に電気的に接
    続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上にゲート絶縁膜を介して形成された制御電極と、 前記第1半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第1半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、素子終端部の前記Ｕ字型埋め込み層は、開口部が
    底部より狭くなっていることを特徴とする電力用半導体
    装置。
  21. 【請求項２１】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体表面に選択的に形成された第1導電型の
    第３半導体層と、 前記第２半導体層及び前記第３半導体層の表面に電気的
    に接続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上に、ゲート絶縁膜を介して形成された制御電極
    と、 前記第１の主電極と前記第２の主電極とを結ぶ垂直方向
    と直交する水平方向に１個以上設けられ、前記垂直方向
    に１段以上設けられ、且つ絶縁層、若しくは前記第１半
    導体層より広いバンドギャップをもつ半導体層からなる
    断面Ｕ字型の埋め込み層とを具備し、前記Ｕ字型埋め込
    み層の高さＨと配置ピッチｄの積と隣接する前記Ｕ字型
    埋め込み層の間隔ｇとの比Ａが、次のように、 Ａ（＝Ｈｄ／ｇ）≦１３．２ となっていることを特徴とする電力用半導体装置。
  22. 【請求項２２】 対向する第１及び第２主面を有する第
    １導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第１半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第１導電型
    の第３半導体層と、 前記第２半導体層及び前記第３半導体層の表面に電気的
    に接続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第１半導
    体層上に、ゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、前記Ｕ字型埋め込み層の高さＨと配置ピッチｄの
    積と隣接する前記Ｕ字型埋め込み層の間隔ｇとの比Ａ
    が、次のように、 Ａ（＝Ｈｄ／ｇ）≦３．０ となっていることを特徴とする電力用半導体装置。
  23. 【請求項２３】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体層表面に選択的に形成された第1導電型
    の第３半導体層と、 前記第２半導体層及び前記第３半導体層の表面に電気的
    に接続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上に、ゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、前記Ｕ字型埋め込み層の幅Ｗと高さＨの和と配置
    ピッチｄとの比Ｂが、次のように、 Ｂ（＝（Ｗ＋Ｈ）／ｄ）≧３．０ となっていることを特徴とする電力用半導体装置。
  24. 【請求項２４】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と、 前記第１半導体層の第２主面に電気的に接続された第１
    の主電極と、 前記第1半導体層表面に選択的に形成された第２導電型
    の第２半導体層と、 前記第２半導体層表面に選択的に形成された第1導電型
    の第３半導体層と、 前記第２半導体層及び前記第３半導体層の表面に電気的
    に接続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上に、ゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、前記Ｕ字型埋め込み層の幅Ｗと高さＨの和と配置
    ピッチｄとの比Ｂが、次のように、 Ｂ（＝（Ｗ＋Ｈ）／ｄ）≧０．５ となっていることを特徴とする電力用半導体装置。
  25. 【請求項２５】 対向する第１及び第２主面を有する第
    1導電型の第１半導体層と前記第１半導体層の第２主面
    に電気的に接続された第１の主電極と、 前記第1半導体層の第１主面に選択的に形成された第２
    導電型の第２半導体層と、 前記第２半導体表面に選択的に形成された第1導電型の
    第３半導体層と、 前記第２半導体層及び前記第３半導体層の表面に電気的
    に接続された第２の主電極と、 前記第３半導体層、前記第２半導体層及び前記第1半導
    体層上に、ゲート絶縁膜を介して形成された制御電極
    と、 前記第１半導体層内で、前記第１の主電極と前記第２の
    主電極とを結ぶ垂直方向と直交する水平方向に１個以上
    設けられ、前記垂直方向に１段以上設けられ、且つ絶縁
    層、若しくは前記第１半導体層より広いバンドギャップ
    をもつ半導体層からなる断面Ｕ字型の埋め込み層とを具
    備し、前記Ｕ字型埋め込み層の高さＨと配置ピッチｄの
    積と隣接する前記Ｕ字型埋め込み層の間隔ｇとの比Ａ
    が、次のように、 Ａ（＝Ｈｄ／ｇ）≦１３．２ となり、且つ幅Ｗと高さＨの和と配置ピッチｄとの比Ｂ
    が、次のように、 Ｂ（＝（Ｗ＋Ｈ）／ｄ）≧０．３ となることを特徴とする電力用半導体装置。
  26. 【請求項２６】 前記埋込み層を形成する絶縁層は、Ｓ
    ｉＯ2、Ｓｉ3Ｎ4で、前記埋込み層を形成する半導体層
    は、ＳｉＣであることを特徴とする請求項１８乃至２５
    のいずれか１項に記載の電力用半導体装置。
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