KR100731141B1 - 반도체소자 및 그의 제조방법 - Google Patents

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심규광
김종민
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Abstract

본 발명은 소자의 집적도 향상을 용이하게 하기 위해 수직의 트랜치 게이트(Trench Gate) 구조를 갖는 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자는 활성영역과 격리영역이 정의된 제 1 도전형 기판에 형성된 제 2 도전형의 에피층과; 상기 격리영역에 형성된 트랜치와; 상기 트랜치 양측의 상기 에피층 내부에 형성된 제 1 도전형 제 1 영역과; 상기 트랜치 내의 일정 깊이에 형성된 격리막과; 상기 트랜치의 상부 양측면을 따라 형성된 게이트절연막과; 상기 트랜치의 상부내에 형성된 게이트전극과; 상기 활성영역 내에 형성된 바디영역과; 상기 바디영역상에 형성된 소오스전극과; 상기 게이트전극 양측의 상기 바디영역 상부에 형성된 소오스영역과; 상기 기판의 배면에 형성된 드레인전극을 포함하여 구성됨을 특징으로 한다.
트랜치, 수직, 슈퍼정션

Description

반도체소자 및 그의 제조방법{semiconductor device and method for fabricating the same}
도 1은 종래 기술에 따른 반도체소자의 구조 단면도
도 2는 종래의 다른 기술에 따른 반도체소자의 구조 단면도
도 3은 본 발명의 실시예에 따른 반도체소자의 구조 단면도
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도 5와 도 6은 드레인 전압에 따른 드레인 포화전류와, 항복 특성을 나타낸 데이터도
도 7은 에피층의 깊이에 따른 항복전압과 온(ON) 저항(Ron)값을 나타낸 데이터도
도 8, 도 9, 도 10, 도 11은 저항이 비교적 작은 값일 때 동일 항복 전압에서 최소의 온(ON) 저항을 갖는 액티브영역의 폭이 존재하는 것을 제시한 데이타도
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 기판 42 : 에피층
43 : 패드절연막 44 : 트랜치
46 : 제 1 도전형 제 1 영역 47 : 제 1 절연막
47a : 격리막 48 : 게이트절연막
49 : 게이트전극 50 : 바디영역
51 : 소오스영역 52 : 소오스전극
53 : 드레인전극
본 발명은 반도체소자에 대한 것으로, 특히 공정을 단순화 시키고, 소자의 집적화 및 온 저항 감소에 유리한 반도체소자 및 그의 제조방법에 관한 것이다.
이하, 첨부 도면을 참조하여 종래의 반도체소자에 대하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체소자의 구조 단면도이고, 도 2는 종래의 다른 기술에 따른 반도체소자의 구조 단면도이다.
반도체 소자의 슈퍼 정션(Superjunction)구조는 일반적인 전력 MOSFET소자의 드리프트(Drift) 지역을 수직의 PN 접합 구조로 대치시킨 구조이며, 이 구조는 소자가 OFF상태일 때 전기장의 분포를 균일하게 하여 향상된 항복전압을 가지게 한다.
종래의 반도체 소자의 슈퍼 정션(Superjunction) 구조는 도 1에 도시한 바와 같이, 기판(10)에 N형의 에피층(11)이 성장되어 있고, 상기 N형의 에피층(11)의 일영역 상에 게이트절연막(12)과 게이트전극(13)이 적층 구성되고, 상기 게이트전극 (13)과 격리된 상기 기판(10)상에는 소오스전극(14)이 형성되어 있다. 그리고 상기 게이트전극(13)의 일측 하부에서 연장되어 기판(10)의 일정 깊이 내에 P형으로 도핑된 제 1 도핑영역(15)이 형성되어 있다. 그리고 상기 게이트전극(13)과 소오스전극(14)의 양측 하부 및 그 사이의 제 1 도핑영역(15)의 표면내에는 N형으로 도핑된 제 2 도핑영역(16)이 구성되어 있다.
상기 종래의 구성에 의해서 수직의 PN 접합이 형성된다.
그리고 종래의 다른 기술에 따른 반도체 소자는, 도 2에 도시한 바와 같이, 액티브영역의 양쪽에 트랜치(trench)가 형성되어 있고, 트랜치(trench) 양측벽에 각각 N 형과 P형의 이온이 주입되어 수직으로 PN 접합을 얻는 구조이다.
즉, 기판(20)내에 N형의 제 1 도핑영역(21)이 형성되어 있고, 기판(20)상에 게이트절연막(24)과 게이트전극(25)이 적층 구성되어 있으며, 상기 게이트전극(25)과 격리되어 기판(20) 일영역에 소오스전극(26)이 형성되어 있다. 그리고 상기 게이트전극(25)과 소오스전극(26) 양측 하부에 제 1, 제 2 트랜치(22a, 22b)가 형성되어 있고, 각 트랜치에는 트랜치 격리막(23)이 형성되어 있다.
그리고 상기 각 트랜치 격리막(23)의 일측영역에는 P형의 이온이 주입된 제 2 도핑영역(27)이 형성되어 있다. 그리고 상기 소오스전극(26)과 게이트전극(25)사이의 P형으로 도핑된 제 2 영역(27)의 표면에는 N형으로 도핑된 제 3 도핑영역(28)이 형성되어 있다.
상술한 바와 같이 도 2는 액티브영역 양쪽에 트랜치가 형성되고 상기 트랜치의 사이에 수직의 PN 접합영역이 형성된다.
그러나, 상술한 종래의 반도체 소자는 충분한 깊이의 슈퍼 정션(Superjunction)을 얻기 위해 수 차례의 에피층 성장과 이온 주입 공정을 반복해서 형성해야 한다는 단점이 있다.
또한, 수평의 게이트(Gate) 구조를 가지므로 하나의 액티브(active)영역에 하나의 채널(channel)이 존재하여, 소자의 밀도를 높이는데 한계가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 소자의 집적도 향상을 용이하게 하기 위해 수직의 트랜치 게이트(Trench Gate) 구조를 갖는 반도체소자 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자는 활성영역과 격리영역이 정의된 제 1 도전형 기판에 형성된 제 2 도전형의 에피층과; 상기 격리영역에 형성된 트랜치와; 상기 트랜치 양측의 상기 에피층 내부에 형성된 제 1 도전형 제 1 영역과; 상기 트랜치 내의 일정 깊이에 형성된 격리막과; 상기 트랜치의 상부 양측면을 따라 형성된 게이트절연막과; 상기 트랜치의 상부내에 형성된 게이트전극과; 상기 활성영역 내에 형성된 바디영역과; 상기 바디영역상에 형성된 소오스전극과; 상기 게이트전극 양측의 상기 바디영역 상부에 형성된 소오스영역과; 상기 기판의 배면에 형성된 드레인전극을 포함하여 구성됨을 특징으로 한다.
상기 제 1 도전형은 N형, 제 2 도전형은 P형인 것을 특징으로 한다.
상기 에피층은 상기 기판이 드러나도록 형성됨을 특징으로 한다.
상기 게이트전극 양측면을 따라 수직의 2개의 채널영역이 형성됨을 특징으로 한다.
상기 에피층과 상기 제 1 도전형 제 1 영역에 각각 보론과 인이 도핑되어 있을 경우, 상기 반도체 소자의 항복 전압(breakdown voltage)을 최대가 되게 하기 위해 상기 인(P)과 보론(Boron) 사이의 비(P/B)는 대략 1.0~2.5이 되도록 함을 특징으로 한다.
상기 바디영역의 폭은 대략 3±1.5㎛ 인 것을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명의 반도체소자의 제조방법은 활성영역과 격리영역이 정의된 제 1 도전형 기판에 제 2 도전형의 에피층을 형성하는 단계; 상기 격리영역에 트랜치를 형성하는 단계; 상기 트랜치 양측의 상기 에피층 내부에 제 1 도전형 제 1 영역을 형성하는 단계; 상기 트랜치 내의 일정 깊이에 격리막을 형성하는 단계; 상기 트랜치의 상부 양측면을 따라 게이트절연막을 형성하는 단계; 상기 트랜치의 상부내에 게이트전극을 형성하는 단계; 상기 활성영역 내에 바디영역을 형성하는 단계; 상기 게이트전극 양측의 상기 바디영역 상부에 소오스영역을 형성하는 단계; 상기 바디영역상에 소오스전극을 형성하는 단계; 상기 기판의 배면에 드레인전극을 형성하는 단계를 포함함을 특징으로 한다.
삭제
상기 에피층은 상기 기판이 드러나도록 형성함을 특징으로 한다.
상기 트랜치 형성전에 상기 에피층상에는 표면 보호를 위한 패드 절연막을 형성하는 것을 더 포함함을 특징으로 한다.
상기 제 1 도전형 제 1 영역은 제 1 도전형 이온을 상기 트랜치 측면에 경사 지게 주입하여 형성함을 특징으로 한다.
상기 트랜치내의 격리막은 상기 트랜치를 채우도록 상기 기판 전면에 제 1 절연막을 증착하는 단계, 상기 트랜치 상측 내부의 측면이 드러나도록 상기 제 1 절연막을 일정 깊이 식각하는 단계를 포함함을 특징으로 한다.
상기 게이트절연막은 열산화 공정으로 형성함을 특징으로 한다.
상기 에피층에는 보론을 도핑하고, 상기 제 1 도전형 제 1 영역에는 인을 도핑하는 것을 특징으로 한다.
상기 반도체 소자의 항복 전압(breakdown voltage)을 최대가 되게 하는 상기 인(P)과 보론(Boron) 사이의 비는 대략 1.0~2.5이 되도록 함을 특징으로 한다.
상기 바디영역의 폭은 대략 3±1.5㎛ 인 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체소자의 구조 단면도이고, 도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
도 5와 도 6은 드레인 전압에 따른 드레인 포화전류와, 항복 특성을 나타낸 데이터도 이고, 도 7은 에피층의 깊이에 따른 항복전압과 온(ON) 저항(Ron)값을 나타낸 데이터도 이다.
설명에 앞서서 N형은 제 1 도전형, P형은 제 2 도전형으로 설명한다.
먼저, 본 발명의 실시예에 따른 반도체소자는, 도 3에 도시한 바와 같이, 제 1 도전형 기판(41)에 제 2 도전형의 에피층(42)이 형성되어 있고, 기판(41)의 액티브영역 양측의 격리영역에 각각 트랜치(44)(도 4b 참조)가 형성되어 있고, 트랜치(44) 양측의 에피층(42) 내부에 각각 제 1 도전형 제 1 영역(46)이 형성되어 있다. 이때 트랜치(44)는 에피층(42)을 관통하여 기판(41)이 드러나도록 형성한다. 즉, 트랜치(44)의 깊이는 기판(41)과 그 위에 성장되어진 에피층(42)의 PN접합(45)(도 4b 참조) 부분 보다 깊도록 형성한다.
그리고, 상기 트랜치(44)내에는 격리막(47a)이 형성되어 있고, 트랜치(44)의 상부 양측면을 따라서 게이트절연막(48)이 형성되어 있고, 상기 트랜치(44)의 격리막(47a) 상부에는 게이트전극(49)이 형성되어 있다.
그리고 트랜치(44)들 사이의 액티브영역 내에 바디영역(50)이 형성되어 있고, 바디영역(50)상에 소오스전극(52)이 형성되어 있으며, 게이트전극(49) 양측의 바디영역(50) 상부에는 소오스영역(51)이 이온 주입되어 있다. 상기 소오스전극(52)은 소오스영역(51)과 연결되어 있다.
그리고 상기 기판(41)의 배면에는 드레인전극(53)이 형성되어 있다.
상기에서와 같이 반도체 소자는 트랜치 상부 내에 게이트 전극이 형성되는 트랜치 게이트 MOSFET으로써, 채널이 1개의 게이트전극(49) 양측면을 따라 수직으로 2개 형성된다. 따라서 한정된 액티브 영역에 소자를 고집적 시킬 수 있다.
다음에, 상기 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 제조방법은, 도 4a에 도시한 바와 같이, 제 1 도전형의 기판(41)상에 제 2 도전형의 에피층(42)을 성장시킨다. 여기서 에피층(42)은 에피텍셜 성장한 층을 의미한다.
그리고 에피층(42)이 성장된 기판(41) 표면을 보호하기 위해서 패드 절연막(43)을 에피층(42) 표면에 형성시킨다. 이때 패드 절연막(43)은 산화막으로 구성되어 있다.
이하, P형은 제 2 도전형, N형은 제 1 도전형으로 설명한다.
다음에, 도 4b에 도시한 바와 같이, 포토 마스크를 이용하여 제 1 감광막(미도시) 패턴을 형성한 후, 패터닝된 제 1 감광막을 마스크로 액티브영역을 제외한 에피층(42)을 식각하여 일정 간격을 갖도록 격리영역에 각각 트랜치(44)를 형성한다.
이때 각 트랜치(44)의 깊이는 기판(41)과 그 위에 성장되어진 에피층(42)의 PN접합(45) 부분 보다 깊도록 형성한다. 즉, 제 1 도전형 기판(41)이 드러나도록 형성한다.
다음에, 도 4c에 도시한 바와 같이, 제 1 도전형 이온을 2개의 각 트랜치(44) 측면에 경사지게 주입하여 액티브영역 양측면에 제 1 도전형 제 1 영역(46)을 형성한다. 이에 의해서 제 2 도전형의 에피층(42)과 제 1 도전형 제 1 영역(46)에 의해 수직의 PN 접합이 형성된다.
다음에, 도 4d에 도시한 바와 같이, 상기 2개의 트랜치(44)를 채우도록 제 1 절연막(47)을 증착한다. 이때 제 1 절연막(47)은 산화막으로 형성한다.
이후에, 도 4e에 도시한 바와 같이, 트랜치(44) 내부의 일측면이 드러나도록 트랜치(44) 내의 상기 제 1 절연막(47)을 일정 깊이 식각한다. 이와 같이 트랜치(44) 상부 측면이 드러나도록 하는 것을 공정은 차후에 트랜치(44)내에 게이트 절 연막 및 게이트 전극을 형성하기 위한 것이다.
다음에, 도 4f에 도시한 바와 같이, 열산화 공정을 진행해서 상기 트랜치(44) 의 드러난 상부 측면에 게이트 절연막(48)을 형성한다.
이후에, 도 4g에 도시한 바와 같이, 전면에 폴리실리콘층을 증착하고, 화학적 기계적 연마 공정으로 각 트랜치(44) 상부 내에 게이트전극(49)을 형성한다.
다음에 도 4h에 도시한 바와 같이, 트랜치(44)내에 형성된 게이트 전극(49)의 깊이에 대응되도록 액티브 영역에 바디영역(50)을 형성한다.
이후에, 게이트전극(49) 양측의 바디영역(50)의 표면에 이온을 주입하여 소오스 영역(51)을 형성한다.
다음에, 기판(41) 전면에 도전성 물질을 증착한 후, 포토 마스크를 이용하여 액티브영역 상에 즉, 바디영역(50)의 소오스영역(51)과 연결되도록 바디영역(50) 상부에 소오스전극(14)을 형성한다. 그리고 기판(41)의 배면에도 도전성 물질을 증착해서 드레인전극(53)을 형성한다.
상기 공정을 통해서 트랜치 내에 게이트 전극이 형성되는 트랜치 게이트 MOSFET이 형성되고, 채널이 게이트전극(49) 양측면을 따라 수직으로 2개 형성됨으로 한정된 액티브 영역에 소자를 고집적 시킬 수 있다.
상기와 같이 반도체 소자를 제조할 경우, 드레인 포화 전류와 항복특성은 도 5와 도 6에 보인 그래프와 같이 향상된 것을 알 수 있다.
또한, 도 7에 도시한 바와 같이, 에피층의 깊이 즉, 슈퍼정션(superjunction)의 깊이가 15um, 10um, 5um 인 경우의 항복전압과 온(ON) 저항을 살펴보면, 소자의 항복전압과 온(ON)저항은 슈퍼정션(superjunction)의 깊이에 비례하여 증가하므로, 슈퍼정션(superjunction)의 깊이를 제어함으로써 소자의 항복전압을 필요한 만큼 확보할 수 있음을 알 수 있다.
상기와 같이 제조된 본 발명에 따른 슈퍼 정션 MOSFET 소자는 온(ON) 저항과 항복전압 사이에 트레드-오프(trade-off) 관계가 있으므로 소자의 전기적 특성 향상을 위해서는 최적화가 이루어져야 한다. 이와 같이 소자의 특성이 최적화되기 위해 슈퍼 정션의 수직의 PN접합의 각각의 수직층의 도핑총량, 도핑비 그리고 소자의 액티브영역의 폭이 최적화되어야 한다.
본 발명의 슈퍼 정션 트랜 게이트 MOSFET 소자는 소자의 드리프트(drift) 지역을 슈퍼 정션으로 대치시킨 구조이다.
본 발명에서 슈퍼 정션은 트랜치(44) 사이 영역에 존재하는 것으로, 제 1 도전형 제 1 영역(46)과 제 2 도전형의 에피층(42)의 PN 접합으로 이루어진다. 그리고 액티브영역(활성영역)의 폭은 바디영역(50)의 폭으로 트랜치(44)와 트랜치(44) 사이의 간격으로 정의된다.
상기에서 제 1 도전형 제 1 영역(46)에 인(phosphorus)이 도핑되고, 제 2 도전형인 에피층(42)에 보론이 도핑되어 있다고 가정하면, 보론의 농도에 따른 인의 변화에 의한 온(ON) 저항은 도 8에 제시한 것과 같다.
도 9는 각각의 보론의 농도에 따른 인 농도의 변화에 의한 항복 전압의 변화를 나타낸 것으로, 항복 전압(breakdown voltage)을 최대가 되게 하는 인(P)과 보론(Boron) 사이의 비(P/B)가 존재하며 이 비율은 1.0~2.5의 값을 갖는다.
도 10은 도핑의 변화에 따른 온 저항과 항복전압의 관계의 변화를 알 수 있도록 도 8과 도 9의 내용을 동시에 보인 것이다.
그리고 도 11은 액티브영역의 폭 즉, 바디영역(50)의 폭의 변화에 따른 온(ON) 저항과 항복전압 관계의 변화를 나타낸 것이다.
즉, 도 8, 도 9, 도 10, 도 11에 나타난 바와 같이, 저항이 비교적 작은 값일 때 동일 항복 전압에서 최소의 온(ON) 저항을 갖는 액티브영역의 폭이 존재한다. 이때 최적화된 액티브 영역의 폭 즉, 바딩영역(50)의 폭은 3.0±1.5㎛ 근방의 값이다.
그리고 도 12는 보론(Boron)의 농도가 일정하고, 인(phosphorus)의 농도가 증가할 때 슈퍼 정션의 수직 단면의 전기장 분포를 나타낸 것으로, 항복 전압이 최대일 때 전기장 분포가 가장 균일한 것을 확인 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 슈퍼정션 MOSFET를 형성하기 위해서 수 차례의 에피층 성장과 이온 주입이 필요했던 종래 기술보다 공정을 단순화 시킬 수 있다.
둘째, 채널이 게이트전극 양측면을 따라 수직으로 액티브 영역에 두개의 채널(channel)이 존재하므로 소자의 집적화에 유리하며, 온(ON) 저항 감소에 유리하다.

Claims (15)

  1. 활성영역과 격리영역이 정의된 제 1 도전형 기판에 형성된 제 2 도전형의 에피층과;
    상기 격리영역에 형성된 트랜치와;
    상기 트랜치 양측의 상기 에피층 내부에 형성된 제 1 도전형 제 1 영역과;
    상기 트랜치 내의 일정 깊이에 형성된 격리막과;
    상기 트랜치의 상부 양측면을 따라 형성된 게이트절연막과;
    상기 트랜치의 상부내에 형성된 게이트전극과;
    상기 활성영역 내에 형성된 바디영역과;
    상기 바디영역상에 형성된 소오스전극과;
    상기 게이트전극 양측의 상기 바디영역 상부에 형성된 소오스영역과;
    상기 기판의 배면에 형성된 드레인전극을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 N형, 제 2 도전형은 P형인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 에피층은 상기 기판이 드러나도록 형성됨을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트전극 양측면을 따라 수직의 2개의 채널영역이 형성됨을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 에피층과 상기 제 1 도전형 제 1 영역에 각각 보론과 인이 도핑되어 있을 경우, 상기 반도체 소자의 항복 전압(breakdown voltage)을 최대가 되게 하기 위해 상기 인(P)과 보론(Boron) 사이의 비(P/B)는 1.0~2.5이 되도록 함을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 바디영역의 폭은 3±1.5㎛ 인 것을 특징으로 하는 반도체 소자.
  7. 활성영역과 격리영역이 정의된 제 1 도전형 기판에 제 2 도전형의 에피층을 형성하는 단계;
    상기 격리영역에 트랜치를 형성하는 단계;
    상기 트랜치 양측의 상기 에피층 내부에 제 1 도전형 제 1 영역을 형성하는 단계;
    상기 트랜치 내의 일정 깊이에 격리막을 형성하는 단계;
    상기 트랜치의 상부 양측면을 따라 게이트절연막을 형성하는 단계;
    상기 트랜치의 상부내에 게이트전극을 형성하는 단계;
    상기 활성영역 내에 바디영역을 형성하는 단계;
    상기 게이트전극 양측의 상기 바디영역 상부에 소오스영역을 형성하는 단계;
    상기 바디영역상에 소오스전극을 형성하는 단계;
    상기 기판의 배면에 드레인전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 에피층은 상기 기판이 드러나도록 형성함을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 트랜치 형성전에 상기 에피층상에는 표면 보호를 위한 패드 절연막을 형성하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 도전형 제 1 영역은 제 1 도전형 이온을 상기 트랜치 측면에 경사 지게 주입하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 트랜치내의 격리막은 상기 트랜치를 채우도록 상기 기판 전면에 제 1 절연막을 증착하는 단계,
    상기 트랜치 상측 내부의 측면이 드러나도록 상기 제 1 절연막을 일정 깊이 식각하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 게이트절연막은 열산화 공정으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 에피층에는 보론을 도핑하고, 상기 제 1 도전형 제 1 영역에는 인을 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 반도체 소자의 항복 전압(breakdown voltage)을 최대가 되게 하는 상기 인(P)과 보론(Boron) 사이의 비는 1.0~2.5이 되도록 함을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 7 항에 있어서,
    상기 바디영역의 폭은 3±1.5㎛ 인 것을 특징으로 하는 반도체 소자의 제조방법.
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