JP4924781B2 - 縦型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、パワーエレクトロニクスに用いることができる縦型半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
縦型ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタは、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御に使われる半導体素子の一種である。縦型ＭＯＳ電界効果トランジスタは、電力用に使用されるので、高耐圧である必要がある。また、縦型ＭＯＳ電界効果トランジスタの低消費電力化のためには、縦型ＭＯＳ電界効果トランジスタのＯＮ動作時の抵抗を下げる必要がある。このように、縦型ＭＯＳ電界効果トランジスタの特性としては、高耐圧で、かつＯＮ抵抗が低い、ことが求められる。
【０００３】
ところで、縦型ＭＯＳ電界効果トランジスタにおいて、ドリフト領域に形成された空乏層により、その絶縁破壊を防いでいる。縦型ＭＯＳ電界効果トランジスタを高耐圧にするには、空乏層の延びを大きくする必要がある。このためには、ドリフト領域の不純物濃度を低くしなければならない。
【０００４】
しかし、ドリフト領域の不純物濃度を低くすると、ドリフト領域の抵抗が上昇し、それにより、縦型ＭＯＳ電界効果トランジスタのＯＮ抵抗が上昇する。
【０００５】
このように、縦型ＭＯＳ電界効果トランジスタにおいては、高耐圧にするとＯＮ抵抗が上昇し、ＯＮ抵抗を下げようとすると耐圧が低下するという、耐圧とＯＮ抵抗との間にはトレードオフの関係がある。
【０００６】
本発明の目的は、ＯＮ抵抗を下げつつ、高耐圧にすることができる縦型半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、
縦型半導体装置であって、
第１導電型の第１半導体領域、第１導電型の第２半導体領域、トレンチおよび第２導電型の第３半導体領域を備え、
前記第１半導体領域には、チャネルが形成され、
前記第２半導体領域は、第１導電型の不純物が低濃度であり、
前記第３半導体領域は、前記トレンチと前記第２半導体領域との間に位置し、
前記第３半導体領域は、前記第２半導体領域と接合し、
前記第３半導体領域は、キャリアが流れる経路となり、
前記第３半導体領域は、第２導電型の不純物が高濃度である、
縦型半導体装置である。
【０００８】
上記構成の本発明にかかる縦型半導体装置によれば、ＯＮ抵抗を下げつつ、高耐圧にすることができる。
【０００９】
まず、ＯＮ抵抗を低減できることを説明する。本発明において、第３半導体領域はキャリアが流れる経路である。第３半導体領域における第２導電型の不純物は高濃度なので、第３半導体領域の抵抗を小さくすることができる。よって、本発明によれば、縦型半導体装置のＯＮ抵抗を下げることができる。
【００１０】
次に、高耐圧にできることを説明する。第３半導体領域は、トレンチと第２半導体領域との間に位置している。また、第３半導体領域は、第２半導体領域と接合している。このため、縦型半導体装置のＯＦＦ動作時において、第３半導体領域には、ゲートの作用によりトレンチの壁面から延びてくる空乏層および上記接合から延びてくる空乏層が広がる。よって、第３半導体領域における第２導電型の不純物は高濃度であるが、第３半導体領域に空乏層を広げることができる。一方、第２半導体領域は、第１導電型の不純物が低濃度なので、上記接合からの空乏層が広がりやすい。
【００１１】
以上のように、本発明によれば、第２半導体領域および第３半導体領域に空乏層を広げることができる。
【００１２】
本発明において、上記各半導体領域の不純物濃度および寸法を所定の条件にすれば、第２半導体領域および第３半導体領域の完全空乏化が可能となる。これにより、縦型半導体装置の高耐圧化ができる。
【００１３】
本発明は、次の構成を加えることもできる。すなわち、
本発明は、
第２導電型の他の半導体領域を備え、
前記他の半導体領域は、前記第２半導体領域と接合し、
前記他の半導体領域は、第２導電型の不純物が低濃度である、
縦型半導体装置である。
【００１４】
上記構成を加えた本発明によれば、他の半導体領域と第２半導体領域との接合から形成される空乏層も、第２半導体領域に広がるので、第２半導体領域における空乏層の広がりをより大きくすることができる。また、他の半導体領域は第２導電型の不純物が低濃度なので、上記接合から形成される空乏層は、他の半導体領域にも広がる。よって、第２半導体領域、第３半導体領域および他の半導体領域を全て空乏化することができ、縦型半導体装置を高耐圧にすることができる。
【００１５】
なお、他の半導体領域は、第３半導体領域と同じようにキャリアが流れる経路となる。これによれば、縦型半導体装置のＯＮ抵抗をより下げることが可能となる。
【００１６】
本発明は、次の構成を加えることもできる。すなわち、
本発明は、
埋め込み電極および絶縁層を備え、
前記埋め込み電極は、前記トレンチに埋め込まれており、
前記絶縁層は、前記埋め込み電極と前記トレンチの内壁との間に形成され、
前記絶縁層の誘電率は、前記第３半導体領域に蓄積層が形成可能な値である、
縦型半導体装置である。
【００１７】
上記構成を加えた本発明によれば、第３半導体領域に蓄積層を形成することが可能となるので、ＯＮ抵抗をさらに下げることができる。ＯＮ抵抗を下げることができる説明の前に、まず、蓄積層について説明する。
【００１８】
蓄積層とは、ＭＯＳ構造のゲート作用により、第２導電型の半導体領域の絶縁層近傍に、第２導電型のキャリアが集まることにより形成された層のことである。例えば、半導体領域がｎ型の場合、蓄積層には、ｎ型のキャリアが集まっている。また、半導体領域がｐ型の場合、蓄積層には、ｐ型のキャリアが集まっている。
【００１９】
本発明にかかる縦型半導体装置に備えられる上記絶縁層の誘電率によれば、第３半導体領域に蓄積層が形成可能となる。蓄積層は、本来の第３半導体領域よりも抵抗が小さいので、第３半導体領域に蓄積層を形成することができれば、ＯＮ抵抗をより下げることができる。
【００２０】
上記絶縁層としては、一般にシリコン酸化層が用いられる。なお、シリコン酸化層よりも誘電率の高いシリコン窒化層、さらには高誘電率膜であるＳＴＯ（ＳｒＴｉＯ3）膜やＢＳＴ（ＢａＳｒＴｉＯ3）膜を用いることにより、より蓄積層のキャリア濃度を増加させることができ、ＯＮ抵抗の低減が図れる。
【００２１】
【発明の実施の形態】
［第１実施形態］
｛デバイスの構造｝
図１は、本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の断面図である。縦型ＭＯＳ電界効果トランジスタ１は、縦型半導体装置の一例である。縦型ＭＯＳ電界効果トランジスタ１は、ｎ+型ドレイン領域１５、ｎ+型ソース領域１３ａ、１３ｂおよび埋め込み電極１１を含む。
【００２２】
ｎ+型ドレイン領域１５は、シリコン基板に形成されている。ｎ+型ドレイン領域１５上には、所定の間隔で、ｐ-型シリコン単結晶領域１７が位置している。ｐ-型シリコン単結晶領域１７は、第２半導体領域の一例である。ｐ-型シリコン単結晶領域１７の幅としては、例えば、２〜４μｍである。ｐ-型シリコン単結晶領域１７のｐ型不純物濃度としては、例えば、１Ｅ１５〜１Ｅ１６／ｃｍ3である。ｐ-型シリコン単結晶領域１７の寸法およびｐ型不純物濃度は、ｐ-型シリコン単結晶領域１７を完全空乏化できる数値が選択される。
【００２３】
ｎ+型ドレイン領域１５上であって、ｐ-型シリコン単結晶領域１７間には、トレンチ１９が位置している。
【００２４】
ｎ+型ドレイン領域１５上であって、トレンチ１９とｐ-型シリコン単結晶領域１７との間には、ｎ+型ドリフト領域２１が位置している。ｎ+型ドリフト領域２１は、ｐ-型シリコン単結晶領域１７と接合している。この接合を接合部２３とする。また、ｎ+型ドリフト領域２１は、トレンチ１９の側面と接触している。
【００２５】
ｎ+型ドリフト領域２１は、第３半導体領域の一例である。ｎ+型ドリフト領域２１の幅としては、例えば、０．１〜０．５μｍである。ｎ+型ドリフト領域２１のｎ型不純物濃度としては、例えば、１Ｅ１７〜１Ｅ１８／ｃｍ3である。ｎ+型ドリフト領域２１の寸法およびｎ型不純物濃度は、ｎ+型ドリフト領域２１を完全空乏化できる数値が選択される。
【００２６】
トレンチ１９間であって、ｎ+型ドリフト領域２１およびｐ-型シリコン単結晶領域１７上には、ｐ型ボディ領域２５が位置している。ｐ型ボディ領域２５は、第１半導体領域の一例である。ｐ型ボディ領域２５のうち、トレンチ１９の近傍に位置する部分を領域３１とする。
【００２７】
ｎ+型ソース領域１３ａ、１３ｂは、トレンチ１９間であって、ｐ型ボディ領域２５上に位置している。ｎ+型ソース領域１３ａ、１３ｂは、互いに間隔を設けて形成されている。ｎ+型ソース領域１３ａ、１３ｂは、それぞれ、トレンチ１９と隣接している。
【００２８】
ｎ+型ソース領域１３ａとｎ+型ソース領域１３ｂとの間であって、ｐ型ボディ領域２５上には、ｐ+型ボディコンタクト領域２７が位置している。
【００２９】
埋め込み電極１１は、トレンチ１９に埋め込まれている。トレンチ１９と埋め込み電極１１との間には、シリコン酸化層２９が形成されている。埋め込み電極１１は、埋め込み電極１１ａおよび埋め込み電極１１ｂを含む。また、シリコン酸化層２９は、シリコン酸化層２９ａおよびシリコン酸化層２９ｂを含む。
【００３０】
埋め込み電極１１ａおよびシリコン酸化層２９ａは、ｐ-型シリコン単結晶領域１７とｐ型ボディ領域２５との境界より下に位置している。シリコン酸化層２９ａの厚みは、ｎ+型ドレイン領域１５と埋め込み電極１１との電位差に耐えうる値が選択される。例えば、２００Ｖ耐圧の場合は、１μｍである。
【００３１】
一方、埋め込み電極１１ｂおよびシリコン酸化層２９ｂは、ｐ-型シリコン単結晶領域１７とｐ型ボディ領域２５との境界より上に形成されている。シリコン酸化層２９ｂはゲート酸化膜として機能する。このため、シリコン酸化層２９ｂの厚みは、要求されるしきい値電圧に応じて選択される。一般的には、０．１〜０．２μｍ程度である。
【００３２】
｛デバイスの動作｝
次に、縦型ＭＯＳ電界効果トランジスタ１の動作を説明する。まず、縦型ＭＯＳ電界効果トランジスタ１のＯＮ動作から説明する。
【００３３】
ｎ+型ドレイン領域１５には、正電圧が印加される。ｎ+型ソース領域１３ａ、１３ｂおよびｐ+型ボディコンタクト領域２７は、接地される。この状態において、埋め込み電極１１に正電圧を印加すると、ｐ型ボディ領域２５中の電子が、領域３１に集まり、ｎ型チャネルが形成される。これにより、ｎ+型ソース領域１３ａ、１３ｂから供給された電子は、ｎ型チャネル、ｎ+型ドリフト領域２１を流れ、ｎ+型ドレイン領域１５に到達する。すなわち、縦型ＭＯＳ電界効果トランジスタ１は、ｎ+型ドレイン領域１５からｎ+型ソース領域１３ａ、１３ｂへ電流を流す動作をする。
【００３４】
縦型ＭＯＳ電界効果トランジスタ１によれば、ＯＮ動作時の抵抗を下げることができる。すなわち、ｎ型+ドリフト領域２１のｎ型不純物濃度は、高濃度なので、ｎ+型ドリフト領域２１の抵抗は低くなる。したがって、その分だけ、縦型ＭＯＳ電界効果トランジスタ１のＯＮ動作時の抵抗を下げることができる。このように、縦型ＭＯＳ電界効果トランジスタ１によれば、ＯＮ動作時の抵抗を下げることができるので、縦型ＭＯＳ電界効果トランジスタ１の消費電力を下げることが可能となる。この効果は、後で説明する他の実施形態でも生じる。
【００３５】
次に、縦型ＭＯＳ電界効果トランジスタ１のＯＦＦ動作を説明する。埋め込み電極１１を正電圧から接地にすると、領域３１のｎ型チャネルはなくなる。これにより、縦型ＭＯＳ電界効果トランジスタ１は、ｎ+型ドレイン領域１５からｎ+型ソース領域１３ａ、１３ｂへ電流を流さない動作をする。
【００３６】
パワーＭＯＳ電界効果トランジスタ１がＯＦＦのとき、ドレインに正の電圧が加えられると、その電圧の増加に伴い空乏層が、ｐ-型シリコン単結晶領域１７およびｎ+型ドリフト領域２１中に広まっていく。つまり、ｐ-型シリコン単結晶領域１７中には、接合部２３から延びてきた空乏層が広がる。ｎ+型ドリフト領域２１中には、接合部２３から延びてきた空乏層およびＭＯＳのゲート作用によりトレンチ１９の側面から延びてきた空乏層が広がる。
【００３７】
縦型ＭＯＳ電界効果トランジスタ１によれば、耐圧は、ｎ+型ドリフト領域２１およびｐ-型シリコン単結晶領域１７を完全空乏化することによって得られる。ｎ+型ドリフト領域２１は、接合部２３から延びてきた空乏層およびトレンチ１９の側面から延びてきた空乏層が広がる。ｎ+型ドリフト領域２１は、ｎ型不純物濃度とその幅を適切に設定すれば、完全空乏化することができる。一方、ｐ-型シリコン単結晶領域１７中には、接合部２３から延びてきた空乏層が広がる。ｐ-型シリコン単結晶領域１７中のｐ型不純物濃度は、ｐ-型シリコン単結晶領域１７を完全空乏化することができるように、低い値に設定される。
【００３８】
このように、縦型ＭＯＳ電界効果トランジスタ１によれば、ｎ+型ドリフト領域２１およびｐ-型シリコン単結晶領域１７を完全空乏化することによって、耐圧を高くすることができる。この効果は、後で説明する他の実施形態でも生じる。
【００３９】
｛デバイスの製造方法｝
次に、縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明する。図３、図４および図５は、これを説明するための工程図である。
【００４０】
図３（Ａ）に示すように、ｎ+型ドレイン領域１５を含むシリコン基板を準備する。ドレイン領域１５上に例えば、エピタキシャル成長により、厚さ１０〜１５μｍのｐ-型シリコン単結晶領域１７を形成する。
【００４１】
次に、公知の方法を用いてｐ型ボディ領域２５を形成する。さらに、ｐ-型シリコン単結晶領域１７とｐ型ボディ領域２５を選択的にエッチングし、所定の間隔でトレンチ１９を形成する。トレンチ１９はｎ+型ドレイン領域１５に到達している。
【００４２】
図３（Ｂ）に示すように、トレンチ１９に薄い酸化膜３３を形成し、その後、リン酸ガラス（ＰＳＧ：Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜３５をＣＶＤ法によりトレンチ１９に埋め込む。
【００４３】
図３（Ｃ）に示すように、その後、アニール処理を行い、ｐ-型シリコン単結晶領域１７のうち、トレンチ１９近傍にｎ+型ドリフト領域２１を形成する。ｎ+型ドリフト領域２１の寸法およびｎ型不純物濃度は、埋め込むＰＳＧ膜３５のリン濃度、トレンチ１９側壁の酸化膜３３の厚み、アニール温度によって制御することができる。
【００４４】
図４（Ａ）に示すように、公知の方法を用いて、埋め込んだＰＳＧ膜３５と酸化膜３３とを取り除く。
【００４５】
図４（Ｂ）に示すように、例えば、熱酸化により、トレンチ１９の内壁に、厚さ約１μｍのシリコン酸化層２９ａを形成する。次に、例えば、ＣＶＤ法により、トレンチ１９が埋まるように、厚さ０．５〜１．５μｍのｎ+型ポリシリコン層３７を形成する。
【００４６】
図４（Ｃ）に示すように、公知の方法を用いて、ポリシリコン層３７およびシリコン酸化層２９ａをエッチバックすることにより、ｐ型ボディ領域２５とｐ-型シリコン単結晶領域１７との境界より下にのみ、ポリシリコン層３７およびシリコン酸化層２９ａが残るようにする。
【００４７】
図５（Ａ）に示すように、例えば、熱酸化により、トレンチ１９のうち露出している内壁に、厚さ０．１μｍ程度のシリコン酸化層２９ｂを形成する。
【００４８】
図５（Ｂ）に示すように、例えば、フォトリソグラフィとエッチングにより、埋め込み電極１１ａ上のシリコン酸化層２９ｂを除去する。
【００４９】
次に、例えば、ＣＶＤ法により、トレンチ１９が埋まるように、ポリシリコン層を形成し、その後、このポリシリコン層を、エッチバックすることにより、図５（Ｃ）に示すように、トレンチ１９内のみにポリシリコン層が残るようにする。このポリシリコン層が埋め込み電極１１ｂとなる。
【００５０】
図１に示すように、公知の方法を用いてｐ型ボディ領域２５中に、ｎ+型ソース領域１３ａ、１３ｂおよびｐ+型ボディコンタクト領域２７を形成する。以上の工程により、縦型ＭＯＳ電界効果トランジスタ１が完成する。
【００５１】
後の実施形態にかかる縦型ＭＯＳ電界効果トランジスタも、縦型ＭＯＳ電界効果トランジスタ１の製造方法と同様の方法を用いて作製することができる。
【００５２】
なお、第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１における各領域の導電型は、逆の導電型でもよい。これは、後で説明する他の実施形態でも言えることである。
【００５３】
また、第１実施形態は、縦型ＭＯＳ電界効果トランジスタである。本発明はこれに限定されず、他の縦型半導体装置にも適用することができる。これは、後で説明する他の実施形態でも言えることである。
【００５４】
［第２実施形態］
｛デバイスの構造｝
図２は、本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の断面図である。図１に示す第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１と同等の機能を有する部分には、同一符号を付してある。縦型ＭＯＳ電界効果トランジスタ３が縦型ＭＯＳ電界効果トランジスタ１と相違する部分を説明し、同じ部分については説明を省略する。
【００５５】
縦型ＭＯＳ電界効果トランジスタ３は、ｎ-型シリコン単結晶領域３９を備えている。ｎ-型シリコン単結晶領域３９は、ｐ-型シリコン単結晶領域１７とｎ+型ドレイン領域１５との間に位置している。ｎ-型シリコン単結晶領域３９は、ｐ-型シリコン単結晶領域１７と接合している。この接合を接合部４１とする。
【００５６】
ｎ-型シリコン単結晶領域３９の幅としては、例えば、２〜４μｍである。ｎ-型シリコン単結晶領域３９のｎ型不純物濃度としては、例えば、１Ｅ１５〜１Ｅ１６／ｃｍ3である。ｎ-型シリコン単結晶領域３９の寸法およびｎ型不純物濃度は、ｎ-型シリコン単結晶領域３９を完全空乏化できる数値が選択される。
【００５７】
縦型ＭＯＳ電界効果トランジスタ１によれば、次の二つの効果が生じる。一つ目から説明する。先程説明したように、耐圧向上のためには完全空乏化が望ましい。縦型ＭＯＳ電界効果トランジスタ３は、接合部４１を備えている。接合部４１からも空乏層が広がるので、ｐ-型シリコン単結晶領域１７の完全空乏化が容易となる。また、ｎ-型シリコン単結晶領域３９中のｎ型不純物濃度は低いので、ｎ-型シリコン単結晶領域３９自体にも、空乏層が広まりやすい。よって、ｎ-型シリコン単結晶領域３９の完全空乏化も容易となる。
【００５８】
次に、二つ目を説明する。ｎ-型シリコン単結晶領域３９はドリフト領域として機能する。その分だけ、ドリフト領域の面積が広がる。よって、ＯＮ抵抗を下げることが可能となる。
【００５９】
｛デバイス性能のシミュレーション｝
縦型ＭＯＳ電界効果トランジスタ３は、高耐圧でありながら、ＯＮ動作時の抵抗が小さいことを、シミュレーションにより確認した。まず、シミュレーションの対象となる縦型ＭＯＳ電界効果トランジスタ３の条件を、図６を用いながら説明する。図６は、縦型ＭＯＳ電界効果トランジスタ３の断面の一部である。
【００６０】
ｎ+型ドリフト領域２１のｎ型不純物濃度：１×１０17／ｃｍ3
ｎ+型ドリフト領域２１の幅：０．３μｍ
ｎ+型ドリフト領域２１の深さ：１６．５μｍ
ｐ-型シリコン単結晶領域１７のｐ型不純物濃度：１×１０16／ｃｍ3
ｐ-型シリコン単結晶領域１７の幅：１．２μｍ
ｐ-型シリコン単結晶領域１７の深さ：１２．５μｍ
ｎ-型シリコン単結晶領域３９のｎ型不純物濃度：１×１０15／ｃｍ3
ｎ-型シリコン単結晶領域３９の幅：１．２μｍ
ｎ-型シリコン単結晶領域３９の深さ：４μｍ
シリコン酸化層２９ａの厚み：１μｍ
シリコン酸化層２９ｂの厚み：０．１μｍ
上記条件は、縦型ＭＯＳ電界効果トランジスタ３の耐圧が２００Ｖ程度となり、かつｎ+型ドリフト領域２１、ｎ-型シリコン単結晶領域３９およびｐ-型シリコン単結晶領域１７が完全空乏化（つまり、Ｒeduced Ｓurface Ｆield分布）できる条件である。
【００６１】
なお、シリコン酸化層２９ａの厚みは、ドレイン電圧が２００Ｖでもシリコン酸化層２９ａが絶縁破壊しない値を選んだ。また、シリコン酸化層２９ｂの厚みは、縦型ＭＯＳ電界効果トランジスタ３が所望の立ち上がり電圧（約１Ｖ）を得られるような値を選んだ。
【００６２】
上記条件の下で、縦型ＭＯＳ電界効果トランジスタ３の耐圧特性（ドレイン電圧ＶDとドレイン電流ＩDとの関係）のシミュレーションをした。その結果を図７のグラフに示す。なお、ゲート電圧などの条件は次のとおりである。
【００６３】
ゲート電圧：０Ｖ
ドレイン電圧：０〜２５０Ｖの範囲において、０．２Ｖづつ電圧を上昇
ソース電圧：０Ｖ
ボディ電圧：０Ｖ
図７のグラフから分かるように、ドレイン電圧ＶDが２１５Ｖで、縦型ＭＯＳ電界効果トランジスタ３はブレークダウンしている。よって、上記縦型ＭＯＳ電界効果トランジスタ３の条件によれば、耐圧が２１５Ｖであることが分かる。
【００６４】
次に、縦型ＭＯＳ電界効果トランジスタ３のゲート電圧ＶGとドレイン電流ＩDとの関係のシミュレーションをした。その結果を図８のグラフに示す。なお、ゲート電圧などの条件は次のとおりである。
【００６５】
ゲート電圧：０〜２０Ｖの範囲において、０．０５Ｖづつ電圧を上昇
ドレイン電圧： ０．１Ｖ
ソース電圧：０Ｖ
ボディ電圧：０Ｖ
図８に示すグラフから、ＶG＝１０Ｖのもとにおける縦型ＭＯＳ電界効果トランジスタ３のＯＮ抵抗（ＲON）を計算すると、０．１７８Ω・ｍｍ2となる。計算式は、次のとおりである。
【００６６】
ＲON＝（ＶD／ＩD）×セルサイズ
ここで、
ＶD：０．１Ｖ
ＩD：ＶG＝１０Ｖの時の値
セルサイズ：図６では３μｍ
次に、この結果とシリコンリミットとの関係を説明する。図９は、シリコンリミットを示すグラフである。横軸は、ブレークダウン電圧ＶBである。縦軸は、ＯＮ動作時の抵抗ＲONである。シリコンリミットとは、「ＰＯＷＥＲ ＭＯＳ
ＦＥＴＳ Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」（発行Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ社、著者Ｄ．Ａ．Ｇｒａｎｔ）で記述されているように、耐圧によって一義的に決まるＯＮ抵抗の最小値である。図９から分かるように、ブレークダウン電圧の上昇に伴い、ＯＮ抵抗は上昇する。
【００６７】
図９のグラフ中の点Ａは、上記実験例結果を示している。シリコンリミットでは、ブレークダウン電圧が２１５Ｖのとき、ＯＮ抵抗は、約０．４Ω・ｍｍ2となる。これに対して、縦型ＭＯＳ電界効果トランジスタ３によれば、ブレークダウン電圧が２１５Ｖのとき、ＯＮ抵抗は、０．１７８Ω・ｍｍ2となる。つまり、１／２以下となっている。したがって、縦型ＭＯＳ電界効果トランジスタ３は、高耐圧でありながら、ＯＮ抵抗は小さいことが分かる。
【００６８】
このように、縦型ＭＯＳ電界効果トランジスタ３によれば、シリコンリミットを越えた性能が得られる。
【００６９】
次に、縦型ＭＯＳ電界効果トランジスタ３の電位分布をシミュレーションした。図１０は、ＯＦＦ動作時において、ドレイン電圧が２００Ｖにおける縦型ＭＯＳ電界効果トランジスタ３の電位分布を示す図である。
【００７０】
図１０に示すよう空乏層エッジが形成されていることから、ｐ-型シリコン単結晶領域１７、ｎ+型ドリフト領域２１およびｎ-型シリコン単結晶領域３９の領域が完全空乏化していることが分かる。また、等電位線がほぼ均一の間隔で分布していることが分かる。
【００７１】
［その他］
第１および第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１、３では、シリコン酸化層２９ａを用いている。シリコン酸化層２９ａのかわりに高誘電体絶縁層を用いることにより、ＯＮ抵抗のさらなる低減が図れる。高誘電体絶縁層としては、例えば、シリコン窒化層、ＳＴＯ（ＳrＴiＯ3）層、ＢＳＴ（ＢaＳrＴiＯ3）層がある。ＳＴＯ層やＢＳＴ層のように、誘電率が高い物質を用いた場合、図１および図２に示すｎ+型ドリフト領域２１に、よりキャリア濃度の高い蓄積層が形成可能となる。これにより、ＯＮ抵抗をさらに低下させることができる。
【００７２】
これを具体的に説明する。ＳＴＯ層やＢＳＴ層で実現可能な比誘電率として、１００を設定し、他の条件は変えずに、シミュレーションからＯＮ抵抗（ＲON）を求めると、０．１１３Ω・ｍｍ2となった。これからも分かるように、高誘電体絶縁層を用いることにより、ＯＮ抵抗がさらに低下する。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の断面図である。
【図２】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の断面図である。
【図３】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明するための工程図である。
【図４】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明するための工程図である。
【図５】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明するための工程図である。
【図６】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の部分断面図である。
【図７】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３のドレイン電圧とドレイン電流との関係をシミュレーションし、その結果を表したグラフである。
【図８】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３のゲート電圧とドレイン電流との関係をシミュレーションし、その結果を表したグラフである。
【図９】シリコンリミットを示すグラフである。
【図１０】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の電位分布のシミュレーションを示す図である。
【符号の説明】
１、３ 縦型ＭＯＳ電界効果トランジスタ
１１、１１ａ、１１ｂ 埋め込み電極
１３ａ、１３ｂ ｎ+型ソース領域
１５ ｎ+型ドレイン領域
１７ ｐ―型シリコン単結晶領域
１９ トレンチ
２１ ｎ+型ドリフト領域
２３ 接合部
２５ ｐ型ボディ領域
２７ ｐ+型ボディコンタクト領域
２９、２９ａ、２９ｂ シリコン酸化層
３１ 領域
３３ シリコン酸化層
３５ ｎ+型ポリシリコン層
３７ ポリシリコン層
３９ ｎ―型シリコン単結晶領域
４１ 接合部
４３ 等電位線
【発明の属する技術分野】
本発明は、例えば、パワーエレクトロニクスに用いることができる縦型半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
縦型ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタは、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御に使われる半導体素子の一種である。縦型ＭＯＳ電界効果トランジスタは、電力用に使用されるので、高耐圧である必要がある。また、縦型ＭＯＳ電界効果トランジスタの低消費電力化のためには、縦型ＭＯＳ電界効果トランジスタのＯＮ動作時の抵抗を下げる必要がある。このように、縦型ＭＯＳ電界効果トランジスタの特性としては、高耐圧で、かつＯＮ抵抗が低い、ことが求められる。
【０００３】
ところで、縦型ＭＯＳ電界効果トランジスタにおいて、ドリフト領域に形成された空乏層により、その絶縁破壊を防いでいる。縦型ＭＯＳ電界効果トランジスタを高耐圧にするには、空乏層の延びを大きくする必要がある。このためには、ドリフト領域の不純物濃度を低くしなければならない。
【０００４】
しかし、ドリフト領域の不純物濃度を低くすると、ドリフト領域の抵抗が上昇し、それにより、縦型ＭＯＳ電界効果トランジスタのＯＮ抵抗が上昇する。
【０００５】
このように、縦型ＭＯＳ電界効果トランジスタにおいては、高耐圧にするとＯＮ抵抗が上昇し、ＯＮ抵抗を下げようとすると耐圧が低下するという、耐圧とＯＮ抵抗との間にはトレードオフの関係がある。
【０００６】
本発明の目的は、ＯＮ抵抗を下げつつ、高耐圧にすることができる縦型半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、
縦型半導体装置であって、
第１導電型の第１半導体領域、第１導電型の第２半導体領域、トレンチおよび第２導電型の第３半導体領域を備え、
前記第１半導体領域には、チャネルが形成され、
前記第２半導体領域は、第１導電型の不純物が低濃度であり、
前記第３半導体領域は、前記トレンチと前記第２半導体領域との間に位置し、
前記第３半導体領域は、前記第２半導体領域と接合し、
前記第３半導体領域は、キャリアが流れる経路となり、
前記第３半導体領域は、第２導電型の不純物が高濃度である、
縦型半導体装置である。
【０００８】
上記構成の本発明にかかる縦型半導体装置によれば、ＯＮ抵抗を下げつつ、高耐圧にすることができる。
【０００９】
まず、ＯＮ抵抗を低減できることを説明する。本発明において、第３半導体領域はキャリアが流れる経路である。第３半導体領域における第２導電型の不純物は高濃度なので、第３半導体領域の抵抗を小さくすることができる。よって、本発明によれば、縦型半導体装置のＯＮ抵抗を下げることができる。
【００１０】
次に、高耐圧にできることを説明する。第３半導体領域は、トレンチと第２半導体領域との間に位置している。また、第３半導体領域は、第２半導体領域と接合している。このため、縦型半導体装置のＯＦＦ動作時において、第３半導体領域には、ゲートの作用によりトレンチの壁面から延びてくる空乏層および上記接合から延びてくる空乏層が広がる。よって、第３半導体領域における第２導電型の不純物は高濃度であるが、第３半導体領域に空乏層を広げることができる。一方、第２半導体領域は、第１導電型の不純物が低濃度なので、上記接合からの空乏層が広がりやすい。
【００１１】
以上のように、本発明によれば、第２半導体領域および第３半導体領域に空乏層を広げることができる。
【００１２】
本発明において、上記各半導体領域の不純物濃度および寸法を所定の条件にすれば、第２半導体領域および第３半導体領域の完全空乏化が可能となる。これにより、縦型半導体装置の高耐圧化ができる。
【００１３】
本発明は、次の構成を加えることもできる。すなわち、
本発明は、
第２導電型の他の半導体領域を備え、
前記他の半導体領域は、前記第２半導体領域と接合し、
前記他の半導体領域は、第２導電型の不純物が低濃度である、
縦型半導体装置である。
【００１４】
上記構成を加えた本発明によれば、他の半導体領域と第２半導体領域との接合から形成される空乏層も、第２半導体領域に広がるので、第２半導体領域における空乏層の広がりをより大きくすることができる。また、他の半導体領域は第２導電型の不純物が低濃度なので、上記接合から形成される空乏層は、他の半導体領域にも広がる。よって、第２半導体領域、第３半導体領域および他の半導体領域を全て空乏化することができ、縦型半導体装置を高耐圧にすることができる。
【００１５】
なお、他の半導体領域は、第３半導体領域と同じようにキャリアが流れる経路となる。これによれば、縦型半導体装置のＯＮ抵抗をより下げることが可能となる。
【００１６】
本発明は、次の構成を加えることもできる。すなわち、
本発明は、
埋め込み電極および絶縁層を備え、
前記埋め込み電極は、前記トレンチに埋め込まれており、
前記絶縁層は、前記埋め込み電極と前記トレンチの内壁との間に形成され、
前記絶縁層の誘電率は、前記第３半導体領域に蓄積層が形成可能な値である、
縦型半導体装置である。
【００１７】
上記構成を加えた本発明によれば、第３半導体領域に蓄積層を形成することが可能となるので、ＯＮ抵抗をさらに下げることができる。ＯＮ抵抗を下げることができる説明の前に、まず、蓄積層について説明する。
【００１８】
蓄積層とは、ＭＯＳ構造のゲート作用により、第２導電型の半導体領域の絶縁層近傍に、第２導電型のキャリアが集まることにより形成された層のことである。例えば、半導体領域がｎ型の場合、蓄積層には、ｎ型のキャリアが集まっている。また、半導体領域がｐ型の場合、蓄積層には、ｐ型のキャリアが集まっている。
【００１９】
本発明にかかる縦型半導体装置に備えられる上記絶縁層の誘電率によれば、第３半導体領域に蓄積層が形成可能となる。蓄積層は、本来の第３半導体領域よりも抵抗が小さいので、第３半導体領域に蓄積層を形成することができれば、ＯＮ抵抗をより下げることができる。
【００２０】
上記絶縁層としては、一般にシリコン酸化層が用いられる。なお、シリコン酸化層よりも誘電率の高いシリコン窒化層、さらには高誘電率膜であるＳＴＯ（ＳｒＴｉＯ3）膜やＢＳＴ（ＢａＳｒＴｉＯ3）膜を用いることにより、より蓄積層のキャリア濃度を増加させることができ、ＯＮ抵抗の低減が図れる。
【００２１】
【発明の実施の形態】
［第１実施形態］
｛デバイスの構造｝
図１は、本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の断面図である。縦型ＭＯＳ電界効果トランジスタ１は、縦型半導体装置の一例である。縦型ＭＯＳ電界効果トランジスタ１は、ｎ+型ドレイン領域１５、ｎ+型ソース領域１３ａ、１３ｂおよび埋め込み電極１１を含む。
【００２２】
ｎ+型ドレイン領域１５は、シリコン基板に形成されている。ｎ+型ドレイン領域１５上には、所定の間隔で、ｐ-型シリコン単結晶領域１７が位置している。ｐ-型シリコン単結晶領域１７は、第２半導体領域の一例である。ｐ-型シリコン単結晶領域１７の幅としては、例えば、２〜４μｍである。ｐ-型シリコン単結晶領域１７のｐ型不純物濃度としては、例えば、１Ｅ１５〜１Ｅ１６／ｃｍ3である。ｐ-型シリコン単結晶領域１７の寸法およびｐ型不純物濃度は、ｐ-型シリコン単結晶領域１７を完全空乏化できる数値が選択される。
【００２３】
ｎ+型ドレイン領域１５上であって、ｐ-型シリコン単結晶領域１７間には、トレンチ１９が位置している。
【００２４】
ｎ+型ドレイン領域１５上であって、トレンチ１９とｐ-型シリコン単結晶領域１７との間には、ｎ+型ドリフト領域２１が位置している。ｎ+型ドリフト領域２１は、ｐ-型シリコン単結晶領域１７と接合している。この接合を接合部２３とする。また、ｎ+型ドリフト領域２１は、トレンチ１９の側面と接触している。
【００２５】
ｎ+型ドリフト領域２１は、第３半導体領域の一例である。ｎ+型ドリフト領域２１の幅としては、例えば、０．１〜０．５μｍである。ｎ+型ドリフト領域２１のｎ型不純物濃度としては、例えば、１Ｅ１７〜１Ｅ１８／ｃｍ3である。ｎ+型ドリフト領域２１の寸法およびｎ型不純物濃度は、ｎ+型ドリフト領域２１を完全空乏化できる数値が選択される。
【００２６】
トレンチ１９間であって、ｎ+型ドリフト領域２１およびｐ-型シリコン単結晶領域１７上には、ｐ型ボディ領域２５が位置している。ｐ型ボディ領域２５は、第１半導体領域の一例である。ｐ型ボディ領域２５のうち、トレンチ１９の近傍に位置する部分を領域３１とする。
【００２７】
ｎ+型ソース領域１３ａ、１３ｂは、トレンチ１９間であって、ｐ型ボディ領域２５上に位置している。ｎ+型ソース領域１３ａ、１３ｂは、互いに間隔を設けて形成されている。ｎ+型ソース領域１３ａ、１３ｂは、それぞれ、トレンチ１９と隣接している。
【００２８】
ｎ+型ソース領域１３ａとｎ+型ソース領域１３ｂとの間であって、ｐ型ボディ領域２５上には、ｐ+型ボディコンタクト領域２７が位置している。
【００２９】
埋め込み電極１１は、トレンチ１９に埋め込まれている。トレンチ１９と埋め込み電極１１との間には、シリコン酸化層２９が形成されている。埋め込み電極１１は、埋め込み電極１１ａおよび埋め込み電極１１ｂを含む。また、シリコン酸化層２９は、シリコン酸化層２９ａおよびシリコン酸化層２９ｂを含む。
【００３０】
埋め込み電極１１ａおよびシリコン酸化層２９ａは、ｐ-型シリコン単結晶領域１７とｐ型ボディ領域２５との境界より下に位置している。シリコン酸化層２９ａの厚みは、ｎ+型ドレイン領域１５と埋め込み電極１１との電位差に耐えうる値が選択される。例えば、２００Ｖ耐圧の場合は、１μｍである。
【００３１】
一方、埋め込み電極１１ｂおよびシリコン酸化層２９ｂは、ｐ-型シリコン単結晶領域１７とｐ型ボディ領域２５との境界より上に形成されている。シリコン酸化層２９ｂはゲート酸化膜として機能する。このため、シリコン酸化層２９ｂの厚みは、要求されるしきい値電圧に応じて選択される。一般的には、０．１〜０．２μｍ程度である。
【００３２】
｛デバイスの動作｝
次に、縦型ＭＯＳ電界効果トランジスタ１の動作を説明する。まず、縦型ＭＯＳ電界効果トランジスタ１のＯＮ動作から説明する。
【００３３】
ｎ+型ドレイン領域１５には、正電圧が印加される。ｎ+型ソース領域１３ａ、１３ｂおよびｐ+型ボディコンタクト領域２７は、接地される。この状態において、埋め込み電極１１に正電圧を印加すると、ｐ型ボディ領域２５中の電子が、領域３１に集まり、ｎ型チャネルが形成される。これにより、ｎ+型ソース領域１３ａ、１３ｂから供給された電子は、ｎ型チャネル、ｎ+型ドリフト領域２１を流れ、ｎ+型ドレイン領域１５に到達する。すなわち、縦型ＭＯＳ電界効果トランジスタ１は、ｎ+型ドレイン領域１５からｎ+型ソース領域１３ａ、１３ｂへ電流を流す動作をする。
【００３４】
縦型ＭＯＳ電界効果トランジスタ１によれば、ＯＮ動作時の抵抗を下げることができる。すなわち、ｎ型+ドリフト領域２１のｎ型不純物濃度は、高濃度なので、ｎ+型ドリフト領域２１の抵抗は低くなる。したがって、その分だけ、縦型ＭＯＳ電界効果トランジスタ１のＯＮ動作時の抵抗を下げることができる。このように、縦型ＭＯＳ電界効果トランジスタ１によれば、ＯＮ動作時の抵抗を下げることができるので、縦型ＭＯＳ電界効果トランジスタ１の消費電力を下げることが可能となる。この効果は、後で説明する他の実施形態でも生じる。
【００３５】
次に、縦型ＭＯＳ電界効果トランジスタ１のＯＦＦ動作を説明する。埋め込み電極１１を正電圧から接地にすると、領域３１のｎ型チャネルはなくなる。これにより、縦型ＭＯＳ電界効果トランジスタ１は、ｎ+型ドレイン領域１５からｎ+型ソース領域１３ａ、１３ｂへ電流を流さない動作をする。
【００３６】
パワーＭＯＳ電界効果トランジスタ１がＯＦＦのとき、ドレインに正の電圧が加えられると、その電圧の増加に伴い空乏層が、ｐ-型シリコン単結晶領域１７およびｎ+型ドリフト領域２１中に広まっていく。つまり、ｐ-型シリコン単結晶領域１７中には、接合部２３から延びてきた空乏層が広がる。ｎ+型ドリフト領域２１中には、接合部２３から延びてきた空乏層およびＭＯＳのゲート作用によりトレンチ１９の側面から延びてきた空乏層が広がる。
【００３７】
縦型ＭＯＳ電界効果トランジスタ１によれば、耐圧は、ｎ+型ドリフト領域２１およびｐ-型シリコン単結晶領域１７を完全空乏化することによって得られる。ｎ+型ドリフト領域２１は、接合部２３から延びてきた空乏層およびトレンチ１９の側面から延びてきた空乏層が広がる。ｎ+型ドリフト領域２１は、ｎ型不純物濃度とその幅を適切に設定すれば、完全空乏化することができる。一方、ｐ-型シリコン単結晶領域１７中には、接合部２３から延びてきた空乏層が広がる。ｐ-型シリコン単結晶領域１７中のｐ型不純物濃度は、ｐ-型シリコン単結晶領域１７を完全空乏化することができるように、低い値に設定される。
【００３８】
このように、縦型ＭＯＳ電界効果トランジスタ１によれば、ｎ+型ドリフト領域２１およびｐ-型シリコン単結晶領域１７を完全空乏化することによって、耐圧を高くすることができる。この効果は、後で説明する他の実施形態でも生じる。
【００３９】
｛デバイスの製造方法｝
次に、縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明する。図３、図４および図５は、これを説明するための工程図である。
【００４０】
図３（Ａ）に示すように、ｎ+型ドレイン領域１５を含むシリコン基板を準備する。ドレイン領域１５上に例えば、エピタキシャル成長により、厚さ１０〜１５μｍのｐ-型シリコン単結晶領域１７を形成する。
【００４１】
次に、公知の方法を用いてｐ型ボディ領域２５を形成する。さらに、ｐ-型シリコン単結晶領域１７とｐ型ボディ領域２５を選択的にエッチングし、所定の間隔でトレンチ１９を形成する。トレンチ１９はｎ+型ドレイン領域１５に到達している。
【００４２】
図３（Ｂ）に示すように、トレンチ１９に薄い酸化膜３３を形成し、その後、リン酸ガラス（ＰＳＧ：Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜３５をＣＶＤ法によりトレンチ１９に埋め込む。
【００４３】
図３（Ｃ）に示すように、その後、アニール処理を行い、ｐ-型シリコン単結晶領域１７のうち、トレンチ１９近傍にｎ+型ドリフト領域２１を形成する。ｎ+型ドリフト領域２１の寸法およびｎ型不純物濃度は、埋め込むＰＳＧ膜３５のリン濃度、トレンチ１９側壁の酸化膜３３の厚み、アニール温度によって制御することができる。
【００４４】
図４（Ａ）に示すように、公知の方法を用いて、埋め込んだＰＳＧ膜３５と酸化膜３３とを取り除く。
【００４５】
図４（Ｂ）に示すように、例えば、熱酸化により、トレンチ１９の内壁に、厚さ約１μｍのシリコン酸化層２９ａを形成する。次に、例えば、ＣＶＤ法により、トレンチ１９が埋まるように、厚さ０．５〜１．５μｍのｎ+型ポリシリコン層３７を形成する。
【００４６】
図４（Ｃ）に示すように、公知の方法を用いて、ポリシリコン層３７およびシリコン酸化層２９ａをエッチバックすることにより、ｐ型ボディ領域２５とｐ-型シリコン単結晶領域１７との境界より下にのみ、ポリシリコン層３７およびシリコン酸化層２９ａが残るようにする。
【００４７】
図５（Ａ）に示すように、例えば、熱酸化により、トレンチ１９のうち露出している内壁に、厚さ０．１μｍ程度のシリコン酸化層２９ｂを形成する。
【００４８】
図５（Ｂ）に示すように、例えば、フォトリソグラフィとエッチングにより、埋め込み電極１１ａ上のシリコン酸化層２９ｂを除去する。
【００４９】
次に、例えば、ＣＶＤ法により、トレンチ１９が埋まるように、ポリシリコン層を形成し、その後、このポリシリコン層を、エッチバックすることにより、図５（Ｃ）に示すように、トレンチ１９内のみにポリシリコン層が残るようにする。このポリシリコン層が埋め込み電極１１ｂとなる。
【００５０】
図１に示すように、公知の方法を用いてｐ型ボディ領域２５中に、ｎ+型ソース領域１３ａ、１３ｂおよびｐ+型ボディコンタクト領域２７を形成する。以上の工程により、縦型ＭＯＳ電界効果トランジスタ１が完成する。
【００５１】
後の実施形態にかかる縦型ＭＯＳ電界効果トランジスタも、縦型ＭＯＳ電界効果トランジスタ１の製造方法と同様の方法を用いて作製することができる。
【００５２】
なお、第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１における各領域の導電型は、逆の導電型でもよい。これは、後で説明する他の実施形態でも言えることである。
【００５３】
また、第１実施形態は、縦型ＭＯＳ電界効果トランジスタである。本発明はこれに限定されず、他の縦型半導体装置にも適用することができる。これは、後で説明する他の実施形態でも言えることである。
【００５４】
［第２実施形態］
｛デバイスの構造｝
図２は、本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の断面図である。図１に示す第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１と同等の機能を有する部分には、同一符号を付してある。縦型ＭＯＳ電界効果トランジスタ３が縦型ＭＯＳ電界効果トランジスタ１と相違する部分を説明し、同じ部分については説明を省略する。
【００５５】
縦型ＭＯＳ電界効果トランジスタ３は、ｎ-型シリコン単結晶領域３９を備えている。ｎ-型シリコン単結晶領域３９は、ｐ-型シリコン単結晶領域１７とｎ+型ドレイン領域１５との間に位置している。ｎ-型シリコン単結晶領域３９は、ｐ-型シリコン単結晶領域１７と接合している。この接合を接合部４１とする。
【００５６】
ｎ-型シリコン単結晶領域３９の幅としては、例えば、２〜４μｍである。ｎ-型シリコン単結晶領域３９のｎ型不純物濃度としては、例えば、１Ｅ１５〜１Ｅ１６／ｃｍ3である。ｎ-型シリコン単結晶領域３９の寸法およびｎ型不純物濃度は、ｎ-型シリコン単結晶領域３９を完全空乏化できる数値が選択される。
【００５７】
縦型ＭＯＳ電界効果トランジスタ１によれば、次の二つの効果が生じる。一つ目から説明する。先程説明したように、耐圧向上のためには完全空乏化が望ましい。縦型ＭＯＳ電界効果トランジスタ３は、接合部４１を備えている。接合部４１からも空乏層が広がるので、ｐ-型シリコン単結晶領域１７の完全空乏化が容易となる。また、ｎ-型シリコン単結晶領域３９中のｎ型不純物濃度は低いので、ｎ-型シリコン単結晶領域３９自体にも、空乏層が広まりやすい。よって、ｎ-型シリコン単結晶領域３９の完全空乏化も容易となる。
【００５８】
次に、二つ目を説明する。ｎ-型シリコン単結晶領域３９はドリフト領域として機能する。その分だけ、ドリフト領域の面積が広がる。よって、ＯＮ抵抗を下げることが可能となる。
【００５９】
｛デバイス性能のシミュレーション｝
縦型ＭＯＳ電界効果トランジスタ３は、高耐圧でありながら、ＯＮ動作時の抵抗が小さいことを、シミュレーションにより確認した。まず、シミュレーションの対象となる縦型ＭＯＳ電界効果トランジスタ３の条件を、図６を用いながら説明する。図６は、縦型ＭＯＳ電界効果トランジスタ３の断面の一部である。
【００６０】
ｎ+型ドリフト領域２１のｎ型不純物濃度：１×１０17／ｃｍ3
ｎ+型ドリフト領域２１の幅：０．３μｍ
ｎ+型ドリフト領域２１の深さ：１６．５μｍ
ｐ-型シリコン単結晶領域１７のｐ型不純物濃度：１×１０16／ｃｍ3
ｐ-型シリコン単結晶領域１７の幅：１．２μｍ
ｐ-型シリコン単結晶領域１７の深さ：１２．５μｍ
ｎ-型シリコン単結晶領域３９のｎ型不純物濃度：１×１０15／ｃｍ3
ｎ-型シリコン単結晶領域３９の幅：１．２μｍ
ｎ-型シリコン単結晶領域３９の深さ：４μｍ
シリコン酸化層２９ａの厚み：１μｍ
シリコン酸化層２９ｂの厚み：０．１μｍ
上記条件は、縦型ＭＯＳ電界効果トランジスタ３の耐圧が２００Ｖ程度となり、かつｎ+型ドリフト領域２１、ｎ-型シリコン単結晶領域３９およびｐ-型シリコン単結晶領域１７が完全空乏化（つまり、Ｒeduced Ｓurface Ｆield分布）できる条件である。
【００６１】
なお、シリコン酸化層２９ａの厚みは、ドレイン電圧が２００Ｖでもシリコン酸化層２９ａが絶縁破壊しない値を選んだ。また、シリコン酸化層２９ｂの厚みは、縦型ＭＯＳ電界効果トランジスタ３が所望の立ち上がり電圧（約１Ｖ）を得られるような値を選んだ。
【００６２】
上記条件の下で、縦型ＭＯＳ電界効果トランジスタ３の耐圧特性（ドレイン電圧ＶDとドレイン電流ＩDとの関係）のシミュレーションをした。その結果を図７のグラフに示す。なお、ゲート電圧などの条件は次のとおりである。
【００６３】
ゲート電圧：０Ｖ
ドレイン電圧：０〜２５０Ｖの範囲において、０．２Ｖづつ電圧を上昇
ソース電圧：０Ｖ
ボディ電圧：０Ｖ
図７のグラフから分かるように、ドレイン電圧ＶDが２１５Ｖで、縦型ＭＯＳ電界効果トランジスタ３はブレークダウンしている。よって、上記縦型ＭＯＳ電界効果トランジスタ３の条件によれば、耐圧が２１５Ｖであることが分かる。
【００６４】
次に、縦型ＭＯＳ電界効果トランジスタ３のゲート電圧ＶGとドレイン電流ＩDとの関係のシミュレーションをした。その結果を図８のグラフに示す。なお、ゲート電圧などの条件は次のとおりである。
【００６５】
ゲート電圧：０〜２０Ｖの範囲において、０．０５Ｖづつ電圧を上昇
ドレイン電圧： ０．１Ｖ
ソース電圧：０Ｖ
ボディ電圧：０Ｖ
図８に示すグラフから、ＶG＝１０Ｖのもとにおける縦型ＭＯＳ電界効果トランジスタ３のＯＮ抵抗（ＲON）を計算すると、０．１７８Ω・ｍｍ2となる。計算式は、次のとおりである。
【００６６】
ＲON＝（ＶD／ＩD）×セルサイズ
ここで、
ＶD：０．１Ｖ
ＩD：ＶG＝１０Ｖの時の値
セルサイズ：図６では３μｍ
次に、この結果とシリコンリミットとの関係を説明する。図９は、シリコンリミットを示すグラフである。横軸は、ブレークダウン電圧ＶBである。縦軸は、ＯＮ動作時の抵抗ＲONである。シリコンリミットとは、「ＰＯＷＥＲ ＭＯＳ
ＦＥＴＳ Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」（発行Ｊｏｈｎ Ｗｉｌｅｙ＆Ｓｏｎｓ社、著者Ｄ．Ａ．Ｇｒａｎｔ）で記述されているように、耐圧によって一義的に決まるＯＮ抵抗の最小値である。図９から分かるように、ブレークダウン電圧の上昇に伴い、ＯＮ抵抗は上昇する。
【００６７】
図９のグラフ中の点Ａは、上記実験例結果を示している。シリコンリミットでは、ブレークダウン電圧が２１５Ｖのとき、ＯＮ抵抗は、約０．４Ω・ｍｍ2となる。これに対して、縦型ＭＯＳ電界効果トランジスタ３によれば、ブレークダウン電圧が２１５Ｖのとき、ＯＮ抵抗は、０．１７８Ω・ｍｍ2となる。つまり、１／２以下となっている。したがって、縦型ＭＯＳ電界効果トランジスタ３は、高耐圧でありながら、ＯＮ抵抗は小さいことが分かる。
【００６８】
このように、縦型ＭＯＳ電界効果トランジスタ３によれば、シリコンリミットを越えた性能が得られる。
【００６９】
次に、縦型ＭＯＳ電界効果トランジスタ３の電位分布をシミュレーションした。図１０は、ＯＦＦ動作時において、ドレイン電圧が２００Ｖにおける縦型ＭＯＳ電界効果トランジスタ３の電位分布を示す図である。
【００７０】
図１０に示すよう空乏層エッジが形成されていることから、ｐ-型シリコン単結晶領域１７、ｎ+型ドリフト領域２１およびｎ-型シリコン単結晶領域３９の領域が完全空乏化していることが分かる。また、等電位線がほぼ均一の間隔で分布していることが分かる。
【００７１】
［その他］
第１および第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１、３では、シリコン酸化層２９ａを用いている。シリコン酸化層２９ａのかわりに高誘電体絶縁層を用いることにより、ＯＮ抵抗のさらなる低減が図れる。高誘電体絶縁層としては、例えば、シリコン窒化層、ＳＴＯ（ＳrＴiＯ3）層、ＢＳＴ（ＢaＳrＴiＯ3）層がある。ＳＴＯ層やＢＳＴ層のように、誘電率が高い物質を用いた場合、図１および図２に示すｎ+型ドリフト領域２１に、よりキャリア濃度の高い蓄積層が形成可能となる。これにより、ＯＮ抵抗をさらに低下させることができる。
【００７２】
これを具体的に説明する。ＳＴＯ層やＢＳＴ層で実現可能な比誘電率として、１００を設定し、他の条件は変えずに、シミュレーションからＯＮ抵抗（ＲON）を求めると、０．１１３Ω・ｍｍ2となった。これからも分かるように、高誘電体絶縁層を用いることにより、ＯＮ抵抗がさらに低下する。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の断面図である。
【図２】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の断面図である。
【図３】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明するための工程図である。
【図４】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明するための工程図である。
【図５】本発明の第１実施形態にかかる縦型ＭＯＳ電界効果トランジスタ１の製造工程を説明するための工程図である。
【図６】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の部分断面図である。
【図７】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３のドレイン電圧とドレイン電流との関係をシミュレーションし、その結果を表したグラフである。
【図８】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３のゲート電圧とドレイン電流との関係をシミュレーションし、その結果を表したグラフである。
【図９】シリコンリミットを示すグラフである。
【図１０】本発明の第２実施形態にかかる縦型ＭＯＳ電界効果トランジスタ３の電位分布のシミュレーションを示す図である。
【符号の説明】
１、３ 縦型ＭＯＳ電界効果トランジスタ
１１、１１ａ、１１ｂ 埋め込み電極
１３ａ、１３ｂ ｎ+型ソース領域
１５ ｎ+型ドレイン領域
１７ ｐ―型シリコン単結晶領域
１９ トレンチ
２１ ｎ+型ドリフト領域
２３ 接合部
２５ ｐ型ボディ領域
２７ ｐ+型ボディコンタクト領域
２９、２９ａ、２９ｂ シリコン酸化層
３１ 領域
３３ シリコン酸化層
３５ ｎ+型ポリシリコン層
３７ ポリシリコン層
３９ ｎ―型シリコン単結晶領域
４１ 接合部
４３ 等電位線
Claims (2)
- 縦型半導体装置であって、
第１導電型の第１半導体領域、トレンチ、第１導電型の第２半導体領域、第２導電型の第３半導体領域および第２導電型の他の半導体領域を備え、
前記第１半導体領域には、チャネルが形成され、
前記第２半導体領域は、第１導電型の不純物が低濃度であり、
前記第２半導体領域は、前記第１半導体領域と前記他の半導体領域との間に位置し、前記第１半導体領域および前記他の半導体領域と接合し、
前記他の半導体領域は、第２導電型の不純物が低濃度であり、
前記第３半導体領域は、前記トレンチと、前記第２半導体領域および前記他の半導体領域との間に位置し、
前記第３半導体領域は、前記第１半導体領域の前記トレンチ側、前記第２半導体領域および前記他の半導体領域と接合し、
前記第３半導体領域は、キャリアが流れる経路となり、
前記第３半導体領域は、第２導電型の不純物が高濃度である、縦型半導体装置。 - 請求項１において、
埋め込み電極および絶縁層を備え、
前記埋め込み電極は、前記トレンチに埋め込まれており、
前記絶縁層は、前記埋め込み電極と前記トレンチの内壁との間に形成され、
前記絶縁層は、シリコン窒化層、ＳｒＴｉＯ３層およびＢａＳｒＴｉＯ３層のいずれかである、縦型半導体装置。
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